KR102044827B1 - 데이터 로딩 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

데이터 로딩 회로는, 불휘발성 스토리지, 병렬화기, 로드 콘트롤러 및 로딩 스토리지를 포함한다. 상기 불휘발성 스토리지는 불휘발성 데이터를 저장하고, 전원이 공급되면 상기 저장된 불휘발성 데이터에 기초하여 직렬 신호를 출력한다. 상기 병렬화기는 상기 직렬 신호를 수신하고, 상기 수신된 직렬 신호에 기초하여 복수의 데이터 비트들을 단위 주기마다 제공한다. 상기 로드 콘트롤러는 상기 단위 주기마다 하나씩 순차적으로 활성화되는 복수의 로딩 선택 신호들을 발생한다. 상기 데이터 로딩 회로는 상기 로딩 선택 신호들에 응답하여 상기 단위 주기마다 제공되는 출력 데이터 비트들을 순차적으로 저장한다.

Description

데이터 로딩 회로 및 이를 포함하는 반도체 메모리 장치{Data loading circuit and semiconductor memory device including the same}
본 발명은 데이터 로딩에 관한 것으로서, 더욱 상세하게는 전원 공급시 불휘발성 데이터를 로딩하는 데이터 로딩 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로 전자 장치 및 시스템은 불휘발성 스토리지를 구비하여 전원이 차단되더라도 유지되는 불휘발성 데이터를 저장한다. 전원이 공급되면 신속한 액세스를 위하여 상기 불휘발성 데이터를 휘발성 스토리지로 이전하여 저장하는 로딩 프로세스가 수행된다.
롬(ROM: read only memory)에 저장된 데이터는 메인 메모리 등으로 로딩 되지만, 롬 데이터 이외의 불휘발성 데이터는 별도로 구비된 휘발성 스토리지로 로딩될 수 있다. 예를 들어, 반도체 메모리 장치의 불량 메모리 셀의 리페어 동작을 위한 페일 어드레스는 메모리 셀 어레이에 인접하여 배치되는 리페어 제어 회로로 로딩될 필요가 있다. 일반적으로 페일 어드레스는 리페어 제어 회로 내에 구비되는 시프트 레지스터 회로로 로딩된다.
일반적으로 시프트 레지스터는 시프팅 동작을 수행하기 위하여 1비트 당 마스터 래치와 슬레이브 래치가 필요하고 비교적 큰 면적을 차지한다. 따라서 로딩되어야 할 불휘발성 데이터의 비트수가 증가할수록 시프트 레지스터 회로의 면적이 크게 증가하고 설계 마진이 감소한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 시프트 레지스터 회로 이외의 별도의 로딩 스토리지를 구비하여 불휘발성 데이터를 효율적으로 로딩할 수 있는 데이터 로딩 회로를 제공하는 것이다.
본 발명의 다른 목적은, 시프트 레지스터 회로 이외의 별도의 로딩 스토리지를 구비하여 페일 어드레스와 같은 불휘발성 데이터를 효율적으로 로딩할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 데이터 로딩 회로는, 불휘발성 스토리지, 병렬화기, 로드 콘트롤러 및 로딩 스토리지를 포함한다.
상기 불휘발성 스토리지는 불휘발성 데이터를 저장하고, 전원이 공급되면 상기 저장된 불휘발성 데이터에 기초하여 직렬 신호를 출력한다. 상기 병렬화기는 상기 직렬 신호를 수신하고, 상기 수신된 직렬 신호에 기초하여 복수의 데이터 비트들을 단위 주기마다 제공한다. 상기 로드 콘트롤러는 상기 단위 주기마다 하나씩 순차적으로 활성화되는 복수의 로딩 선택 신호들을 발생한다. 상기 데이터 로딩 회로는 상기 로딩 선택 신호들에 응답하여 상기 단위 주기마다 제공되는 출력 데이터 비트들을 순차적으로 저장한다.
상기 병렬화기는, 케스케이드 결합된 M (M은 2이상의 정수) 개의 플립-플롭들을 포함하고 상기 플립-플롭들의 출력 노드들을 통하여 상기 데이터 비트들을 제공하는 시프트 레지스터 회로일 수 있다.
상기 로딩 스토리지는 N (N은 2이상의 정수) 번의 상기 단위 주기 동안 제공되는 N*M 개의 데이터 비트들을 저장하는 저장 용량을 가질 수 있다.
상기 로딩 스토리지는, 상기 로딩 선택 신호들을 각각 수신하고 상기 로딩 선택 신호들에 응답하여 상기 단위 주기마다 하나씩 순차적으로 인에이블되는 복수의 로딩 유닛들을 포함할 수 있다.
상기 단위 주기는 상기 시프트 레지스터 회로가 전송 클록 신호에 기초하여 상기 M개의 데이터 비트들을 시프팅하여 저장하는 시프팅 주기 및 상기 로딩 스토리지가 상기 시프트 레지스터 회로로부터 제공되는 상기 M 개의 데이터 비트들을 저장하는 로딩 주기를 포함할 수 있다.
상기 전송 클록 신호는 상기 시프팅 주기 동안에는 활성화되고 상기 로딩 주기 동안에는 비활성화되며, 상기 로딩 선택 신호들은 상기 로딩 주기마다 하나씩 순차적으로 활성화될 수 있다.
상기 시프트 레지스터 회로의 시프팅 동작과 상기 불휘발성 스토리지의 출력 동작은 상기 전송 클록 신호에 기초하여 동기화될 수 있다.
상기 불휘발성 스토리지는, 복수의 퓨즈 셀들을 포함하여 상기 불휘발성 데이터를 저장하는 퓨즈 어레이, 및 상기 퓨즈 어레이에 저장된 상기 불휘발성 데이터에 기초하여 상기 직렬 신호를 출력하는 직렬화기를 포함할 수 있다.
상기 퓨즈 어레이에 저장되는 상기 불휘발성 데이터는 불량 메모리 셀의 위치를 나타내는 페일 어드레스를 포함할 수 있고 상기 병렬화기 및 상기 로딩 스토리지는 상기 불량 메모리 셀에 대한 리페어 동작을 수행하는 리페어 제어 회로에 포함될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 디코더, 불휘발성 스토리지, 로드 콘트롤러 및 리페어 제어 회로를 포함한다.
상기 메모리 셀 어레이는 노말 선택 라인들에 연결된 노말 메모리 셀들 및 리던던시 선택 라인들에 연결된 리던던시 메모리 셀들을 포함한다. 상기 디코더는 읽기 동작 또는 쓰기 동작을 위한 어드레스에 기초하여 상기 노말 선택 라인들 중 하나를 선택한다. 상기 불휘발성 스토리지는 상기 노말 메모리 셀들 중에서 불량 메모리 셀의 위치를 나타내는 페일 어드레스를 저장하고, 전원이 공급되면 상기 저장된 페일 어드레스에 기초하여 직렬 신호를 출력한다. 상기 로드 콘트롤러는 단위 주기마다 하나씩 순차적으로 활성화되는 복수의 로딩 선택 신호들을 발생한다. 상기 리페어 제어 회로는 상기 직렬 신호 및 상기 로딩 선택 신호들에 기초하여 상기 페일 어드레스를 순차적으로 저장하고, 상기 어드레스와 상기 저장된 페일 어드레스가 일치하는 경우 상기 리던던시 선택 라인들 중 하나를 선택하고 상기 디코더를 디스에이블시킨다.
상기 리페어 제어 회로는, 상기 직렬 신호를 수신하고, 상기 수신된 직렬 신호에 기초하여 복수의 데이터 비트들을 상기 단위 주기마다 제공하는 병렬화기, 및 상기 로딩 선택 신호들에 응답하여 상기 단위 주기마다 제공되는 출력 데이터 비트들을 순차적으로 저장하는 로딩 스토리지를 포함할 수 있다.
상기 병렬화기는, 케스케이드 결합된 M (M은 2이상의 정수) 개의 플립-플롭들을 포함하고 상기 플립-플롭들의 출력 노드들을 통하여 상기 데이터 비트들을 제공하는 시프트 레지스터 회로일 수 있다.
상기 로딩 스토리지는 N (N은 2이상의 정수) 번의 상기 단위 주기 동안 제공되는 N*M 개의 데이터 비트들을 저장하는 저장 용량을 가질 수 있다.
상기 리페어 제어 회로는 공간적으로 이격된 복수의 서브 리페어 제어 회로들로 분할될 수 있고, 상기 M 개의 플립-플롭들 및 상기 로딩 스토리지는 상기 서브 리페어 제어 회로들에 분산되어 배치될 수 있다.
상기 불휘발성 스토리지는, 복수의 퓨즈 셀들을 포함하여 상기 페일 어드레스를 저장하는 퓨즈 어레이, 및 상기 퓨즈 어레이에 저장된 상기 페일 어드레스에 기초하여 상기 직렬 신호를 출력하는 직렬화기를 포함할 수 있다.
본 발명의 실시예들에 따른 데이터 로딩 회로는 비교적 큰 면적을 차지하는 시프트 레지스터와 같은 병렬화기의 용량을 최소화 및 최적화하여 반도체 장치 및 시스템의 점유 면적을 감소하고 집적도를 향상시킬 수 있다.
특히, 본 발명의 실시예들에 따른 데이터 로딩 회로는 비교적 큰 용량의 불휘발성 데이터가 요구되는 고밀도의 반도체 메모리 장치에 적용될 수 있고, 이 경우 점유 면적 감소의 효과가 더욱 증대될 수 있다.
도 1은 본 발명의 실시예들에 따른 데이터 로딩 회로를 나타내는 블록도이다.
도 2는 도 1의 데이터 로딩 회로에 포함되는 병렬화기 및 로딩 스토리지의 일 예를 나타내는 도면이다.
도 3은 도 2의 병렬화기에 포함되는 1비트 저장 요소의 일 예를 나타내는 회로도이다.
도 4는 도 2의 로딩 스토리지에 포함되는 1비트 저장 요소의 일 예를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 데이터 로딩 회로의 동작을 나타내는 타이밍도이다.
도 6은 도 1의 데이터 로딩 회로에 포함되는 불휘발성 스토리지의 일 예를 나타내는 도면이다.
도 7 및 도 8은 전송 클록 신호의 발생 방법의 일 예를 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 10은 도 9의 반도체 메모리 장치에 포함되는 리페어 제어 회로의 일 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 12는 본 11의 반도체 메모리 장치에 포함되는 리페어 제어 회로의 일 예를 나타내는 블록도이다.
도 13은 도 12의 리페어 제어 회로의 동작을 나타내는 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 데이터 로딩 회로를 나타내는 블록도이다.
도 1을 참조하면, 데이터 로딩 회로(data loading circuit)(10)는 불휘발성 스토리지(NVS: non-volatile storage)(100), 병렬화기(deserializer)(200), 로드 콘트롤러(load controller)(300) 및 로딩 스토리지(loading storage)(400)를 포함할 수 있다.
불휘발성 스토리지(100)는 불휘발성 데이터를 저장하고, 전원이 공급되면 내부에 저장된 불휘발성 데이터에 기초하여 직렬 신호(SER)를 출력한다. 불휘발성 스토리지(100)는 전원이 차단되더라도 저장된 데이터를 유지할 수 있는 임의의 저장 수단을 나타낸다. 예를 들어, 불휘발성 스토리지(100)는 퓨즈 어레이, 플래시 메모리(flash memory), 피램(PRAM: phase-change random access memory), 에프램(FRAM: ferroelectric random access memory), 알램(RRAM: resistance random access memory) 및/또는 엠램(MRAM: magnetic random access memory) 등을 포함하여 구현될 수 있다. 이하, 이러한 불휘발성 스토리지(100)에 저장되는 데이터를 불휘발성 데이터라 지칭하기로 한다.
불휘발성 스토리지(100)에 저장된 불휘발성 데이터는 데이터 로딩 회로(10)를 포함하는 장치 및/또는 시스템에 전원이 공급되면 직렬 신호(SER)에 포함된 데이터 비트들의 형태로 병렬화기(200)에 제공될 수 있다. 예를 들어, 전원이 공급되는지 여부는 파워-업 신호(PWU) 등을 통하여 제공될 수 있다. 파워-업 신호(PWU)는 전원 공급을 위한 전원 전압이 일정한 레벨에 도달할 때 활성화되는 신호일 수 있다.
로드 콘트롤러(300)는 불휘발성 스토리지(100)의 동작 및 병렬화기(200)의 동작을 제어하고 동기화하기 위한 제어 신호(TCON)를 발생할 수 있다. 후술하는 전송 클록 신호(TCK) 및/또는 마스크 신호(MSK)는 제어 신호(TCON)에 포함될 수 있다. 로드 콘트롤러(300)는 파워-업 신호(PWU)가 활성화되면 제어 신호(TCON)를 발생하여 본 발명의 실시예들에 따른 불휘발성 데이터의 로딩 프로세스를 개시할 수 있다. 로드 콘트롤러(300)는 데이터 로딩 회로(10)를 포함하는 장치 및/또는 시스템의 중앙처리장치(CPU: central processing unit) 등의 프로세서들과는 구별되며, 전원 공급시 또는 파워-온시 불휘발성 데이터의 로딩 프로세스만을 전담하는 콘트롤 로직으로 구현될 수 있으며, 로딩 프로세스가 완료된 후에는 디스에이블 될 수 있다.
병렬화기(200)는 불휘발성 스토리지(100)로부터 직렬 신호(SER)를 수신하고, 수신된 직렬 신호(SER)에 기초하여 복수의 데이터 비트들(Q1~QM)을 단위 주기마다 제공한다. 병렬화기(200)는 직렬 신호(SER)에 포함된 데이터 비트들을 M 개씩 저장하여 주기적으로 제공할 수 있는 임의의 구성을 가질 수 있다. 예를 들어, 도 2를 참조하여 후술하는 바와 같이 병렬화기(200)는 시프트 레지스터 회로로 구현될 수 있다.
로드 콘트롤러(300)는 상기 단위 주기마다 하나씩 순차적으로 활성화되는 복수의 로딩 선택 신호들(LDS1~LDSN)을 발생한다. 전술한 바와 같이, 로드 콘트롤러(300)는 불휘발성 스토리지(100)의 동작 및 병렬화기(200)의 동작을 제어하고 동기화하기 위한 제어 신호(TCON)를 발생할 수 있다. 도 5, 7 및 8을 참조하여 후술하는 전송 클록 신호(TCK)는 이러한 제어 신호(TCON)에 포함될 수 있다.
로딩 스토리지(400)는 로딩 선택 신호들(LDS1~LDSN)에 응답하여 상기 단위 주기마다 제공되는 데이터 비트들(Q1~QM)을 순차적으로 저장한다.
로딩 스토리지(400)는 복수의 로딩 유닛들(LDU1~LDUN)을 포함할 수 있다. 로딩 유닛들(LDU1~LDUN)은 로드 콘트롤러(300)로부터 로딩 선택 신호들(LDS1~LDSN)을 각각 수신하고, 로딩 유닛들(LDU1~LDUN)은 로딩 선택 신호들(LDS1~LDSN)에 응답하여 상기 단위 주기마다 하나씩 순차적으로 인에이블될 수 있다. 예를 들어, 첫 번째 단위 주기에는 제1 로딩 선택 신호(LDS1)가 활성화되고, 이에 응답하여 제1 로딩 유닛(LDU1)이 인에이블되어 첫 번째 단위 주기의 데이터 비트들(Q1~QM)을 저장한다. 두 번째 단위 주기에는 제2 로딩 선택 신호(LDS2)가 활성화되고, 이에 응답하여 제2 로딩 유닛(LDU2)이 인에이블되어 두 번째 단위 주기의 데이터 비트들(Q1~QM)을 저장한다.
이와 같은 방식으로, 제1 내지 제N 로딩 선택 신호들(LDS1~LDSN)이 상기 단위 주기마다 하나씩 순차적으로 활성화될 수 있고, N 번의 단위 주기 동안에 총 N*M 개의 데이터 비트들이 제1 내지 제N 로딩 유닛들(LDU1~LDUN)에 순차적으로 저장될 수 있다.
도 2는 도 1의 데이터 로딩 회로에 포함되는 병렬화기 및 로딩 스토리지의 일 예를 나타내는 도면이다.
도 2를 참조하면, 병렬화기는 시프트 레지스터 회로(200a)로 구현될 수 있다. 시프트 레지스터 회로(200a)는 케스케이드 결합된(cascade-coupled) M (M은 2이상의 정수) 개의 플립-플롭들(FF1~FFM) 또는 레지스터들을 포함하고 플립-플롭들(FF1~FFM)의 출력 노드들을 통하여 데이터 비트들(Q1~QM)을 제공할 수 있다. 플립-플롭들(FF1~FFM)의 각각은 마스터 래치(ML)와 슬레이브 래치(SL)를 포함할 수 있다. 여기서 케스케이드 결합이란 전단의 플립-플롭의 출력이 후단의 플립-플롭의 입력과 연결되어 복수의 플립-플롭들(FF1~FFN)이 하나의 체인을 형성하는 것을 나타낸다.
시프트 레지스터(200a)는 전송 클록 신호(TCK)에 기초하여 직렬 신호(SER)에 포함된 M 개의 데이터 비트들(Q1~QM)을 시프팅하여 저장하는 시프팅 동작을 수행할 수 있다. 예를 들어, 시프트 레지스터(200a)의 시프팅 동작과 도 1에 도시된 불휘발성 스토리지(100)의 출력 동작은 전송 클록 신호(TCK)에 기초하여 동기화될 수 있다.
로딩 스토리지(400a)는 N (N은 2이상의 정수) 번의 단위 주기 동안 제공되는 N*M 개의 데이터 비트들을 저장하는 N*M 개의 1비트 저장 요소들(S11~SNM)을 포함할 수 있다. 1비트 저장 요소들(S11~SNM)은 전술한 바와 같이 N 개의 로딩 유닛들(LDU1~LDUN)로 그룹화될 수 있다. 제1 로딩 유닛(LDU1)은 첫 번째 행을 이루는 M 개의 1비트 저장 요소들(S11~S1M)을 포함하고, 제2 로딩 유닛(LDU2)은 두 번째 행을 이루는 M 개의 1비트 저장 요소들(S21~S2M)을 포함하고, 이와 같은 방식으로 제N 로딩 유닛(LDUN)은 N 번째 행을 이루는 M 개의 1비트 저장 요소들(SN1~SNM)을 포함할 수 있다.
시프트 레지스터 회로(200a)에 포함된 플립-플롭들(FF1~FFM)의 출력 노드들은 로딩 유닛들(LDU1~LDUN)에 공통으로 연결된다. 제1 로딩 유닛(LDU1)에 포함되는 1비트 저장 요소들(S11~S1M)은 제1 로딩 선택 신호(LDS1)가 활성화될 때 인에이블되어 첫 번째 단위 주기의 데이터 비트들(Q1~QM)을 저장하고, 제2 로딩 유닛(LDU2)에 포함되는 1비트 저장 요소들(S21~S2M)은 제2 로딩 선택 신호(LDS2)가 활성화될 때 인에이블되어 두 번째 단위 주기의 데이터 비트들(Q1~QM)을 저장하고, 이와 같은 방식으로 제N 로딩 유닛(LDUN)에 포함되는 1비트 저장 요소들(SN1~SNM)은 제N 로딩 선택 신호(LDSN)가 활성화될 때 인에이블되어 N 번째 단위 주기의 데이터 비트들(Q1~QM)을 저장한다. 결과적으로 M 비트의 시프트 레지스터 회로(200a)를 이용하여 M 개의 데이터 비트들을 주기적으로 임시 저장하고, 순차적으로 활성화되는 N 개의 로딩 선택 신호들(LDS1~LDSN)에 응답하여 N*M 개의 데이터 비트들을 로딩 스토리지(400a)에 순차적으로 저장할 수 있다.
도 3은 도 2의 병렬화기에 포함되는 1비트 저장 요소의 일 예를 나타내는 회로도이고, 도 4는 도 2의 로딩 스토리지에 포함되는 1비트 저장 요소의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 시프트 레지스터 회로(200a)에 포함되는 1비트 저장 요소, 즉 플립-플롭(FFj) 또는 레지스터는 마스터 래치(ML)와 슬레이브 래치(SL)를 포함할 수 있다. 마스터 래치(ML)는 두 개의 노드들(N1, N2) 사이에서 입력과 출력이 교차하여 결합된 두 개의 인버터들(INV1, INV2)을 포함할 수 있고, 슬레이브 래치(SL)는 두 개의 노드들(N3, N4) 사이에서 입력과 출력이 교차하여 결합된 두 개의 인버터들(INV3, INV4)을 포함할 수 있다.
마스터 래치(ML)는 반전된 전송 클록 신호(TCKb)에 응답하여 턴온되는 제1 스위치(SW1)를 통하여 전단의 플립-플롭으로부터 전달되는 데이터 비트(Qk)를 래치하고, 슬레이브 래치(SL)는 전송 클록 신호(TCK)에 응답하여 턴온되는 제1 스위치(SW2)를 통하여 마스터 래치(ML)로부터 전달되는 데이터 비트를 래치할 수 있다. 다른 실시예에서, 제1 스위치(SW1)는 전송 클록 신호(TCK)에 응답하여 턴온되고 제2 스위치(SW2)는 반전된 전송 클록 신호(TCKb)에 응답하여 턴온될 수도 있다. 플립-플롭(FFj)의 출력 노드(N4)의 데이터 비트(Qj)는 후단의 플립-플롭으로 전달된다. 이 경우 전송 클록 신호(TCK)의 하나의 사이클 주기마다 1비트 시프팅 동작이 수행되고, 전송 클록 신호(TCK)의 M 개의 사이클 주기 동안에 시프트 레지스터 회로(200a)의 M비트 시프팅 동작이 수행되어 M개의 데이터 비트들(Q1~QM)을 로딩 스토리지(400a)로 제공할 수 있다.
도 4를 참조하면, 도 2의 로딩 스토리지(400a)에 포함되는 1비트 저장 요소(Sij)는 하나의 래치를 포함할 수 있다. 상기 하나의 래치는 두 개의 노드들(N5, N6) 사이에서 입력과 출력이 교차하여 결합된 두 개의 인버터들(INV5, INV6)을 포함할 수 있다. 상기 하나의 래치는 상응하는 로딩 선택 신호(LDSi)에 응답하여 턴온되는 스위치(SW)를 통하여 데이터 비트(Qj)를 래치할 수 있다. 데이터 비트(Qj)는 시프트 레지스터 회로(200a)의 상응하는 플립-플롭(FFj)의 출력 노드(N4)로부터 전달된다.
도 3 및 도 4에 도시된 바와 같이, 시프트 레지스터 회로(200a)에 포함되는 1비트 저장 요소(FFj)는 로딩 스토리지(400a)에 포함되는 1비트 저장 요소(Sij)와 비교하여 약 2배의 점유 면적을 갖는다. 도 4에 도시된 1비트 저장 요소(Sij)는 시프팅 동작을 위한 구성이 불필요하여 비교적 작은 점유 면적을 갖는 것을 나타내기 위한 예시적인 것이며, 하나의 래치 이외에도 1비트를 저장할 수 있는 임의의 저장 수단을 포함하여 구현될 수 있다.
종래의 기술에서는 시프트 레지스터 회로에 불휘발성 데이터의 모든 비트들을 로딩한다. 만약 N*M 개의 데이터 비트들을 최종적으로 저장한다고 할 때, 종래의 기술에서는 마스터 래치와 슬레이브 래치를 각각 포함하는 N*M 개의 플립-플롭들을 포함하여야 한다. 마스터 래치들은 시프팅 동작의 오류를 방지하는 역할을 하고, 슬레이브 래치들이 데이터 비트들을 최종적으로 저장하는 실질적인 스토리지 역할을 한다. 마지막 시프팅 동작이 완료되어 시프트 레지스터 회로에 데이터 비트들의 로딩이 완료된 후에는 마스터 래치들의 역할은 더 이상 없으며 점유 면적만 차지하게 된다. 이는 장치의 사이즈 페널티로 작용하게 되고, 고밀도 장치에서는 더욱 큰 페널티로 작용하게 되며, 설계 마진이 작은 장치에서는 최악의 페널티로 작용할 수 있다.
마찬가지로 N*M 개의 데이터 비트들을 최종적으로 저장한다고 할 때, 본 발명에서는 비교적 점유 면적이 큰 시프트 레지스터 회로(200a)는 최소화 및/또는 최적화하고 비교적 점유 면적이 작은 로딩 스토리지(400a)를 이용하여 데이터 비트들을 최종적으로 저장할 수 있다. 즉 전술한 바와 같이, M 개의 플립-플롭들을 이용하여 M 개의 데이터 비트들을 임시 저장하는 시프팅 동작 및 상기 M 개의 데이터 비트들을 로딩 스토리지로 최종적으로 저장하는 로딩 동작을 N 번 반복함으로써 N*M 개의 데이터 비트들을 저장할 수 있다.
결과적으로 종래 기술과 비교하여 적은 점유 면적으로 불휘발성 데이터를 로딩하는 회로를 구현할 수 있고, 최종적으로 로딩되어야 하는 불휘발성 데이터의 비트수가 증가할수록 이러한 다운 사이징(down sizing) 효과가 증대될 수 있다.
도 5는 본 발명의 실시예들에 따른 데이터 로딩 회로의 동작을 나타내는 타이밍도이다.
도 5를 참조하면, 전술한 단위 주기는 시프팅 주기(TSi)(i=1,2,...,N) 및 로딩 주기(TLi)를 포함할 수 있다. 시프팅 주기(TSi) 동안에는 전송 클록 신호(TCK)가 활성화될 수 있고 로딩 주기(TLi) 동안에는 전송 클록 신호(TCK)가 비활성화될 수 있다. 로딩 선택 신호들(LDS1~LDSN)은 로딩 주기(TLi)마다 하나씩 순차적으로 활성화될 수 있다.
도 2 및 도 5를 참조하면, 시프팅 주기(TSi) 동안에는 시프트 레지스터 회로(200a)가 전송 클록 신호(TCK)에 기초하여 M 개의 데이터 비트들을 시프팅하여 저장하는 시프팅 동작을 수행하고, 로딩 주기(TLi) 동안에는 로딩 스토리지(400a)가 시프트 레지스터 회로(200a)로부터 제공되는 상기 M 개의 데이터 비트들을 저장하는 로딩 동작을 수행한다.
제1 시프팅 주기(TS1) 동안에는 직렬 신호(SER)에 포함된 M 비트의 제1 데이터(TD1)가 전송 클록 신호(TCK)에 응답하여 시프트 레지스터 회로(200a)에 임시 저장되고, 제1 로딩 주기(TL1) 동안에는 제1 로딩 선택 신호(LDS1)가 활성화되어 제1 데이터(TD1)가 제1 로딩 유닛(LDU1)에 최종적으로 저장된다. 제2 시프팅 주기(TS2) 동안에는 직렬 신호(SER)에 포함된 M 비트의 제2 데이터(TD2)가 전송 클록 신호(TCK)에 응답하여 시프트 레지스터 회로(200a)에 임시 저장되고, 제2 로딩 주기(TL2) 동안에는 제2 로딩 선택 신호(LDS2)가 활성화되어 제2 데이터(TD2)가 제2 로딩 유닛(LDU2)에 최종적으로 저장된다. 이와 같은 방식으로, 제N 시프팅 주기(TSN) 동안에는 직렬 신호(SER)에 포함된 M 비트의 제N 데이터(TDN)가 전송 클록 신호(TCK)에 응답하여 시프트 레지스터 회로(200a)에 임시 저장되고, 제N 로딩 주기(TLN) 동안에는 제N 로딩 선택 신호(LDSN)가 활성화되어 제N 데이터(TDN)가 제N 로딩 유닛(LDUN)에 저장된다.
결과적으로 M 개의 데이터 비트들에 대한 시프팅 동작과 로딩 동작을 N 번 반복함으로써 총 N*M 개의 데이터 비트들이 로딩 스토리지(400a)에 최종적으로 저장될 수 있다.
도 6은 도 1의 데이터 로딩 회로에 포함되는 불휘발성 스토리지의 일 예를 나타내는 도면이다.
도 6을 참조하면, 불휘발성 스토리지(100)는 불휘발성 데이터를 저장하는 불휘발성 셀 어레이(non-volatile cell array)(110) 및 직렬화기(serializer)(130)를 포함하여 구현될 수 있다.
불휘발성 셀 어레이(110)는 임의의 불휘발성 메모리 셀들을 포함할 수 있다. 예를 들어, 셀 어레이(110)는 퓨즈 셀, 플래시 메모리 셀, 피램(PRAM: phase-change random access memory) 셀, 에프램(FRAM: ferroelectric random access memory) 셀, 알램(RRAM: resistance random access memory) 셀 및/또는 엠램(MRAM: magnetic random access memory) 셀 등을 포함하여 구현될 수 있다.
특히, 셀 어레이(110)는 비교적 간단한 프로그래밍 수단 또는 저장 수단을 갖는 퓨즈 셀들을 포함하는 퓨즈 어레이일 수 있다. 퓨즈 셀은 모스(MOS: metal-oxide semiconductor) 트랜지스터의 전도 경로를 차단함으로써 프로그래밍을 수행하는 전기 퓨즈 셀(electric fuse cell)일 수도 있고, 모스 커패시터의 브레이크다운을 유발하여 전도 경로를 형성함으로써 프로그래밍을 수행하는 안티 퓨즈 셀(anti-fuse cell)일 수도 있다.
직렬화기(130)는 셀 어레이(110)에 저장된 불휘발성 데이터에 기초하여 직렬 신호(SER)를 출력할 수 있다. 직렬화기(130)는 전송 클록 신호(TCK)에 기초하여 직렬 신호(SER)의 출력 동작을 수행할 수 있다. 전술한 시프트 레지스터 회로(200a)와 직렬화기(130)에는 동일한 전송 클록 신호(TCK)가 제공될 수 있고, 이 경우, 시프트 레지스터 회로(200a)의 시프팅 동작과 불휘발성 스토리지(100)의 출력 동작은 전송 클록 신호(TCK)에 기초하여 동기화될 수 있다.
도 7 및 도 8은 전송 클록 신호의 발생 방법의 일 예를 설명하기 위한 도면들이다.
도 7 및 도 8을 참조하면, 클록 신호(CLK) 및 마스크 신호(MSK)를 논리 연산하는 로직 게이트(GT)를 이용하여 전송 클록 신호(TCK)를 발생할 수 있다. 예를 들어, 로직 게이트(GT)는 논리곱 연산을 수행하는 논리곱 게이트(AND gate)로 구현될 수 있다. 이 경우 마스크 신호(MSK)가 하이(high) 전압 레벨인 동안에는 전송 클록 신호(TCK)가 활성화되고 마스크 신호(MSK)가 로우(low) 전압 레벨인 동안에는 전송 클록 신호(TCK)가 비활성화될 수 있다. 즉, 마스크 신호(MSK)의 하이 전압 레벨의 구간은 전술한 시프팅 주기(TSi)에 상응하고 마스크 신호(MSK)의 로우 전압 레벨의 구간은 전술한 로딩 구간(TLi)에 상응할 수 있다. 시프팅 주기(TSi) 및 로딩 주기(TLi)는 각각 클록 신호(CLK)의 사이클 횟수로 결정될 수 있다. 예를 들어, 시프트 레지스터 회로(200a)가 M개의 플립-플롭들을 포함하고, 전송 클록 신호(TCK)의 1사이클 주기마다 1비트 시프팅이 수행되는 경우에는 시프팅 주기(TSi)는 클록 신호(CLK)의 M 개의 사이클 주기로 결정될 수 있다. 로딩 주기(TLi)는 시프트 레지스터 회로(200a)로부터 로딩 스토리지(400a)로의 데이터 전달을 위한 적절한 개수의 사이클 주기로 결정될 수 있다.
일 실시예에서, 전술한 로드 콘트롤러(300)는 도 7의 로직 게이트(GT)를 포함하여 전송 클록 신호(TCK)를 발생하고, 발생된 전송 클록 신호(TCK)를 불휘발성 스토리지(100)의 직렬화기(130) 및 시프트 레지스터 회로(200a)와 같은 병렬화기(200)에 동시에 제공할 수 있다. 이 경우 전송 클록 신호(TCK)에 기초하여 불휘발성 스토리지(100)의 출력 동작 및 시프트 레지스터 회로(200a)의 시프팅 동작이 동기화될 수 있다.
다른 실시예에서, 불휘발성 스토리지(100)와 시프트 레지스터 회로(200a)는 각각 도 7의 로직 게이트(GT)를 포함할 수 있다. 로드 콘트롤러(200)는 마스크 신호(MSK)를 전술한 제어 신호(TCON)의 하나로서 불휘발성 스토리지(100)와 시프트 레지스터 회로(200a)에 동시에 제공하고, 불휘발성 스토리지(100)와 시프트 레지스터 회로(200a)는 각각 로직 게이트(GT)를 이용하여 전송 클록 신호(TCK)를 발생할 수 있다. 이 경우 로드 콘트롤러(300)로부터 제공되는 마스크 신호(MSK)에 기초하여 불휘발성 스토리지(100)의 출력 동작 및 시프트 레지스터 회로(200a)의 시프팅 동작이 동기화될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 9를 참조하면, 반도체 메모리 장치(50)는 메모리 셀 어레이(520, 540), 디코더(DEC)(600), 불휘발성 스토리지(NVS)(100), 로드 콘트롤러(LCON)(300) 및 리페어 제어 회로(RECON)(700)를 포함할 수 있다. 도 9에서 본 발명의 실시예들에 따른 불휘발성 데이터의 로딩 프로세스와 관련성이 작은 구성 요소는 그 도시를 생략하였다.
메모리 셀 어레이(520, 540)는 노말 메모리 셀 어레이(520) 및 리던던시 메모리 셀 어레이(540)를 포함할 수 있다. 노말 메모리 셀 어레이(520)는 노말 선택 라인들(NS1~NSP)에 연결된 노말 메모리 셀들(NC)을 포함하고, 리던던시 메모리 셀 어레이(540)는 리던던시 선택 라인들(RS1~RSK)에 연결된 리던던시 메모리 셀들(RC)을 포함한다.
디코더(600)는 읽기 동작 또는 쓰기 동작을 위한 어드레스(ADD)에 기초하여 노말 선택 라인들(NS1~NSP) 중 하나를 선택한다. 노말 선택 라인의 선택에 의해 선택된 노말 선택 라인에 연결된 노말 메모리 셀들(NC)에 대한 읽기 동작 또는 쓰기 동작이 수행된다.
불휘발성 스토리지(100)는 노말 메모리 셀들(NC) 중에서 불량 메모리 셀의 위치를 나타내는 페일 어드레스(FADD)를 저장하고, 전원이 공급되면 상기 저장된 페일 어드레스(FADD)에 기초하여 직렬 신호(SER)를 출력한다. 페일 어드레스(FADD)는 반도체 메모리 장치(50)의 테스트 과정 등을 통하여 불휘발성 스토리지(100)에 저장될 수 있다. 로드 콘트롤러(300)는 단위 주기마다 하나씩 순차적으로 활성화되는 복수의 로딩 선택 신호들(LDS)을 발생한다. 불휘발성 스토리지(100)와 로드 콘트롤러(300)의 구성 및/또는 동작은 전술한 바와 같고 반복되는 설명은 생략한다.
리페어 제어 회로(700)는 직렬 신호(SER) 및 로딩 선택 신호들(LDS)에 기초하여 페일 어드레스(FADD)를 순차적으로 저장한다. 리페어 제어 회로(700)는 어드레스(ADD)와 저장된 페일 어드레스(FADD)가 일치하는 경우 노말 메모리 셀들(NC)에 대한 액세스를 리던던시 메모리 셀들(RC)에 대한 액세스로 대체하는 리페어 동작을 수행한다. 즉, 리페어 제어 회로(700)는 어드레스(ADD)와 저장된 페일 어드레스(FADD)가 일치하는 경우 리던던시 선택 라인들(RS1~RSK) 중 하나를 선택하고, 디스에이블 신호(NDIS)를 활성화하여 디코더(600)를 디스에이블시킬 수 있다.
일 실시예에서, 노말 선택 라인들(NS1~NSP) 및 리던던시 선택 라인들(RS1~RSK)은 워드 라인들을 나타낼 수 있다. 이 경우 리페어 제어 회로(700)는 워드 라인 단위로 리페어 동작을 수행한다. 하나의 워드 라인에 복수의 페이지가 포함되는 경우에는 리페어 제어 회로(700)는 페이지 단위로 리페어 동작을 수행할 수 있다.
다른 실시예에서, 노말 선택 라인들(NS1~NSP) 및 리던던시 선택 라인들(RS1~RSK)은 비트 라인들을 나타낼 수 있다. 이 경우 리페어 제어 회로(700)는 비트 라인 단위로 리페어 동작을 수행한다.
도 10은 도 9의 반도체 메모리 장치에 포함되는 리페어 제어 회로의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 리페어 제어 회로(700)는 병렬화기(200), 로딩 스토리지(400) 및 비교기(COM)(710)를 포함할 수 있다.
병렬화기(200)는 직렬 신호(SER)를 수신하고, 수신된 직렬 신호(SER)에 기초하여 복수의 데이터 비트들을 단위 주기마다 제공한다. 전술한 바와 같이 병렬화기(200)는 케스케이드 결합된 M (M은 2이상의 정수) 개의 플립-플롭들을 포함하고 상기 플립-플롭들의 출력 노드들을 통하여 상기 데이터 비트들을 제공하는 시프트 레지스터 회로(SRC)로 구현될 수 있다.
로딩 스토리지(400)는 로딩 선택 신호들(LDS1~LDS4)에 응답하여 병렬화기(200)로부터 단위 주기마다 제공되는 출력 데이터 비트들을 순차적으로 저장한다. 전술한 바와 같이, 로딩 스토리지(400)는 N (N은 2이상의 정수) 번의 상기 단위 주기 동안 제공되는 N*M 개의 데이터 비트들을 저장하는 저장 용량을 갖는다.
도 10에는 4개의 로딩 선택 신호들(LDS1~LDS4)에 기초하여 4개의 페일 어드레스들(FADD1~FADD4)이 로딩되는 예가 도시되어 있으나, 로딩 선택 신호들의 개수는 최종적으로 로딩되어야 하는 데이터 비트수에 따라서 다양하게 변경될 수 있다. 또한 시프트 레지스터 회로(SRC)에 포함되는 플립-플롭들의 개수(M)에 따라서, 하나의 로딩 선택 신호가 활성화될 때마다 하나의 페일 어드레스의 일부 비트들만이 로딩 스토리지(400)에 로딩될 수도 있고 복수의 페일 어드레스들이 동시에 로딩 스토리지(400)에 로딩될 수도 있다.
비교기(710)는 어드레스(ADD)와 페일 어드레스들(FADD1~FADD4)을 비교하여 디코더(600)를 디스에이블시키기 위한 디스에이블 신호(NDIS) 및 리던던시 선택 라인들(RS1~RSK)의 선택을 위한 리던던시 인에이블 신호(REN)를 발생할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다. 이하, 도 9의 반도체 메모리 장치(50)와 중복되는 설명은 생략될 수 있다. 도 9에 도시된 로드 콘트롤러(300)는 도 11에서 편의상 도시를 생략하였다.
도 9의 반도체 메모리 장치(50)와 비교하여, 도 11의 반도체 메모리 장치(60)는 노말 메모리 셀 어레이(520)가 복수의 노말 블록들(NBL1, NBL2)(521, 522)로 분할된다. 도 11에는 편의상 노말 메모리 셀 어레이(520)가 제1 노말 블록(NBL1)(521) 및 제2 노말 블록(NBL2)(522)으로 분할되는 예가 도시되어 있으나, 노말 메모리 셀 어레이(520)는 3개 이상의 노말 블록들로 분할될 수 있다.
이러한 노말 메모리 셀 어레이(520)의 제1 노말 블록(521) 및 제2 노말 블록(522)으로의 분할에 따라서, 리던던시 메모리 셀 어레이(540)는 제1 리던던시 블록(RBL1)(541) 및 제2 리던던시 블록(RBL2)(542)으로 분할되고, 디코더(600)는 제1 서브 디코더(SDEC1)(601) 및 제2 서브 디코더(SDEC2)(602)로 분할되고, 리페어 제어 회로(700)는 제1 서브 리페어 제어 회로(RECON1)(701) 및 제2 서브 리페어 제어 회로(RECON2)(702)로 분할된다. 도 11에는 리던던시 블록이 상응하는 노말 블록의 하부에 배치된 예를 도시하였으나, 노말 블록에 대한 리던던시 블록의 배치는 다양하게 구현될 수 있다. 예를 들어 리던던시 블록은 상응하는 노말 블록의 상부에 배치될 수도 있고, 상응하는 노말 블록의 상하에 분산되어 배치될 수도 있다.
이와 같이, 도 9의 리페어 제어 회로(700)는 공간적으로 이격된 복수의 서브 리페어 제어 회로들(701, 702)로 분할될 수 있고, 이에 따라서 전술한 M 개의 플립-플롭들(FF1~FFM) 및 로딩 스토리지(400)는 서브 리페어 제어 회로들(701, 702)에 분산되어 배치될 수 있다.
도 11에는 직렬 신호(SER)의 데이터 비트들이 전달되는 경로가 점선으로 표시되어 있다. 도 12를 참조하여 후술하는 바와 같이 제1 서브 리페어 제어 회로(701)에 포함된 플립-플롭들과 제2 서브 리페어 제어 회로(702)에 포함된 플립-플롭들은 서로 연결되어 전체적으로 하나의 시프트 레지스터 회로를 형성할 수 있다.
도 12는 본 11의 반도체 메모리 장치에 포함되는 리페어 제어 회로의 일 예를 나타내는 블록도이다.
도 12를 참조하면, 제1 서브 리페어 제어 회로(701)는 제1 시프트 레지스터 회로(SRC1)(201), 제1 로딩 스토리지(401) 및 제1 비교기(COM1)(711)를 포함할 수 있고, 제2 서브 리페어 제어 회로(702)는 제2 시프트 레지스터 회로(SRC2)(202), 제2 로딩 스토리지(402) 및 제2 비교기(COM2)(711)를 포함할 수 있다.
도 12에 도시된 바와 같이, 제1 시프트 레지스터 회로(201)의 출력은 제2 시프트 레지스터 회로(202)의 입력과 연결될 수 있다. 이 경우, 제1 시프트 레지스터 회로(201)와 제2 시프트 레지스터 회로(202)는 비록 공간적으로 이격되어 있더라도 일체적으로 시프팅 동작을 수행하는 하나의 시프트 레지스터 회로를 형성할 수 있다.
일체적인 시프트 레지스터 회로(201, 202)는 수신된 직렬 신호(SER)에 기초하여 복수의 데이터 비트들을 단위 주기마다 제공한다. 전술한 바와 같이 일체적인 시프트 레지스터 회로(201, 202)는 케스케이드 결합된 M (M은 2이상의 정수) 개의 플립-플롭들을 포함하고 상기 플립-플롭들의 출력 노드들을 통하여 M개의 데이터 비트들을 상기 단위 주기마다 제공한다.
제1 및 제2 서브 리페어 제어 회로들(701, 702)에 분산되어 배치된 로딩 스토리지(401, 402)는 로딩 선택 신호들(LDS1~LDS4)에 응답하여 시프트 레지스터 회로(201, 202)로부터 단위 주기마다 제공되는 출력 데이터 비트들을 순차적으로 저장한다. 전술한 바와 같이, 로딩 스토리지(401, 402)는 N (N은 2이상의 정수) 번의 상기 단위 주기 동안 제공되는 N*M 개의 데이터 비트들을 저장하는 저장 용량을 갖는다.
도 12에는 4개의 로딩 선택 신호들(LDS1~LDS4)에 기초하여 8개의 페일 어드레스들(FADD1~FADD8)이 로딩되는 예가 도시되어 있으나, 로딩 선택 신호들의 개수는 최종적으로 로딩되어야 하는 데이터 비트수에 따라서 다양하게 변경될 수 있다.
제1 비교기(711)는 어드레스(ADD)와 페일 어드레스들(FADD2, FADD4, FADD6, FADD8)을 비교하여 제1 디코더(601)를 디스에이블시키기 위한 제1 디스에이블 신호(NDIS1) 및 제1 리던던시 블록(541)에 연결된 리던던시 선택 라인들(RS)의 선택을 위한 제1 리던던시 인에이블 신호(REN1)를 발생할 수 있다. 제2 비교기(712)는 어드레스(ADD)와 페일 어드레스들(FADD1, FADD3, FADD5, FADD7)을 비교하여 제2 디코더(602)를 디스에이블시키기 위한 제2 디스에이블 신호(NDIS2) 및 제2 리던던시 블록(542)에 연결된 리던던시 선택 라인들(RS)의 선택을 위한 제2 리던던시 인에이블 신호(REN2)를 발생할 수 있다.
도 13은 도 12의 리페어 제어 회로의 동작을 나타내는 타이밍도이다.
도 13을 참조하면, 전술한 단위 주기는 시프팅 주기(TSi)(i=1,2,3,4) 및 로딩 주기(TLi)를 포함할 수 있다. 시프팅 주기(TSi) 동안에는 전송 클록 신호(TCK)가 활성화될 수 있고 로딩 주기(TLi) 동안에는 전송 클록 신호(TCK)가 비활성화될 수 있다. 로딩 선택 신호들(LDS1~LDS4)은 로딩 주기(TLi)마다 하나씩 순차적으로 활성화될 수 있다.
도 11, 12 및 도 13을 참조하면, 시프팅 주기(TSi) 동안에는 시프트 레지스터 회로(201, 202)가 전송 클록 신호(TCK)에 기초하여 M 개의 데이터 비트들을 시프팅하여 저장하는 시프팅 동작을 수행하고 로딩 주기(TLi) 동안에는 로딩 스토리지(401, 402)가 시프트 레지스터 회로(201, 202)로부터 제공되는 상기 M 개의 데이터 비트들을 저장하는 로딩 동작을 수행한다.
제1 시프팅 주기(TS1) 동안에는 직렬 신호(SER)에 포함된 M 비트의 제1 페일 어드레스(FADD1) 및 제2 페일 어드레스(FADD2)가 전송 클록 신호(TCK)에 응답하여 제1 시프트 레지스터 회로(201) 및 제2 시프트 레지스터 회로(202)에 각각 임시 저장되고, 제1 로딩 주기(TL1) 동안에는 제1 로딩 선택 신호(LDS1)가 활성화되어 제1 페일 어드레스(FADD1) 및 제2 페일 어드레스(FADD2)가 제1 로딩 스토리지(401) 및 제2 로딩 스토리지(402)에 각각 최종적으로 저장된다.
제2 시프팅 주기(TS2) 동안에는 직렬 신호(SER)에 포함된 M 비트의 제3 페일 어드레스(FADD3) 및 제4 페일 어드레스(FADD4)가 전송 클록 신호(TCK)에 응답하여 제1 시프트 레지스터 회로(201) 및 제2 시프트 레지스터 회로(202)에 각각 임시 저장되고, 제2 로딩 주기(TL2) 동안에는 제2 로딩 선택 신호(LDS2)가 활성화되어 제3 페일 어드레스(FADD3) 및 제4 페일 어드레스(FADD4)가 제1 로딩 스토리지(401) 및 제2 로딩 스토리지(402)에 각각 최종적으로 저장된다.
제3 시프팅 주기(TS3) 동안에는 직렬 신호(SER)에 포함된 M 비트의 제5 페일 어드레스(FADD5) 및 제6 페일 어드레스(FADD6)가 전송 클록 신호(TCK)에 응답하여 제1 시프트 레지스터 회로(201) 및 제2 시프트 레지스터 회로(202)에 각각 임시 저장되고, 제3 로딩 주기(TL3) 동안에는 제3 로딩 선택 신호(LDS3)가 활성화되어 제5 페일 어드레스(FADD5) 및 제6 페일 어드레스(FADD6)가 제1 로딩 스토리지(401) 및 제2 로딩 스토리지(402)에 각각 최종적으로 저장된다.
제4 시프팅 주기(TS4) 동안에는 직렬 신호(SER)에 포함된 M 비트의 제7 페일 어드레스(FADD7) 및 제8 페일 어드레스(FADD8)가 전송 클록 신호(TCK)에 응답하여 제1 시프트 레지스터 회로(201) 및 제2 시프트 레지스터 회로(202)에 각각 임시 저장되고, 제4 로딩 주기(TL4) 동안에는 제4 로딩 선택 신호(LDS4)가 활성화되어 제7 페일 어드레스(FADD7) 및 제8 페일 어드레스(FADD8)가 제1 로딩 스토리지(401) 및 제2 로딩 스토리지(402)에 각각 최종적으로 저장된다.
결과적으로 M 개의 데이터 비트들에 대한 시프팅 동작과 로딩 동작을 N 번 반복함으로써 총 N*M 개의 데이터 비트들에 해당하는 페일 어드레스들이 로딩 스토리지(401, 402)에 최종적으로 저장될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(2000)은 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 이미지 센서(1060), 디스플레이 디바이스(1040) 및 파워 서플라이(1050)를 포함할 수 있다. 한편, 도 14에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 디스플레이 장치(1040)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 메모리 장치(1020)는 본 발명의 실시예들에 따른 데이터 로딩 회로를 포함한다. 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 컴퓨팅 시스템(2000)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(1050)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
컴퓨팅 시스템(2000)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 컴퓨팅 시스템(2000)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 컴퓨팅 시스템(2000)은 본원발명의 실시예들에 따른 데이터 로딩 회로를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(2000)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 본 발명의 실시예들에 따른 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다.
일 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템(1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명의 실시예들에 따른 데이터 로딩 회로는 전원이 공급될 때 불휘발성 데이터의 로딩이 요구되는 임의의 장치 및 시스템에 이용될 수 있다. 특히 본 발명의 실시예들에 따른 데이터 로딩 회로는 대용량의 불휘발성 데이터의 로딩이 요구되는 고밀도의 반도체 메모리 장치 및 이를 포함하는 시스템에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10: 데이터 로딩 회로 50, 60: 반도체 메모리 장치
100: 불휘발성 스토리지 200: 병렬화기
300: 로드 콘트롤러 400: 로딩 스토리지
700: 리페어 제어 회로 SER: 직렬 신호
LDS: 로딩 선택 신호 LDU: 로딩 유닛
TCK: 전송 클록 신호

Claims (10)

  1. 불휘발성 데이터를 저장하고, 전원이 공급되면 상기 저장된 불휘발성 데이터에 기초하여 직렬 신호를 출력하는 불휘발성 스토리지;
    상기 직렬 신호를 수신하고, 상기 수신된 직렬 신호에 기초하여 복수의 데이터 비트들을 단위 주기마다 제공하는 병렬화기;
    상기 단위 주기마다 하나씩 순차적으로 활성화되는 복수의 로딩 선택 신호들을 발생하는 로드 콘트롤러; 및
    상기 로딩 선택 신호들에 응답하여 상기 단위 주기마다 제공되는 출력 데이터 비트들을 순차적으로 저장하는 로딩 스토리지를 포함하는 데이터 로딩 회로.
  2. 제1 항에 있어서, 상기 병렬화기는,
    케스케이드 결합된 M (M은 2이상의 정수) 개의 플립-플롭들을 포함하고 상기 플립-플롭들의 출력 노드들을 통하여 상기 데이터 비트들을 제공하는 시프트 레지스터 회로인 것을 특징으로 하는 데이터 로딩 회로.
  3. 제2 항에 있어서,
    상기 로딩 스토리지는 N (N은 2이상의 정수) 번의 상기 단위 주기 동안 제공되는 N*M 개의 데이터 비트들을 저장하는 저장 용량을 갖는 것을 특징으로 하는 데이터 로딩 회로.
  4. 제2 항에 있어서, 상기 로딩 스토리지는,
    상기 로딩 선택 신호들을 각각 수신하고 상기 로딩 선택 신호들에 응답하여 상기 단위 주기마다 하나씩 순차적으로 인에이블되는 복수의 로딩 유닛들을 포함하는 것을 특징으로 하는 데이터 로딩 회로.
  5. 제2 항에 있어서,
    상기 단위 주기는 상기 시프트 레지스터 회로가 전송 클록 신호에 기초하여 M개의 데이터 비트들을 시프팅하여 저장하는 시프팅 주기 및 상기 로딩 스토리지가 상기 시프트 레지스터 회로로부터 제공되는 상기 M 개의 데이터 비트들을 저장하는 로딩 주기를 포함하는 것을 특징으로 하는 데이터 로딩 회로.
  6. 제5 항에 있어서,
    상기 전송 클록 신호는 상기 시프팅 주기 동안에는 활성화되고 상기 로딩 주기 동안에는 비활성화되며,
    상기 로딩 선택 신호들은 상기 로딩 주기마다 하나씩 순차적으로 활성화되는 것을 특징으로 하는 데이터 로딩 회로.
  7. 노말 선택 라인들에 연결된 노말 메모리 셀들 및 리던던시 선택 라인들에 연결된 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이;
    읽기 동작 또는 쓰기 동작을 위한 어드레스에 기초하여 상기 노말 선택 라인들 중 하나를 선택하는 디코더;
    상기 노말 메모리 셀들 중에서 불량 메모리 셀의 위치를 나타내는 페일 어드레스를 저장하고, 전원이 공급되면 상기 저장된 페일 어드레스에 기초하여 직렬 신호를 출력하는 불휘발성 스토리지;
    단위 주기마다 하나씩 순차적으로 활성화되는 복수의 로딩 선택 신호들을 발생하는 로드 콘트롤러; 및
    상기 직렬 신호 및 상기 로딩 선택 신호들에 기초하여 상기 페일 어드레스를 순차적으로 저장하고, 상기 어드레스와 상기 저장된 페일 어드레스가 일치하는 경우 상기 리던던시 선택 라인들 중 하나를 선택하고 상기 디코더를 디스에이블시키는 리페어 제어 회로를 포함하고,
    상기 리페어 제어 회로는,
    상기 직렬 신호를 수신하고, 상기 수신된 직렬 신호에 기초하여 복수의 데이터 비트들을 상기 단위 주기마다 제공하는 병렬화기; 및
    상기 로딩 선택 신호들에 응답하여 상기 단위 주기마다 제공되는 출력 데이터 비트들을 순차적으로 저장하는 로딩 스토리지를 포함하는 반도체 메모리 장치.
  8. 삭제
  9. 제7 항에 있어서,
    상기 리페어 제어 회로는 공간적으로 이격된 복수의 서브 리페어 제어 회로들로 분할되고,
    상기 병렬화기는, 케스케이드 결합된 M (M은 2이상의 정수) 개의 플립-플롭들을 포함하고 상기 M 개의 플립-플롭들의 출력 노드들을 통하여 상기 데이터 비트들을 제공하는 시프트 레지스터 회로이고,
    상기 M 개의 플립-플롭들 및 상기 로딩 스토리지는 상기 서브 리페어 제어 회로들에 분산되어 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7 항에 있어서, 상기 불휘발성 스토리지는,
    복수의 퓨즈 셀들을 포함하여 상기 페일 어드레스를 저장하는 퓨즈 어레이; 및
    상기 퓨즈 어레이에 저장된 상기 페일 어드레스에 기초하여 상기 직렬 신호를 출력하는 직렬화기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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