KR20120122573A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

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Abstract

메모리 셀에 데이터를 저장하는 반도체 메모리 장치에 관한 것으로, 다수의 비트로 이루어진 소오스 어드레스를 입력받아 전기적으로 연결되는 전송 라인을 통해 전달하여 상기 소오스 어드레스와 어드레스 값이 서로 다른 패턴 어드레스를 생성하기 위한 패턴 어드레스 생성부, 및 상기 패턴 어드레스와 데이터를 혼합하여 출력하기 위한 신호 혼합부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 메모리 셀에 데이터를 저장하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory),SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터의 보존 여부이다. 다시 말하면, 휘발성 메모리 장치는 일정 시간 이후 메모리 셀(memory cell)에 저장된 데이터가 보존되지 않으며, 비휘발성 메모리 장치는 일정 시간 이후 메모리 셀에 저장된 데이터가 보존된다. 따라서, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리프레시 동작이 필수로 이루어져야 하며, 비휘발성 메모리 장치의 경우 리프레시 동작이 필요 없다. 비휘발성 메모리 장치의 이러한 특징은 저전력화 및 고집적화에 적합하기 때문에 휴대용 장치의 저장 매체로 널리 사용되고 있다.
한편, 반도체 메모리 장치의 공정 기술이 발달함에 반도체 메모리 장치의 집적도는 크게 증가하였다. 이러한 집적도의 증가로 인하여 반도체 메모리 장치의 칩 사이즈는 매우 작아졌으며, 그 내부에 구비되는 메모리 셀들의 간격은 매우 미세해졌다. 요즈음에는 메모리 셀 들에 저장된 데이터가 인접한 메모리 셀에 영향을 줄 수 있을 정도로 그 간격이 작아졌으며, 인접한 메모리 셀들 간의 간섭을 최소화하기 위하여 데이터를 랜덤하게 저장하는 기술이 진행되고 있다. 이러한, 데이터 랜덤화 동작의 중심에는 랜덤 값을 생성하는 선형 피드백 쉬프터 레지스터(linear feedback shift register)와 어드레스 매핑을 위한 랜덤 초기 값을 생성하는 초기 값 생성 회로가 있다.
선형 피드백 쉬프터 레지스터와 초기 값 생성 회로는 비교적 큰 면적을 차지하고 있으며, 그 제어 역시 매우 복잡하다. 위에서 설명한 바와 같이 반도체 메모리 장치가 점점 고 집적화되어가고 있는 상황에서 이러한 선형 피드백 쉬프터 레지스터와 초기 값 생성 회로는 반드시 필요한 구성이다. 하지만, 이러한 구성은 차지하는 면적으로 인하여 설계시 부담 요인으로 작용한다.
본 발명의 실시 예는 선형 피드백 쉬프터 레지스터와 초기 값 생성 회로 없이 어드레스만을 이용하여 데이터 랜덤화 동작을 수행하는 반도체 메모리 장치를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 다수의 비트로 이루어진 소오스 어드레스를 입력받아 전기적으로 연결되는 전송 라인을 통해 전달하여 상기 소오스 어드레스와 어드레스 값이 서로 다른 패턴 어드레스를 생성하기 위한 패턴 어드레스 생성부; 및 상기 패턴 어드레스와 데이터를 혼합하여 출력하기 위한 신호 혼합부를 구비한다.
특히, 상기 다수의 소오스 어드레스와 상기 다수의 패턴 어드레스는 일대일 관계를 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 소오스 어드레스 비트의 차수를 재배치하여 패턴 어드레스를 생성하는 단계; 및 상기 패턴 어드레스와 데이터를 혼합하고, 이 혼합된 데이터를 메모리 셀에 저장하는 단계를 포함한다.
특히, 상기 패턴 어드레스를 생성하는 단계는 상기 소오스 어드레스를 입력받아 일대일 관계로 전달하되 상기 소오스 어드레스와 상기 패턴 어드레스는 서로 다른 어드레스 값을 가지도록 전달하는 것을 특징으로 하는 한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 전기적으로 연결되는 전송 라인을 이용하여 다수의 어드레스 비트의 차수를 재배치함으로써, 선형 피드백 쉬프터 레지스터와 초기 값 생성 회로 없이도 데이터 랜덤화 동작에 사용될 수 있는 패턴 어드레스를 생성하는 것이 가능하다.
본 발명은 랜덤화 동작시 사용되는 회로의 크기를 최소화함에 따라 반도체 메모리 장치 칩 크기를 최소화할 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도.
도 2 는 도 1 의 패턴 어드레스 생성부(120)를 설명하기 위한 개념도.
도 3 은 도 2 의 패턴 어드레스 생성부(120)를 설명하기 위한 회로도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 소오스 어드레스 생성부(110)와, 패턴 어드레스 생성부(120)와, 신호 혼합부(130)와, 데이터 입력부(140)와, 페이지 버퍼링부(150), 및 메모리 셀 어레이(160)를 구비한다.
소오스 어드레스 생성부(110)는 다수의 비트로 이루어진 소오스 어드레스(ADD_SRC<0:7>)를 생성한다. 소오스 어드레스 생성부(110)는 예컨대 컬럼 어드레스 카운터를 이용하는 것이 가능하며, 클럭 신호에 따라 어드레스를 생성하는 회로를 이용하는 것도 가능하다.
패턴 어드레스 생성부(120)는 소오스 어드레스(ADD_SRC<0:7>)를 입력받아 전기적으로 연결되는 전송 라인을 통해 전달하여 패턴 어드레스(ADD_PT<0:7>)를 생성한다. 여기서, 패턴 어드레스(ADD_PT<0:7>)는 소오스 어드레스(ADD_SRC<0:7>)와 서로 다른 어드레스 값을 가진다.
기존의 반도체 메모리 장치의 경우 데이터 랜덤화 동작을 위한 어드레스를 생성하기 위한 선형 피드백 쉬프터 레지스터와 초기 값 생성 회로를 사용하였지만, 본 발명의 실시 예에 따른 반도체 메모리 장치는 전기적으로 연결되는 전송 라인을 구비하는 패턴 어드레스 생성부(120)를 이용하여 데이터 랜덤화 동작에 사용할 수 있는 패턴 어드레스(ADD_PT<0:7>)를 생성하는 것이 가능하다. 이후 패턴 어드레스 생성부(120)에 대하여 자세히 살펴보겠지만, 패턴 어드레스 생성부(120)는 매우 적은 면적만을 차지하는 회로이기 때문에 회로 설계시 면적 부담이 적다.
신호 혼합부(130)는 패턴 어드레스(ADD_PT<0:7>)와 데이터 입력부(140)를 통해 입력되는 데이터(DAT)를 혼합하여 페이지 버퍼링부(150)로 출력한다. 여기서, 데이터 입력부(140)는 외부에서 입력되는 데이터(DAT)를 입력받기 위한 회로이고, 페이지 버퍼링부(150)는 읽기 및 쓰기 동작을 수행하여 메모리 셀 어레이(160)에 데이터를 저장하거나 저장된 데이터를 출력하기 위한 회로이다.
도 2 는 도 1 의 패턴 어드레스 생성부(120)를 설명하기 위한 개념도이다.
도 2 를 참조하면, 패턴 어드레스 생성부(120)는 다수의 비트로 이루어진 소오스 어드레스(ADD_SRC<0:7>)를 입력받아 역시 다수의 비트로 이루어진 패턴 어드레스(ADD_PT<0:7>)를 출력한다. 소오스 어드레스(ADD_SRC<0:7>)와 패턴 어드레스(ADD_PT<0:7>)는 일대일 관계를 가지며, 도 2 는 소오스 어드레스(ADD_SRC<0:7>)와 패턴 어드레스(ADD_PT<0:7>)가 가질 수 있는 일대일 관계 중 일례를 도시한 것이다. 즉, 'ADD_SRC<0>' 소오스 어드레스는 'ADD_PT<5>' 패턴 어드레스에 대응되고, 'ADD_SRC<1>' 소오스 어드레스는 'ADD_PT<0>' 패턴 어드레스에 대응되고, 'ADD_SRC<2>' 소오스 어드레스는 'ADD_PT<7>' 패턴 어드레스에 대응되며, 나머지 소오스 어드레스 역시 각각 해당 패턴 어드레스에 대응된다.
즉, 패턴 어드레스 생성부(120)는 소오스 어드레스(ADD_SRC<0:7>)를 입력받아 도 2 와 같이 전기적으로 연결된 전송 라인을 통해 패턴 어드레스(ADD_PT<0:7>)를 생성한다. 따라서, 패턴 어드레스(ADD_PT<0:7>)는 소오스 어드레스(ADD_SRC<0:7>)의 차수를 재배치한 어드레스가 되며, 이는 소오스 어드레스(ADD_SRC<0:7>)와 패턴 어드레스(ADD_PT<0:7>)가 서로 다른 어드레스 값을 가지게 됨을 의미한다.
한편, 본 발명의 실시 예에 따른 패턴 어드레스 생성부(120)는 패턴 제어 신호(CTR_PT)를 입력받으며, 이 패턴 제어 신호(CTR_PT)에 응답하여 전기적으로 연결된 전송 라인을 다중화하는 것이 가능하다. 즉, 도 2 는 전기적으로 연결된 전송 라인의 한 가지 일례이며, 패턴 제어 신호(CTR_PT)에 응답하여 이 전기적인 연결 관계를 변환시키는 것이 가능하다.
도 3 은 도 2 의 패턴 어드레스 생성부(120)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 도 3 은 소오스 어드레스(ADD_SRC<0:7>) 중 'ADD_SRC<0>' 소오스 어드레스에 대응하는 구성만 도시하였다.
도 3 을 참조하면, 패턴 어드레스 생성부(120)는 제1 내지 제3 패턴 제어 신호(CTR<1:3>)에 응답하여 도 2 에 개시된 전송 라인을 다중화한다. 여기서, 패턴 어드레스 생성부(120)는 'ADD_SRC<0>' 소오스 어드레스를 'ADD_PT<1>' 패턴 어드레스와 'ADD_PT<2>' 패턴 어드레스 및 'ADD_PT<3>' 패턴 어드레스로 다중화하는 구성을 일례로 하였으며, 이에 따라 제1 내지 제3 전달부(310, 320, 330)를 구비한다.
여기서, 제1 전달부(310)는 제1 패턴 제어 신호(CTR_PT<1>)에 응답하여 'ADD_SRC<0>' 소오스 어드레스를 'ADD_PT<1>' 패턴 어드레스로 전달하고, 제2 전달부(320)는 제2 패턴 제어 신호(CTR_PT<2>)에 응답하여 'ADD_SRC<0>' 소오스 어드레스를 'ADD_PT<2>' 패턴 어드레스로 전달하며, 제3 전달부(310)는 제3 패턴 제어 신호(CTR_PT<3>)에 응답하여 'ADD_SRC<0>' 소오스 어드레스를 'ADD_PT<3>' 패턴 어드레스로 전달한다. 즉, 'ADD_SRC<0>' 소오스 어드레스는 제1 내지 제3 패턴 제어 신호(CTR_PT<1:3>)에 응답하여 출력 경로가 다중화된다.
이와 같은 동작은 소오스 어드레스(ADD_SRC<0:7>) 각각에 모두 진행되며, 결국 소오스 어드레스(ADD_SRC<0:7>)와 패턴 어드레스(ADD_PT<0:7>) 사이에 전기적으로 연결되는 전송 라인의 일대일 관계가 제1 내지 제3 패턴 제어 신호(CTR_PT<1:3>)에 따라 변환된다.
전술한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치는 소오스 어드레스(ADD_SRC<0:7>)와 패턴 어드레스(ADD_PT<0:7>) 사이의 전송 라인을 이용하여 소오스 어드레스(ADD_SRC<0:7>) 비트의 차수를 재배치하는 것이 가능하며, 이렇게 생성된 패턴 어드레스(ADD_PT<0:7>)는 데이터 랜덤화 동작에 사용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 소오스 어드레스 생성부 120 : 패턴 어드레스 생성부
130 : 신호 혼합부 140 : 데이터 입력부
150 : 페이지 버퍼링부 160 : 메모리 셀 어레이

Claims (10)

  1. 다수의 비트로 이루어진 소오스 어드레스를 입력받아 전기적으로 연결되는 전송 라인을 통해 전달하여 상기 소오스 어드레스와 어드레스 값이 서로 다른 패턴 어드레스를 생성하기 위한 패턴 어드레스 생성부; 및
    상기 패턴 어드레스와 데이터를 혼합하여 출력하기 위한 신호 혼합부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    어드레스를 카운팅하여 상기 소오스 어드레스를 생성하기 위한 어드레스 카운터를 더 구비하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 어드레스 혼합부의 출력 신호를 입력받아 메모리 셀 어레이에 읽기 및 쓰기 동작을 수행하기 위한 페이지 버퍼링부를 더 구비하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 다수의 소오스 어드레스와 상기 다수의 패턴 어드레스는 일대일 관계를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 패턴 어드레스 생성는 패턴 제어 신호에 응답하여 상기 전송 라인의 연결 관계를 변환시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 패턴 어드레스 생성부는 패턴 제어 신호에 응답하여 상기 전기적으로 연결되는 전송 라인을 다중화하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 패턴 어드레 생성부는,
    다수의 패턴 제어 신호에 응답하여 상기 소오스 어드레스 각각의 출력 경로를 다중화하기 위한 다수의 다중화를 구비하며,
    상기 다수의 다중화부 각각은 해당 소오스 어드레스를 상기 패턴 어드레스 중 어느 하나의 어드레스로 전달하기 위한 다수의 전달부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 소오스 어드레스 비트의 차수를 재배치하여 패턴 어드레스를 생성하는 단계; 및
    상기 패턴 어드레스와 데이터를 혼합하고, 이 혼합된 데이터를 메모리 셀에 저장하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 패턴 어드레스를 생성하는 단계는 상기 소오스 어드레스를 입력받아 일대일 관계로 전달하되 상기 소오스 어드레스와 상기 패턴 어드레스는 서로 다른 어드레스 값을 가지도록 전달하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 소오스 어드레스와 상기 패턴 어드레스가 가지는 일대일 관계는 패턴 제어 신호에 응답하여 변환되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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