JPH06231593A - データシフト装置 - Google Patents
データシフト装置Info
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- JPH06231593A JPH06231593A JP5015527A JP1552793A JPH06231593A JP H06231593 A JPH06231593 A JP H06231593A JP 5015527 A JP5015527 A JP 5015527A JP 1552793 A JP1552793 A JP 1552793A JP H06231593 A JPH06231593 A JP H06231593A
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Abstract
(57)【要約】
【目的】 使用ゲート数の少ないデータシフト装置を提
供する。 【構成】 シリアルデータ信号が供給されるデータ伝送
線路に複数のラッチ回路を接続して、データの供給に対
応してラッチ回路にデータの取込みを順番に指令する。
この結果、巡回ラッチが形成され、各ラッチにはシフト
レジスタが保持する値と同じ値が保持される。 【効果】 データを順次にシフトする伝送路を形成する
シフトレジスタを用いずに済むので、使用ゲート数の多
いＤフリップフロップを節約できる。
供する。 【構成】 シリアルデータ信号が供給されるデータ伝送
線路に複数のラッチ回路を接続して、データの供給に対
応してラッチ回路にデータの取込みを順番に指令する。
この結果、巡回ラッチが形成され、各ラッチにはシフト
レジスタが保持する値と同じ値が保持される。 【効果】 データを順次にシフトする伝送路を形成する
シフトレジスタを用いずに済むので、使用ゲート数の多
いＤフリップフロップを節約できる。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルデータ／パラ
レルデータ変換器等のデジタルデータをシフトする機能
を備えるデータシフト装置に関する。
レルデータ変換器等のデジタルデータをシフトする機能
を備えるデータシフト装置に関する。
【０００２】
【従来の技術】従来のデータシフト装置の一例について
図７を参照して説明する。同図は、順番に供給される４
ビットの階調データを、直並列変換してディスプレイ駆
動用信号を得るデータシフト装置の例を示している。こ
の装置は、大別すると、ＤフリップフロップＤ１〜Ｄ４
０によって構成されるシフトレジスタ１００、ストロー
ブ信号／ＳＴＢに応答してシフトレジスタ１００の出力
を取込み、保持するデータラッチ２００、指令に応じて
クロック信号ＣＫ２をカウントする４ビットカウンタ３
０１、データラッチ２００に保持された階調データとカ
ウンタ３０１の出力とを比較して、階調データの値に応
じたＰＷＭ出力に変換するコンパレータ３００、コンパ
レータ３００の出力を／（Ｐ／Ｃ）信号の供給に応じて
反転する排他論理和ゲート３０２、ゲート３０２の出力
を増幅してディスプレイを駆動するドライバ３０３等に
よって構成されている。
図７を参照して説明する。同図は、順番に供給される４
ビットの階調データを、直並列変換してディスプレイ駆
動用信号を得るデータシフト装置の例を示している。こ
の装置は、大別すると、ＤフリップフロップＤ１〜Ｄ４
０によって構成されるシフトレジスタ１００、ストロー
ブ信号／ＳＴＢに応答してシフトレジスタ１００の出力
を取込み、保持するデータラッチ２００、指令に応じて
クロック信号ＣＫ２をカウントする４ビットカウンタ３
０１、データラッチ２００に保持された階調データとカ
ウンタ３０１の出力とを比較して、階調データの値に応
じたＰＷＭ出力に変換するコンパレータ３００、コンパ
レータ３００の出力を／（Ｐ／Ｃ）信号の供給に応じて
反転する排他論理和ゲート３０２、ゲート３０２の出力
を増幅してディスプレイを駆動するドライバ３０３等に
よって構成されている。
【０００３】シフトレジスタ１００は、奇数走査線に対
応する階調データ及び偶数走査線に対応する階調データ
のシフトに対応して２列のＤフリップフロップが形成さ
れる。すなわち、４ビット分のＡポート入力端及び４ビ
ット分のＡポート出力端間に縦列接続されて形成される
ＤフリップフロップＤ１、Ｄ３、Ｄ５、…、Ｄ３９から
なる縦列回路と、４ビット分のＢポート入力端及び４ビ
ット分のＢポート出力端間に縦列接続されて形成される
ＤフリップフロップＤ２、Ｄ４、Ｄ６、…、Ｄ４０から
なる縦列回路が設けられる。各Ｄフリップフロップは、
４個分のフリップフロップを表し、４ビットのデータを
保持している。また、各Ｄフリップフロップにはデータ
供給に同期したクロック信号ＣＫ１が供給される。
応する階調データ及び偶数走査線に対応する階調データ
のシフトに対応して２列のＤフリップフロップが形成さ
れる。すなわち、４ビット分のＡポート入力端及び４ビ
ット分のＡポート出力端間に縦列接続されて形成される
ＤフリップフロップＤ１、Ｄ３、Ｄ５、…、Ｄ３９から
なる縦列回路と、４ビット分のＢポート入力端及び４ビ
ット分のＢポート出力端間に縦列接続されて形成される
ＤフリップフロップＤ２、Ｄ４、Ｄ６、…、Ｄ４０から
なる縦列回路が設けられる。各Ｄフリップフロップは、
４個分のフリップフロップを表し、４ビットのデータを
保持している。また、各Ｄフリップフロップにはデータ
供給に同期したクロック信号ＣＫ１が供給される。
【０００４】図８は、この装置の動作を説明するタイミ
ングチャートであり、Ａポート入力端子に４ビットの階
調データを担うＡＩ０、ＡＩ１、ＡＩ２、ＡＩ３信号及
びＢＩ０、ＢＩ１、ＢＩ２、ＢＩ３信号がクロック信号
ＣＫ１と共に供給される。クロック信号ＣＫ１が予め定
めてある所定数に至ると、ストローブ信号／ＳＴＢが供
給され、４ビット×４０の階調データがラッチ２００に
保持される。保持データがコンパレータ３００に供給さ
れると、カウンタ３０１のクリア信号／ＣＬがＨレベル
となり、クロック信号ＣＫ２がカウンタ３０１の計数入
力端子及びコンパレータ３００のイネーブル端子に供給
される。カウンタ３０１が計数を開始すると、コンパレ
ータ３００は、カウンタ３０１の計数出力及びラッチ２
００の各Ｑ出力の値に基づいてテーブルを参照して出力
１〜４０のＨレベル出力時間を設定してＰＷＭ信号を発
生する。途中で、／（Ｐ／Ｃ）信号が供給された場合に
は、その間中、出力１〜４０が反転される。これによ
り、陰陽が逆になった表示が得られる。Ａポート入力端
子に供給されたＡＩ０、ＡＩ１、ＡＩ２、ＡＩ３信号
は、Ｄフリップフロップの段数に対応した所定時間を経
過すると、Ａポート出力端子に到達し、ＡＯ０、ＡＯ
１、ＡＯ２、ＡＯ３信号が出力される。
ングチャートであり、Ａポート入力端子に４ビットの階
調データを担うＡＩ０、ＡＩ１、ＡＩ２、ＡＩ３信号及
びＢＩ０、ＢＩ１、ＢＩ２、ＢＩ３信号がクロック信号
ＣＫ１と共に供給される。クロック信号ＣＫ１が予め定
めてある所定数に至ると、ストローブ信号／ＳＴＢが供
給され、４ビット×４０の階調データがラッチ２００に
保持される。保持データがコンパレータ３００に供給さ
れると、カウンタ３０１のクリア信号／ＣＬがＨレベル
となり、クロック信号ＣＫ２がカウンタ３０１の計数入
力端子及びコンパレータ３００のイネーブル端子に供給
される。カウンタ３０１が計数を開始すると、コンパレ
ータ３００は、カウンタ３０１の計数出力及びラッチ２
００の各Ｑ出力の値に基づいてテーブルを参照して出力
１〜４０のＨレベル出力時間を設定してＰＷＭ信号を発
生する。途中で、／（Ｐ／Ｃ）信号が供給された場合に
は、その間中、出力１〜４０が反転される。これによ
り、陰陽が逆になった表示が得られる。Ａポート入力端
子に供給されたＡＩ０、ＡＩ１、ＡＩ２、ＡＩ３信号
は、Ｄフリップフロップの段数に対応した所定時間を経
過すると、Ａポート出力端子に到達し、ＡＯ０、ＡＯ
１、ＡＯ２、ＡＯ３信号が出力される。
【０００５】大きいシフト量や出力端子数の大きいシリ
アル−パラレル変換を行う場合には、複数のデータシフ
ト装置を配置し、前段のシフトレジスタのポート出力端
子と後段のシフトレジスタのポート入力端子とを接続し
てカスケード接続を行う。
アル−パラレル変換を行う場合には、複数のデータシフ
ト装置を配置し、前段のシフトレジスタのポート出力端
子と後段のシフトレジスタのポート入力端子とを接続し
てカスケード接続を行う。
【０００６】このようなデータ信号のシリアル−パラレ
ル変換を行うデータシフト装置は、一般に半導体集積回
路として提供される。
ル変換を行うデータシフト装置は、一般に半導体集積回
路として提供される。
【０００７】
【発明が解決しようとする課題】しかしながら、データ
信号をシフトするためにシフトレジスタにＤフリップフ
ロップを多数用いるデータシフト装置では、Ｄフリップ
フロップを構成するために用いるゲート数が多く、その
分、半導体装置のチップ面積が大きくなっている。クロ
ック信号が供給される度にシフトレジスタのＤフリップ
フロップが全部動作するので、シリアルデータの有無に
拘らずオペレーション電流が常に流れて無駄な電力が消
費されている。データシフト装置をカスケード接続する
場合に、シリアル入力数分のシフトレジスタによる伝送
路を形成し、この終端に次段を接続するシリアル出力端
子が必要となるので、集積回路のチップサイズが増大
し、パッケージのピン数も増加する。
信号をシフトするためにシフトレジスタにＤフリップフ
ロップを多数用いるデータシフト装置では、Ｄフリップ
フロップを構成するために用いるゲート数が多く、その
分、半導体装置のチップ面積が大きくなっている。クロ
ック信号が供給される度にシフトレジスタのＤフリップ
フロップが全部動作するので、シリアルデータの有無に
拘らずオペレーション電流が常に流れて無駄な電力が消
費されている。データシフト装置をカスケード接続する
場合に、シリアル入力数分のシフトレジスタによる伝送
路を形成し、この終端に次段を接続するシリアル出力端
子が必要となるので、集積回路のチップサイズが増大
し、パッケージのピン数も増加する。
【０００８】よって、本発明はより少ないゲート数で構
成することができ、消費電力が少なく、カスケード接続
のために使用する端子数も少なくて済むデータシフト装
置を提供することを目的とする。
成することができ、消費電力が少なく、カスケード接続
のために使用する端子数も少なくて済むデータシフト装
置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明のデータシフト装置は、シリアルデータ信号が供
給されるデータ伝送線路と、上記データ伝送線路に接続
される複数のラッチ回路と、上記シリアルデータ信号の
１データの供給毎に上記複数のラッチ回路の各々に対
し、順番に上記シリアルデータ信号の取込みを指令する
ラッチ指令手段と、を備えることを特徴とする。
本発明のデータシフト装置は、シリアルデータ信号が供
給されるデータ伝送線路と、上記データ伝送線路に接続
される複数のラッチ回路と、上記シリアルデータ信号の
１データの供給毎に上記複数のラッチ回路の各々に対
し、順番に上記シリアルデータ信号の取込みを指令する
ラッチ指令手段と、を備えることを特徴とする。
【００１０】
【作用】シリアルデータ信号が供給されるデータ伝送線
路に複数のラッチ回路を接続して、データの供給に対応
してラッチ回路にデータの取込みを順番に指令する。こ
の結果、巡回ラッチが形成され、各ラッチにはシフトレ
ジスタが保持する値と同じ値が保持される。
路に複数のラッチ回路を接続して、データの供給に対応
してラッチ回路にデータの取込みを順番に指令する。こ
の結果、巡回ラッチが形成され、各ラッチにはシフトレ
ジスタが保持する値と同じ値が保持される。
【００１１】こうすると、データを順次にシフトするデ
ータ伝送路を形成するシフトレジスタを用いずに済むの
で、（データ伝送路数×単位データのビット数×データ
シフト量）だけ必要なＤフリップフロップを節約でき
る。
ータ伝送路を形成するシフトレジスタを用いずに済むの
で、（データ伝送路数×単位データのビット数×データ
シフト量）だけ必要なＤフリップフロップを節約でき
る。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。第１図は、本発明の一実施例を示すブロッ
ク図であり、１ポート分のデータシフト回路を示してい
る。例えば、シリアル−パラレル変換されるべき階調デ
ータを担う４ビットのデータ信号ＤＡ０〜ＤＡ３が夫々
４本のデータ信号線ＬＮＡ０〜ＬＮＡ３に連続に供給さ
れる。データ信号線ＬＮＡ０には、Ｄラッチ回路（以
下、Ｄラッチと称する）ＬＡ１、ＬＡ５、ＬＡ９、…、
の各入力端子が接続される。データ信号線ＬＮＡ１に
は、ＤラッチＬＡ２、ＬＡ６、ＬＡ１０、…、の各入力
端子が接続される。データ信号線ＬＮＡ２には、Ｄラッ
チＬＡ３、ＬＡ７、ＬＡ１１、…、の各入力端子が接続
される。データ信号線ＬＮＡ２には、ＤラッチＬＡ３、
ＬＡ７、ＬＡ１１、…、の各入力端子が接続される。デ
ータ信号線ＬＮＡ３には、ＤラッチＬＡ４、ＬＡ８、Ｌ
Ａ１２、…、の各入力端子が接続される。Ｄラッチは、
Ｄ型フリップフロップよりも、使用ゲート数が略１／２
で済む利点がある。
て説明する。第１図は、本発明の一実施例を示すブロッ
ク図であり、１ポート分のデータシフト回路を示してい
る。例えば、シリアル−パラレル変換されるべき階調デ
ータを担う４ビットのデータ信号ＤＡ０〜ＤＡ３が夫々
４本のデータ信号線ＬＮＡ０〜ＬＮＡ３に連続に供給さ
れる。データ信号線ＬＮＡ０には、Ｄラッチ回路（以
下、Ｄラッチと称する）ＬＡ１、ＬＡ５、ＬＡ９、…、
の各入力端子が接続される。データ信号線ＬＮＡ１に
は、ＤラッチＬＡ２、ＬＡ６、ＬＡ１０、…、の各入力
端子が接続される。データ信号線ＬＮＡ２には、Ｄラッ
チＬＡ３、ＬＡ７、ＬＡ１１、…、の各入力端子が接続
される。データ信号線ＬＮＡ２には、ＤラッチＬＡ３、
ＬＡ７、ＬＡ１１、…、の各入力端子が接続される。デ
ータ信号線ＬＮＡ３には、ＤラッチＬＡ４、ＬＡ８、Ｌ
Ａ１２、…、の各入力端子が接続される。Ｄラッチは、
Ｄ型フリップフロップよりも、使用ゲート数が略１／２
で済む利点がある。
【００１３】ＤラッチＬＡ１〜ＬＡ４は、Ｄフリップフ
ロップＤ１及びアンドゲートＧ１によって構成されるラ
ッチ指令回路５０１ａから供給されるラッチ指令信号に
応答して４ビットのデータ信号を保持する。ラッチＬＡ
５〜ＬＡ８は、同様に構成されるラッチ指令回路５０１
ｂから供給されるラッチ指令信号に応答して４ビットの
データ信号を保持する。ラッチＬＡ９〜ＬＡ１２は、同
様に構成されるラッチ指令回路５０１ｃから供給される
ラッチ指令信号に応答して４ビットのデータ信号を保持
する。ラッチ指令回路５０１ａ、５０１ｂ及び５０１ｃ
はカスケード接続され、初段のラッチ指令回路５０１ａ
を構成するＤフリップフロップＤ１のＤ入力端にはデー
タ取込みタイミングを表すパルス信号のＳ−ＩＮ信号が
供給される。このＳ−ＩＮ信号はクロック信号／ＣＫ１
が各ラッチ指令回路に供給される度に次段のラッチ指令
回路に転送され、ラッチ指令回路５０１ａ、５０１ｂ、
５０１ｃ、…５０１ｎを順番に伝搬する。Ｓ−ＩＮ信号
及びクロック信号／ＣＫ１は、図示しない制御回路、例
えば、デジタル信号処理回路のシステムクロックやデジ
タルビデオ信号の同期情報に位相同期する機能を備える
伝送制御系から得られる。ラッチ指令回路がＳ−ＩＮ信
号（Ｈレベル）を保持し、かつ、クロック信号／ＣＫ１
がＨレベルであると、アンドゲートＧn によって取込み
指令信号が発生し、対応するラッチ群に与えられる。従
って、シリアル／パラレル変換するデータの単位（ブロ
ック）の先頭位置に同期してＳ−ＩＮ信号が与えられる
ことにより、１ブロック分の情報を保持する複数のラッ
チに単位データが分配されて保持され、各ラッチの出力
からパラレル変換されたデータが得られる。
ロップＤ１及びアンドゲートＧ１によって構成されるラ
ッチ指令回路５０１ａから供給されるラッチ指令信号に
応答して４ビットのデータ信号を保持する。ラッチＬＡ
５〜ＬＡ８は、同様に構成されるラッチ指令回路５０１
ｂから供給されるラッチ指令信号に応答して４ビットの
データ信号を保持する。ラッチＬＡ９〜ＬＡ１２は、同
様に構成されるラッチ指令回路５０１ｃから供給される
ラッチ指令信号に応答して４ビットのデータ信号を保持
する。ラッチ指令回路５０１ａ、５０１ｂ及び５０１ｃ
はカスケード接続され、初段のラッチ指令回路５０１ａ
を構成するＤフリップフロップＤ１のＤ入力端にはデー
タ取込みタイミングを表すパルス信号のＳ−ＩＮ信号が
供給される。このＳ−ＩＮ信号はクロック信号／ＣＫ１
が各ラッチ指令回路に供給される度に次段のラッチ指令
回路に転送され、ラッチ指令回路５０１ａ、５０１ｂ、
５０１ｃ、…５０１ｎを順番に伝搬する。Ｓ−ＩＮ信号
及びクロック信号／ＣＫ１は、図示しない制御回路、例
えば、デジタル信号処理回路のシステムクロックやデジ
タルビデオ信号の同期情報に位相同期する機能を備える
伝送制御系から得られる。ラッチ指令回路がＳ−ＩＮ信
号（Ｈレベル）を保持し、かつ、クロック信号／ＣＫ１
がＨレベルであると、アンドゲートＧn によって取込み
指令信号が発生し、対応するラッチ群に与えられる。従
って、シリアル／パラレル変換するデータの単位（ブロ
ック）の先頭位置に同期してＳ−ＩＮ信号が与えられる
ことにより、１ブロック分の情報を保持する複数のラッ
チに単位データが分配されて保持され、各ラッチの出力
からパラレル変換されたデータが得られる。
【００１４】図２は、ラッチ指令回路５０１ａの構成を
示している。Ｄフリップフロップは、カスケード接続さ
れたマスタフリップフロップ及びスレーブフリップフロ
ップによって形成される。Ｓ−ＩＮ信号が入力されるマ
スタフリップフロップは、インバータ１〜３によって構
成されるラッチ回路である。マスタフリップフロップの
出力ＱＭが入力されるスレーブフリップフロップは、イ
ンバータ４〜６によって構成されるラッチ回路である。
スレーブフリップフロップの出力ＱＳ（Ｓ−ＩＮ信号）
は次段のラッチ指令回路に供給される。インバータゲー
ト１及び５はゲートを有し、Ｌレベルの／ＣＫ１信号が
供給されると導通するクロックドインバータである。イ
ンバータゲート２及び４はゲートを有し、Ｈレベルの／
ＣＫ１信号が供給されると導通するクロックドインバー
タである。クロック信号／ＣＫ１は、ナンドゲート７及
びインバータ８からなるアンドゲートＧ１の一方入力端
に供給され、他方入力端子にはマスタフリップフロップ
の出力ＱＭが供給される。アンドゲートＧ１の出力であ
るラッチ指令信号は、ラッチＬＡ１〜ＬＡ４のゲートに
与えられる。クロック信号／ＣＫ１は、ドライバ９を介
してインバータ駆動信号ＣＫ１となり、クロックドイン
バータ２及び４に供給される。ラッチ指令回路５０１ｂ
及び５０１ｃの構成も同様である。
示している。Ｄフリップフロップは、カスケード接続さ
れたマスタフリップフロップ及びスレーブフリップフロ
ップによって形成される。Ｓ−ＩＮ信号が入力されるマ
スタフリップフロップは、インバータ１〜３によって構
成されるラッチ回路である。マスタフリップフロップの
出力ＱＭが入力されるスレーブフリップフロップは、イ
ンバータ４〜６によって構成されるラッチ回路である。
スレーブフリップフロップの出力ＱＳ（Ｓ−ＩＮ信号）
は次段のラッチ指令回路に供給される。インバータゲー
ト１及び５はゲートを有し、Ｌレベルの／ＣＫ１信号が
供給されると導通するクロックドインバータである。イ
ンバータゲート２及び４はゲートを有し、Ｈレベルの／
ＣＫ１信号が供給されると導通するクロックドインバー
タである。クロック信号／ＣＫ１は、ナンドゲート７及
びインバータ８からなるアンドゲートＧ１の一方入力端
に供給され、他方入力端子にはマスタフリップフロップ
の出力ＱＭが供給される。アンドゲートＧ１の出力であ
るラッチ指令信号は、ラッチＬＡ１〜ＬＡ４のゲートに
与えられる。クロック信号／ＣＫ１は、ドライバ９を介
してインバータ駆動信号ＣＫ１となり、クロックドイン
バータ２及び４に供給される。ラッチ指令回路５０１ｂ
及び５０１ｃの構成も同様である。
【００１５】次に、ラッチ指令回路５０１の回路動作に
ついて図３に示されるタイミングチャートを参照して説
明する。
ついて図３に示されるタイミングチャートを参照して説
明する。
【００１６】＜モードＴ１＞クロック信号／ＣＫ１がＬ
レベルの期間は、マスタフリップフロップの書込みモー
ドである。このモードのときに、信号Ｓ−ＩＮのＨレベ
ルがインバータ１に供給されると、信号Ｓ−ＩＮはイン
バータ１及び３を経由してマスタ出力端子に至り、Ｈレ
ベルのマスタ出力ＱＭが発生する。
レベルの期間は、マスタフリップフロップの書込みモー
ドである。このモードのときに、信号Ｓ−ＩＮのＨレベ
ルがインバータ１に供給されると、信号Ｓ−ＩＮはイン
バータ１及び３を経由してマスタ出力端子に至り、Ｈレ
ベルのマスタ出力ＱＭが発生する。
【００１７】＜モードＴ２＞クロック信号／ＣＫ１がＬ
レベルからＨレベルに切替わると、マスタフリップフロ
ップのインバータ１が閉じ、インバータ２が開いて、イ
ンバータ３の出力ＱＭが保持される。同時に、スレーブ
フリップフロップは書込みモードになる。インバータ４
が開いて、マスタフリップフロップに保持された出力Ｑ
Ｍは、インバータ４及び６を経由してスレーブフリップ
フロップの出力端子に至り、Ｈレベルのスレーブ出力Ｑ
Ｓが発生する。共にＨレベルの出力ＱＭ及びクロック信
号／ＣＫ１はナンドゲート７に供給され、インバータ８
を介してＨレベルのラッチ指令信号を発生させる。ラッ
チ指令信号は、ラッチ回路ＬＡ１〜ＬＡ４に与えられ、
データ信号線ＬＮＡ０〜ＬＮＡ３上の階調データ１の取
込みが行われる。なお、図１に示されるラッチ指令回路
５０１では、ＤフリップフロップのＱ出力（ＱＳに相当
する）と／ＣＫ１信号とのアンド出力により、ラッチ指
令信号を得ているが、同様の波形の信号が得られる。
レベルからＨレベルに切替わると、マスタフリップフロ
ップのインバータ１が閉じ、インバータ２が開いて、イ
ンバータ３の出力ＱＭが保持される。同時に、スレーブ
フリップフロップは書込みモードになる。インバータ４
が開いて、マスタフリップフロップに保持された出力Ｑ
Ｍは、インバータ４及び６を経由してスレーブフリップ
フロップの出力端子に至り、Ｈレベルのスレーブ出力Ｑ
Ｓが発生する。共にＨレベルの出力ＱＭ及びクロック信
号／ＣＫ１はナンドゲート７に供給され、インバータ８
を介してＨレベルのラッチ指令信号を発生させる。ラッ
チ指令信号は、ラッチ回路ＬＡ１〜ＬＡ４に与えられ、
データ信号線ＬＮＡ０〜ＬＮＡ３上の階調データ１の取
込みが行われる。なお、図１に示されるラッチ指令回路
５０１では、ＤフリップフロップのＱ出力（ＱＳに相当
する）と／ＣＫ１信号とのアンド出力により、ラッチ指
令信号を得ているが、同様の波形の信号が得られる。
【００１８】＜モードＴ３＞クロック信号／ＣＫ１がＨ
レベルからＬレベルに切替わると、マスタフリップフロ
ップはモード１と同様に書込みモードになる。同時に、
スレーブフリップフロップはインバータ４が閉じ、イン
バータ５が開いて、インバータ６の出力ＱＳを保持す
る。信号Ｓ−ＩＮはＨレベルからＬレベルになり、マス
タフリップフロップの出力ＱＭはＨレベルからＬレベル
になる。クロック信号／ＣＫ１がＬレベルになることに
よって、ラッチ指令信号はＬレベルとなり、ラッチ回路
ＬＡ１〜ＬＡ４はゲートを閉じ、取込んだ階調データ１
を保持する。
レベルからＬレベルに切替わると、マスタフリップフロ
ップはモード１と同様に書込みモードになる。同時に、
スレーブフリップフロップはインバータ４が閉じ、イン
バータ５が開いて、インバータ６の出力ＱＳを保持す
る。信号Ｓ−ＩＮはＨレベルからＬレベルになり、マス
タフリップフロップの出力ＱＭはＨレベルからＬレベル
になる。クロック信号／ＣＫ１がＬレベルになることに
よって、ラッチ指令信号はＬレベルとなり、ラッチ回路
ＬＡ１〜ＬＡ４はゲートを閉じ、取込んだ階調データ１
を保持する。
【００１９】＜モードＴ４＞クロック信号／ＣＫ１がＬ
レベルからＨレベルに切替わると、マスタフリップフロ
ップは保持モードになり、信号Ｓ−ＩＮのＬレベルをＱ
Ｍ出力端に保持する。同時に、スレーブフリップフロッ
プは書込みモードになり、出力ＱＭのＬレベルを取込
む。ラッチ指令信号は、出力ＱＭがＬレベルであるた
め、Ｌレベルを維持する。
レベルからＨレベルに切替わると、マスタフリップフロ
ップは保持モードになり、信号Ｓ−ＩＮのＬレベルをＱ
Ｍ出力端に保持する。同時に、スレーブフリップフロッ
プは書込みモードになり、出力ＱＭのＬレベルを取込
む。ラッチ指令信号は、出力ＱＭがＬレベルであるた
め、Ｌレベルを維持する。
【００２０】こうして、ラッチ指令回路５０１は、ラッ
チ指令信号を発生する。ラッチ指令回路５０１ａ、５０
１ｂ及び５０１ｃはカスケード接続されているので、ラ
ッチ指令回路５０１ａから期間Ｔ２にラッチ指令信号が
発生すると、ラッチ指令回路５０１ｂから期間Ｔ４にラ
ッチ指令信号が発生する。ラッチ指令回路５０１ｃから
期間Ｔ６にラッチ指令信号が発生する。すなわち、１つ
のデータ信号の供給に同期した１つのクロック信号／Ｃ
Ｋ１が供給される度にラッチ指令信号がシフトし、デー
タ信号のラッチ回路ＬＡ１〜ＬＡ４、ＬＡ５〜ＬＡ８、
ＬＡ９〜ＬＡ１２各々に順番に供給される。従って、ｎ
組のラッチ回路及びラッチ指令回路をカスケード接続し
て設け、ｎビット列からなるデータブロックの先頭位置
に同期して信号Ｓ−ＩＮを供給することにより、ｎビッ
トのシリアルデータをパラレルデータに変換することが
できる。
チ指令信号を発生する。ラッチ指令回路５０１ａ、５０
１ｂ及び５０１ｃはカスケード接続されているので、ラ
ッチ指令回路５０１ａから期間Ｔ２にラッチ指令信号が
発生すると、ラッチ指令回路５０１ｂから期間Ｔ４にラ
ッチ指令信号が発生する。ラッチ指令回路５０１ｃから
期間Ｔ６にラッチ指令信号が発生する。すなわち、１つ
のデータ信号の供給に同期した１つのクロック信号／Ｃ
Ｋ１が供給される度にラッチ指令信号がシフトし、デー
タ信号のラッチ回路ＬＡ１〜ＬＡ４、ＬＡ５〜ＬＡ８、
ＬＡ９〜ＬＡ１２各々に順番に供給される。従って、ｎ
組のラッチ回路及びラッチ指令回路をカスケード接続し
て設け、ｎビット列からなるデータブロックの先頭位置
に同期して信号Ｓ−ＩＮを供給することにより、ｎビッ
トのシリアルデータをパラレルデータに変換することが
できる。
【００２１】図４は、複数のデータ信号線ＬＮＡ０〜Ｌ
ＮＡ３、ＬＮＢ０〜ＬＮＢ３、ＬＮＣ０〜ＬＮＣ３、Ｌ
ＮＤ０〜ＬＮＤ３に供給されるデータ信号を夫々ラッチ
回路ＬＡ１〜ＬＡ４、ＬＢ１〜ＬＢ４、ＬＣ１〜ＬＣ
４、ＬＤ１〜ＬＤ４に取込む構成例を示しており、１つ
のラッチ指令回路で各データ信号線に接続された複数の
ラッチ回路を駆動することができる。
ＮＡ３、ＬＮＢ０〜ＬＮＢ３、ＬＮＣ０〜ＬＮＣ３、Ｌ
ＮＤ０〜ＬＮＤ３に供給されるデータ信号を夫々ラッチ
回路ＬＡ１〜ＬＡ４、ＬＢ１〜ＬＢ４、ＬＣ１〜ＬＣ
４、ＬＤ１〜ＬＤ４に取込む構成例を示しており、１つ
のラッチ指令回路で各データ信号線に接続された複数の
ラッチ回路を駆動することができる。
【００２２】図５は、図７に示すデータシフト装置に本
発明を適用した例を示している。同図において、図１、
図４及び図７に示された回路と対応する部分には同一符
号を付し、かかる部分の説明は省略する。この実施例で
は、データ信号線ＬＮＡ、ＬＮＢ、ＬＮＣ及びＬＮＤの
各々に供給される１データ分をシリアルパラレル変換
し、各データの値に対応するＰＷＭ信号を出力するユニ
ット６０１、６０２、６０３、…、６１６をカスケード
接続している。この構成では、ユニット６０１、６０
２、６０３、…、６１６の対応する入力端子同士が共通
のデータ信号線に接続され、信号Ｓ−ＩＮの伝送系のみ
が前段の出力端子に後段の入力端子が接続される形式で
ある。
発明を適用した例を示している。同図において、図１、
図４及び図７に示された回路と対応する部分には同一符
号を付し、かかる部分の説明は省略する。この実施例で
は、データ信号線ＬＮＡ、ＬＮＢ、ＬＮＣ及びＬＮＤの
各々に供給される１データ分をシリアルパラレル変換
し、各データの値に対応するＰＷＭ信号を出力するユニ
ット６０１、６０２、６０３、…、６１６をカスケード
接続している。この構成では、ユニット６０１、６０
２、６０３、…、６１６の対応する入力端子同士が共通
のデータ信号線に接続され、信号Ｓ−ＩＮの伝送系のみ
が前段の出力端子に後段の入力端子が接続される形式で
ある。
【００２３】ユニット６０１は、データ信号線に接続さ
れたラッチ回路Ａ、Ｂ、Ｃ及びＤからなる４ビット×４
ビットのラッチ部、ラッチ部に保持されたデータをスト
ローブ信号／ＳＴＢに応答して４ビットの比較データラ
ッチ回路ＸＡ１〜ＸＡ４、ＸＢ１〜ＸＢ４、ＸＣ１〜Ｘ
Ｃ４及びＸＤ１〜ＸＤ４に取込み、４ビットカウンタＣ
ＮＴの出力と比較し、階調データの値と対応するＰＷＭ
信号を発生する４ビット×４ビットのコンパレータＣＭ
１〜ＣＭ４、信号／ＣＬの供給に応じてコンパレータ出
力を反転する排他的ＯＲゲート、ディスプレイを駆動す
るドライバ等によって構成される。
れたラッチ回路Ａ、Ｂ、Ｃ及びＤからなる４ビット×４
ビットのラッチ部、ラッチ部に保持されたデータをスト
ローブ信号／ＳＴＢに応答して４ビットの比較データラ
ッチ回路ＸＡ１〜ＸＡ４、ＸＢ１〜ＸＢ４、ＸＣ１〜Ｘ
Ｃ４及びＸＤ１〜ＸＤ４に取込み、４ビットカウンタＣ
ＮＴの出力と比較し、階調データの値と対応するＰＷＭ
信号を発生する４ビット×４ビットのコンパレータＣＭ
１〜ＣＭ４、信号／ＣＬの供給に応じてコンパレータ出
力を反転する排他的ＯＲゲート、ディスプレイを駆動す
るドライバ等によって構成される。
【００２４】１６個のユニット６０１〜６１６の各々は
同じ構成である。これ等ユニット６０１〜６１６に、カ
スケード接続されたラッチ指令回路５０１ａ、５０１
ｂ、…、５０１ｐによってラッチ指令が順番に与えら
れ、シリアルデータの取込みが行われる。
同じ構成である。これ等ユニット６０１〜６１６に、カ
スケード接続されたラッチ指令回路５０１ａ、５０１
ｂ、…、５０１ｐによってラッチ指令が順番に与えら
れ、シリアルデータの取込みが行われる。
【００２５】図６は、図５に示されるデータシフト装置
のタイムチャートを示しており、クロック信号／ＣＫ１
の１クロック毎にＳ−ＩＮ信号のＨレベルがラッチ指令
回路５０１ａ、５０１ｂ、…、５０１ｐを順番に転送さ
れる。これによって、ユニット６０１、６０２、…、６
１６のラッチ回路に順番にラッチ指令が与えられる。こ
れにより、例えば、第１番目のデータ信号はユニット６
０１に、第２番目のデータ信号はユニット６０２に、
…、第１６番目のデータ信号はユニット６１６に保持さ
れる。１６個のデータ信号が取込まれると、すなわち、
出力端子Ｓ−ＯＵＴからＨレベル信号が出力されると、
ストローブ信号／ＳＴＢが出力され、各ラッチ回路のデ
ータ信号は比較データラッチ回路ＸＡ１〜ＸＤ４に転送
され、次のシリアルデータの供給に備える。比較データ
ラッチ回路ＸＡ１〜ＸＤ４に階調データが保持される
と、４ビットカウンタＣＮＴへのクリア信号／ＣＬがＨ
レベルとなって歩進可能となり、クロック信号ＣＫ２の
供給が開始される。コンパレータＣＭ１は、比較データ
ラッチ回路ＸＡ１〜ＸＡ４の保持する値が０でないと
き、Ｈレベル出力を発生する。保持値がカウンタＣＮＴ
の出力値と対応すると、Ｈレベル出力をＬレベルとして
階調データに対応するＰＷＭ信号を発生する。このＰＷ
Ｍ信号は信号／（Ｐ／Ｃ）の供給に応じて反転される。
のタイムチャートを示しており、クロック信号／ＣＫ１
の１クロック毎にＳ−ＩＮ信号のＨレベルがラッチ指令
回路５０１ａ、５０１ｂ、…、５０１ｐを順番に転送さ
れる。これによって、ユニット６０１、６０２、…、６
１６のラッチ回路に順番にラッチ指令が与えられる。こ
れにより、例えば、第１番目のデータ信号はユニット６
０１に、第２番目のデータ信号はユニット６０２に、
…、第１６番目のデータ信号はユニット６１６に保持さ
れる。１６個のデータ信号が取込まれると、すなわち、
出力端子Ｓ−ＯＵＴからＨレベル信号が出力されると、
ストローブ信号／ＳＴＢが出力され、各ラッチ回路のデ
ータ信号は比較データラッチ回路ＸＡ１〜ＸＤ４に転送
され、次のシリアルデータの供給に備える。比較データ
ラッチ回路ＸＡ１〜ＸＤ４に階調データが保持される
と、４ビットカウンタＣＮＴへのクリア信号／ＣＬがＨ
レベルとなって歩進可能となり、クロック信号ＣＫ２の
供給が開始される。コンパレータＣＭ１は、比較データ
ラッチ回路ＸＡ１〜ＸＡ４の保持する値が０でないと
き、Ｈレベル出力を発生する。保持値がカウンタＣＮＴ
の出力値と対応すると、Ｈレベル出力をＬレベルとして
階調データに対応するＰＷＭ信号を発生する。このＰＷ
Ｍ信号は信号／（Ｐ／Ｃ）の供給に応じて反転される。
【００２６】こうして、従来のように、Ｄフリップフロ
ップを多数カスケード接続してデータシフトを行わずと
も、１つのデータ線に接続された複数のラッチ回路にデ
ータの供給に同期して順番にデータ取込みを指令するこ
とによって、上記複数のラッチ回路を循環バッファの如
くに動作せしめ、データシフトを実現することが可能と
なる。
ップを多数カスケード接続してデータシフトを行わずと
も、１つのデータ線に接続された複数のラッチ回路にデ
ータの供給に同期して順番にデータ取込みを指令するこ
とによって、上記複数のラッチ回路を循環バッファの如
くに動作せしめ、データシフトを実現することが可能と
なる。
【００２７】こうすると、従来、データシフトのため
に、Ｄフリップフロップが、（データポート数×１デー
タのビット数×データシフト段数）だけ必要であったも
のが、データ取込み指令を転送するシフトレジスタ分の
Ｄフリップフロップで足りる。また、装置をカスケード
接続する場合、従来のデータ信号の伝送路を形成するシ
フトレジスタの如き出力端子を次段の入力端子に接続す
るという構成をとらずに、入力端子同士を接続すれば済
む。
に、Ｄフリップフロップが、（データポート数×１デー
タのビット数×データシフト段数）だけ必要であったも
のが、データ取込み指令を転送するシフトレジスタ分の
Ｄフリップフロップで足りる。また、装置をカスケード
接続する場合、従来のデータ信号の伝送路を形成するシ
フトレジスタの如き出力端子を次段の入力端子に接続す
るという構成をとらずに、入力端子同士を接続すれば済
む。
【００２８】また、全体のラッチ回路のうち動作するも
のはラッチ指令信号が供給されたものだけであり、しか
も、入力データと保持データとが同じであると保持デー
タは切替わらず、動作しない。この結果、データ転送に
Ｄフリップフロップを用いたシフトレジスタを多数用い
る従来構成に比較して、無駄な貫通電流が減少する。
のはラッチ指令信号が供給されたものだけであり、しか
も、入力データと保持データとが同じであると保持デー
タは切替わらず、動作しない。この結果、データ転送に
Ｄフリップフロップを用いたシフトレジスタを多数用い
る従来構成に比較して、無駄な貫通電流が減少する。
【００２９】
【発明の効果】以上説明したように本発明のデータシフ
ト装置では、シリアルデータの供給に同期してシフトレ
ジスタ中の取込み指令信号を巡回させて、このシフトレ
ジスタを構成するフリップフロップからデータ伝送線路
に接続された対応するラッチ回路に順番に取込み指令を
与える構成としているので、次のような効果が得られ
る。
ト装置では、シリアルデータの供給に同期してシフトレ
ジスタ中の取込み指令信号を巡回させて、このシフトレ
ジスタを構成するフリップフロップからデータ伝送線路
に接続された対応するラッチ回路に順番に取込み指令を
与える構成としているので、次のような効果が得られ
る。
【００３０】データ伝送路にシフトレジスタを用いない
で済むので使用するＤフリップフロップの数が大幅に減
る。また、取込み指令信号を発生する上記シフトレジス
タの一列で複数のデータ伝送線路に接続された多数のラ
ッチ回路を駆動することが出来るので、データ伝送線路
が多いほどＤフリップフロップの減少が顕著になる。
で済むので使用するＤフリップフロップの数が大幅に減
る。また、取込み指令信号を発生する上記シフトレジス
タの一列で複数のデータ伝送線路に接続された多数のラ
ッチ回路を駆動することが出来るので、データ伝送線路
が多いほどＤフリップフロップの減少が顕著になる。
【００３１】更に、装置をカスケード接続する場合、Ｓ
−ＩＮ信号の伝送系のみ入力及び出力端子を用意すれば
良く、シリアルデータの伝送線路は互いの入力端子同士
を接続すれば済むので、扱うデータのビット数が増えた
場合にも、従来のシフトレジスタを用いてデータ信号を
シフトさせる場合のように、チップ内配線、基板内配
線、パッケージピン数等を増加させずに済む。
−ＩＮ信号の伝送系のみ入力及び出力端子を用意すれば
良く、シリアルデータの伝送線路は互いの入力端子同士
を接続すれば済むので、扱うデータのビット数が増えた
場合にも、従来のシフトレジスタを用いてデータ信号を
シフトさせる場合のように、チップ内配線、基板内配
線、パッケージピン数等を増加させずに済む。
【図１】本発明の実施例を示すブロック図である。
【図２】ラッチ指令回路の構成を示すブロック図であ
る。
る。
【図３】ラッチ指令回路の動作を説明するタイミングチ
ャートである。
ャートである。
【図４】本発明を多入力ポートの装置に適用した場合の
例を示すブロック図である。
例を示すブロック図である。
【図５】本発明をデータシフト装置に適用した例を示す
ブロック図である。
ブロック図である。
【図６】図５に示されるデータシフト装置の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図７】従来のデータシフト装置の例を示すブロック図
である。
である。
【図８】図７に示されるデータシフト装置の動作を説明
するタイミングチャートである。
するタイミングチャートである。
１００ シフトレジスタ ２００ データラッチ ３００ コンパレータ ５０１ａ〜５０１ｂ ラッチ指令回路 ＬＮＡ、ＬＮＢ、ＬＮＣ、ＬＮＤ データ信号線 ＬＡ、ＬＢ、ＬＣ、ＬＤ ラッチ回路 ＸＡ、ＸＢ、ＸＣ、ＸＤ 比較データラッチ回路
Claims (4)
- 【請求項１】シリアルデータ信号が供給されるデータ伝
送線路と、 前記データ伝送線路に接続される複数のラッチ回路と、 前記シリアルデータ信号の１データの供給毎に前記複数
のラッチ回路の各々に対し、順番に前記シリアルデータ
信号の取込みを指令するラッチ指令手段と、 を備えるデータシフト装置。 - 【請求項２】前記ラッチ指令手段は、 カスケード接続されて、初段に供給される取込み指令パ
ルスを前記シリアルデータ信号に同期したクロック信号
の供給に応答して後段に順次転送する複数のＤフリップ
フロップと、 前記複数のＤフリップフロップの各々毎に設けられ、一
方の入力端子に前記クロック信号が供給され、他方の入
力端子に前記取込み指令パルスが供給される複数のアン
ドゲートと、 を備える請求項１記載のデータシフト装置。 - 【請求項３】前記取込み指令パルスは、前記シリアルデ
ータ信号のデータブロックの先頭位置に対応して与えら
れることを特徴とする請求項２記載のデータシフト装
置。 - 【請求項４】前記Ｄフリップフロップは、前段のラッチ
型のマスタフリップフロップと後段のラッチ型のスレー
ブフリップフロップにより構成され、 前記マスタフリップフロップの出力端子から前記取込み
指令パルスを前記アンドゲートに与えることを特徴とす
る請求項２または３記載のデータシフト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015527A JPH06231593A (ja) | 1993-02-02 | 1993-02-02 | データシフト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015527A JPH06231593A (ja) | 1993-02-02 | 1993-02-02 | データシフト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231593A true JPH06231593A (ja) | 1994-08-19 |
Family
ID=11891287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015527A Withdrawn JPH06231593A (ja) | 1993-02-02 | 1993-02-02 | データシフト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231593A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012034348A (ja) * | 2010-07-02 | 2012-02-16 | Olympus Corp | 信号転送回路および撮像装置 |
| US8988950B2 (en) | 2012-10-17 | 2015-03-24 | Samsung Electronics Co., Ltd. | Data loading circuit and semiconductor memory device comprising same |
| CN114927156A (zh) * | 2022-07-21 | 2022-08-19 | 浙江力积存储科技有限公司 | 一种包含冗余存储单元的移位寄存方法及移位寄存结构 |
-
1993
- 1993-02-02 JP JP5015527A patent/JPH06231593A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012034348A (ja) * | 2010-07-02 | 2012-02-16 | Olympus Corp | 信号転送回路および撮像装置 |
| US8988950B2 (en) | 2012-10-17 | 2015-03-24 | Samsung Electronics Co., Ltd. | Data loading circuit and semiconductor memory device comprising same |
| US9384861B2 (en) | 2012-10-17 | 2016-07-05 | Samsung Electronics Co., Ltd. | Data loading circuit and semiconductor memory device comprising same |
| CN114927156A (zh) * | 2022-07-21 | 2022-08-19 | 浙江力积存储科技有限公司 | 一种包含冗余存储单元的移位寄存方法及移位寄存结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |