JP2001222886A - 入力回路及びその入力回路を利用する半導体装置 - Google Patents
入力回路及びその入力回路を利用する半導体装置Info
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Abstract
(57)【要約】
【課題】 回路を縮小且つ単純化することができ、高速
化に対応することが可能な入力回路及びその入力回路を
利用する半導体装置を提供することを目的とする。 【解決手段】 入力されるシリアルデータを順次シフト
するデータシフト手段１４と、アドレス信号に従って、
シリアルデータを入力するデータシフト手段１４の段を
選択する選択手段１２とを有することにより上記課題を
解決する。
化に対応することが可能な入力回路及びその入力回路を
利用する半導体装置を提供することを目的とする。 【解決手段】 入力されるシリアルデータを順次シフト
するデータシフト手段１４と、アドレス信号に従って、
シリアルデータを入力するデータシフト手段１４の段を
選択する選択手段１２とを有することにより上記課題を
解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力回路及びその
入力回路を利用する半導体装置に係り、特に、クロック
に同期してシリアルデータを供給され、そのシリアルデ
ータをパラレルデータに変換する入力回路及びその入力
回路を利用する半導体装置に関する。
入力回路を利用する半導体装置に係り、特に、クロック
に同期してシリアルデータを供給され、そのシリアルデ
ータをパラレルデータに変換する入力回路及びその入力
回路を利用する半導体装置に関する。
【０００２】
【従来の技術】例えば、半導体装置は、外部から供給さ
れるシリアルデータをパラレルデータに変換し、そのパ
ラレルデータをアドレス信号に従ってデータバスに出力
する入力回路を有することがある。この入力回路は、１
つのコマンド信号に対応して供給される１つのアドレス
信号から複数のアドレス信号を生成し、そのアドレス信
号に従ってパラレルデータをデータバスに出力する。
れるシリアルデータをパラレルデータに変換し、そのパ
ラレルデータをアドレス信号に従ってデータバスに出力
する入力回路を有することがある。この入力回路は、１
つのコマンド信号に対応して供給される１つのアドレス
信号から複数のアドレス信号を生成し、そのアドレス信
号に従ってパラレルデータをデータバスに出力する。
【０００３】図１は、入力回路１００の一例の構成図を
示す。また、図２は入力回路１００の動作を説明する図
を示す。なお、図１及び図２は、一例として外部クロッ
ク周波数の２倍の周波数でデータを供給されるＤＤＲ
（Ｄｏｕｂｌｅ Ｄａｔａ Ｌａｔｅ）方式について記
載している。
示す。また、図２は入力回路１００の動作を説明する図
を示す。なお、図１及び図２は、一例として外部クロッ
ク周波数の２倍の周波数でデータを供給されるＤＤＲ
（Ｄｏｕｂｌｅ Ｄａｔａ Ｌａｔｅ）方式について記
載している。
【０００４】まず、図２（Ａ）に示すように、ライトコ
マンドと共にアドレス信号Ａ２が供給される。ここで、
アドレス信号Ａ２は、アドレス下位２ビットの組み合わ
せに対応したものであり、例えばアドレス下位２ビット
（Ｙ１，Ｙ０）の組み合わせにより表現される４つのア
ドレス信号Ａ０〜Ａ３のうちの一つである。
マンドと共にアドレス信号Ａ２が供給される。ここで、
アドレス信号Ａ２は、アドレス下位２ビットの組み合わ
せに対応したものであり、例えばアドレス下位２ビット
（Ｙ１，Ｙ０）の組み合わせにより表現される４つのア
ドレス信号Ａ０〜Ａ３のうちの一つである。
【０００５】なお、ライトコマンドと共に供給されたア
ドレス信号Ａ２は、引き続き供給される４つのデータが
Ａ２，Ａ３，Ａ０，Ａ１の順番に入力されることを示す
ものである。
ドレス信号Ａ２は、引き続き供給される４つのデータが
Ａ２，Ａ３，Ａ０，Ａ１の順番に入力されることを示す
ものである。
【０００６】続いて、内部クロックＣＬＫ１の周波数で
データがＡ２，Ａ３，Ａ０，Ａ１の順番で入力バッファ
１１０を介してシフトレジスタ１２０に供給される。こ
のときのシフトレジスタ１２０の動作は、図２（Ｂ）に
示すように、入力されたデータを順次シフトする。
データがＡ２，Ａ３，Ａ０，Ａ１の順番で入力バッファ
１１０を介してシフトレジスタ１２０に供給される。こ
のときのシフトレジスタ１２０の動作は、図２（Ｂ）に
示すように、入力されたデータを順次シフトする。
【０００７】例えば、ライトコマンドと共に供給された
アドレス信号がＡ２である場合、シフトレジスタ１２０
のＮ０にはデータＡ２，Ｎ１にはＡ３，Ｎ２にはＡ０，
Ｎ３にはＡ１が夫々格納される。
アドレス信号がＡ２である場合、シフトレジスタ１２０
のＮ０にはデータＡ２，Ｎ１にはＡ３，Ｎ２にはＡ０，
Ｎ３にはＡ１が夫々格納される。
【０００８】シフトレジスタ１２０のＮ０〜Ｎ３はデー
タスイッチ部１３０に含まれるスイッチ１３１〜スイッ
チ１３４に夫々接続されており、スイッチ１３１〜１３
４を介してデータバスＡ０〜Ａ３に接続されている。そ
して、スイッチ１３１〜１３４を、供給されるアドレス
信号に従って制御することにより、供給されたデータを
対応するデータバスに出力していた。
タスイッチ部１３０に含まれるスイッチ１３１〜スイッ
チ１３４に夫々接続されており、スイッチ１３１〜１３
４を介してデータバスＡ０〜Ａ３に接続されている。そ
して、スイッチ１３１〜１３４を、供給されるアドレス
信号に従って制御することにより、供給されたデータを
対応するデータバスに出力していた。
【０００９】例えば、図２（Ｃ）に示すように、ライト
コマンドと共に供給されたアドレス信号がＡ２である場
合、シフトレジスタ１２０のＮＯとデータバスＡ２，Ｎ
１とデータバスＡ３，Ｎ２とデータバスＡ０，Ｎ３とデ
ータバスＡ１とが接続されることになる。
コマンドと共に供給されたアドレス信号がＡ２である場
合、シフトレジスタ１２０のＮＯとデータバスＡ２，Ｎ
１とデータバスＡ３，Ｎ２とデータバスＡ０，Ｎ３とデ
ータバスＡ１とが接続されることになる。
【００１０】このように、アドレスの下位２ビットの組
み合わせに対応した４個のアドレス信号（例えば、Ａ０
〜Ａ３）を一組とし、入力される４個のデータの順番
（例えば、Ａ２，Ａ３，Ａ０，Ａ１）を自動的に認識し
て、対応するデータバスにデータを出力する動作を４Ｎ
動作という。
み合わせに対応した４個のアドレス信号（例えば、Ａ０
〜Ａ３）を一組とし、入力される４個のデータの順番
（例えば、Ａ２，Ａ３，Ａ０，Ａ１）を自動的に認識し
て、対応するデータバスにデータを出力する動作を４Ｎ
動作という。
【００１１】図３は、入力回路２００の一例の構成図を
示す。また、図４は入力回路２００の動作を説明する図
を示す。図３の入力回路３００は、４個のデータＡ０〜
Ａ３に対応して４個の取り込みバッファ１４０〜１４３
を設け、その取り込みバッファ１４０〜１４３に供給す
るデータ取り込み用クロックを制御することにより４Ｎ
動作を実現している。
示す。また、図４は入力回路２００の動作を説明する図
を示す。図３の入力回路３００は、４個のデータＡ０〜
Ａ３に対応して４個の取り込みバッファ１４０〜１４３
を設け、その取り込みバッファ１４０〜１４３に供給す
るデータ取り込み用クロックを制御することにより４Ｎ
動作を実現している。
【００１２】まず、図４（Ａ）に示すように、ライトコ
マンドと共にアドレス信号Ａ２が供給される。アドレス
カウンタ１５０は、そのアドレス信号Ａ２に従って、図
４（Ｂ）に示すようにデータ取り込み用クロック〜
を発生し、取り込みバッファ１４０〜１４３に夫々供給
する。
マンドと共にアドレス信号Ａ２が供給される。アドレス
カウンタ１５０は、そのアドレス信号Ａ２に従って、図
４（Ｂ）に示すようにデータ取り込み用クロック〜
を発生し、取り込みバッファ１４０〜１４３に夫々供給
する。
【００１３】ここで、データ取り込み用クロックは取
り込みバッファ１４０，データ取り込み用クロックは
取り込みバッファ１４１，データ取り込み用クロック
は取り込みバッファ１４２，データ取り込み用クロック
は取り込みバッファ１４３に夫々供給されている。
り込みバッファ１４０，データ取り込み用クロックは
取り込みバッファ１４１，データ取り込み用クロック
は取り込みバッファ１４２，データ取り込み用クロック
は取り込みバッファ１４３に夫々供給されている。
【００１４】取り込みバッファ１４０〜１４３はデータ
取り込み用クロック〜のタイミングでデータを取り
込むので、図４（Ｃ）に示すようにデータＡ０〜Ａ３を
取り込む。そして、図４（Ｃ）に示すように、取り込み
バッファ１４０〜１４３は、供給されたデータＡ０〜Ａ
３を対応するデータバスＡ０〜Ａ３に出力していた。
取り込み用クロック〜のタイミングでデータを取り
込むので、図４（Ｃ）に示すようにデータＡ０〜Ａ３を
取り込む。そして、図４（Ｃ）に示すように、取り込み
バッファ１４０〜１４３は、供給されたデータＡ０〜Ａ
３を対応するデータバスＡ０〜Ａ３に出力していた。
【００１５】
【発明が解決しようとする課題】しかしながら、図１の
入力回路１００は、データスイッチ部１３０を多数のス
イッチで構成する必要があった。
入力回路１００は、データスイッチ部１３０を多数のス
イッチで構成する必要があった。
【００１６】例えば、アドレスの下位ｎビットの組み合
わせに対応した２ｎ個のアドレス信号を一組とし、入力
される２ｎ個のデータの順番を自動的に認識して、対応
するデータバスにデータを出力する場合、データスイッ
チ部１３０は（２ｎ）２個（例えば４Ｎ動作の場合、４
２個）のスイッチを必要とした。
わせに対応した２ｎ個のアドレス信号を一組とし、入力
される２ｎ個のデータの順番を自動的に認識して、対応
するデータバスにデータを出力する場合、データスイッ
チ部１３０は（２ｎ）２個（例えば４Ｎ動作の場合、４
２個）のスイッチを必要とした。
【００１７】したがって、回路面積が増大し、更に回路
構成が複雑になるという問題があった。
構成が複雑になるという問題があった。
【００１８】また、図３の入力回路２００は、データ取
り込み用クロックを最高周波数で発生する必要がある。
しかし、データ取り込み用クロックはアドレスカウンタ
１５０等の論理回路で生成する必要があり、高速化が困
難であるという問題があった。
り込み用クロックを最高周波数で発生する必要がある。
しかし、データ取り込み用クロックはアドレスカウンタ
１５０等の論理回路で生成する必要があり、高速化が困
難であるという問題があった。
【００１９】本発明は、上記の点に鑑みなされたもの
で、回路を縮小且つ単純化することができ、高速化に対
応することが可能な入力回路及びその入力回路を利用す
る半導体装置を提供することを目的とする。
で、回路を縮小且つ単純化することができ、高速化に対
応することが可能な入力回路及びその入力回路を利用す
る半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の入力回路は、入力されるシリ
アルデータをｎビットのパラレルデータに変換し、その
パラレルデータをアドレス信号に従って出力する入力回
路において、前記入力されるシリアルデータを順次シフ
トするデータシフト手段（例えば、図５におけるシフト
レジスタ１４）と、前記アドレス信号に従って、シリア
ルデータを入力する前記データシフト手段の段を選択す
る選択手段（例えば、図５における入力ポイントセレク
タ１２）とを有することを特徴とする。
するため、請求項１記載の入力回路は、入力されるシリ
アルデータをｎビットのパラレルデータに変換し、その
パラレルデータをアドレス信号に従って出力する入力回
路において、前記入力されるシリアルデータを順次シフ
トするデータシフト手段（例えば、図５におけるシフト
レジスタ１４）と、前記アドレス信号に従って、シリア
ルデータを入力する前記データシフト手段の段を選択す
る選択手段（例えば、図５における入力ポイントセレク
タ１２）とを有することを特徴とする。
【００２１】このように、アドレス信号に従って、デー
タシフト手段にシリアルデータを入力する段を選択でき
ることにより、供給されるシリアルデータをパラレルデ
ータに変換して対応するデータバス等に出力することが
可能である。
タシフト手段にシリアルデータを入力する段を選択でき
ることにより、供給されるシリアルデータをパラレルデ
ータに変換して対応するデータバス等に出力することが
可能である。
【００２２】また、請求項２記載の入力回路は、前記デ
ータシフト手段は、２ｎ−１個の段を有し、前記選択手
段の選択に従ってシリアルデータを入力する段を選択す
ることを特徴とする。
ータシフト手段は、２ｎ−１個の段を有し、前記選択手
段の選択に従ってシリアルデータを入力する段を選択す
ることを特徴とする。
【００２３】このように、データシフト手段を２ｎ−１
個の段で構成し、その段からシリアルデータを入力する
段を選択することにより、供給されるシリアルデータを
パラレルデータに変換して対応するデータバス等に出力
することが可能である。
個の段で構成し、その段からシリアルデータを入力する
段を選択することにより、供給されるシリアルデータを
パラレルデータに変換して対応するデータバス等に出力
することが可能である。
【００２４】また、請求項３記載の入力回路は、前記デ
ータシフト手段は、前記シリアルデータが格納されてい
るｎ個の段の出力と、前記シリアルデータが格納されて
いないｎ−１個の段の出力とを論理演算し、前記アドレ
ス信号に従ったｎビットのパラレルデータに変換するこ
とを特徴とする。
ータシフト手段は、前記シリアルデータが格納されてい
るｎ個の段の出力と、前記シリアルデータが格納されて
いないｎ−１個の段の出力とを論理演算し、前記アドレ
ス信号に従ったｎビットのパラレルデータに変換するこ
とを特徴とする。
【００２５】データシフト手段を２ｎ−１個の段で構成
すると、シリアルデータが格納されていない段ができる
ので、シリアルデータが格納されている段と格納されて
いない段とで所定の論理演算を行なうことにより必要な
出力を生成することができる。
すると、シリアルデータが格納されていない段ができる
ので、シリアルデータが格納されている段と格納されて
いない段とで所定の論理演算を行なうことにより必要な
出力を生成することができる。
【００２６】また、請求項４記載の入力回路は、前記デ
ータシフト手段（例えば、図８におけるシフトレジスタ
４０）は、ｎ個の段で構成され、ｎ段目に格納されてい
るデータを１段目にシフトするフィードバック構造を有
し、前記選択手段の選択に従ってシリアルデータを入力
する段を選択することを特徴とする。
ータシフト手段（例えば、図８におけるシフトレジスタ
４０）は、ｎ個の段で構成され、ｎ段目に格納されてい
るデータを１段目にシフトするフィードバック構造を有
し、前記選択手段の選択に従ってシリアルデータを入力
する段を選択することを特徴とする。
【００２７】このように、フィードバックループを有す
ることにより、シリアルデータを入力する段を選択した
としてもデータシフト手段をｎ段で構成することが可能
である。
ることにより、シリアルデータを入力する段を選択した
としてもデータシフト手段をｎ段で構成することが可能
である。
【００２８】また、請求項５記載の入力回路は、前記デ
ータシフト手段は、前記アドレス信号に従ってシリアル
データを入力する段を選択することで前記ｎビットのシ
リアルデータが入力されているｎ個の段の出力が、前記
アドレスに従ったパラレルデータに変換されていること
を特徴とする。
ータシフト手段は、前記アドレス信号に従ってシリアル
データを入力する段を選択することで前記ｎビットのシ
リアルデータが入力されているｎ個の段の出力が、前記
アドレスに従ったパラレルデータに変換されていること
を特徴とする。
【００２９】このように、アドレス信号に従ってシリア
ルデータを入力する段を選択することにより、ｎ個の段
の出力をアドレスに従ったパラレルデータに変換するこ
とが可能である。
ルデータを入力する段を選択することにより、ｎ個の段
の出力をアドレスに従ったパラレルデータに変換するこ
とが可能である。
【００３０】また、請求項６記載の入力回路は、前記シ
リアルデータは、ｎビットを一単位とし、前記アドレス
信号に従って各ビットのデータの出力先が決定されてい
ることを特徴とする。
リアルデータは、ｎビットを一単位とし、前記アドレス
信号に従って各ビットのデータの出力先が決定されてい
ることを特徴とする。
【００３１】このように、アドレス信号に従ってシリア
ルデータを入力する段を選択することにより、ｎビット
を一単位として構成されるシリアルデータがデータシフ
ト手段に入力されたとき、ｎ個の段の出力をアドレスに
従ったパラレルデータとすることが可能である。
ルデータを入力する段を選択することにより、ｎビット
を一単位として構成されるシリアルデータがデータシフ
ト手段に入力されたとき、ｎ個の段の出力をアドレスに
従ったパラレルデータとすることが可能である。
【００３２】また、請求項７記載の入力回路は、前記デ
ータシフト手段は、前記選択手段の選択に従って制御さ
れる複数のスイッチング手段と、前記入力されるシリア
ルデータを格納する複数のデータ保持手段とを有し、前
記複数のスイッチング手段を制御することにより前記複
数のデータ保持手段から前記シリアルデータを入力する
段を選択することを特徴とする。
ータシフト手段は、前記選択手段の選択に従って制御さ
れる複数のスイッチング手段と、前記入力されるシリア
ルデータを格納する複数のデータ保持手段とを有し、前
記複数のスイッチング手段を制御することにより前記複
数のデータ保持手段から前記シリアルデータを入力する
段を選択することを特徴とする。
【００３３】このように、データシフト手段はスイッチ
ング手段とデータ保持手段とを有することにより、複数
のデータ保持手段からシリアルデータを入力する段を選
択することが可能である。
ング手段とデータ保持手段とを有することにより、複数
のデータ保持手段からシリアルデータを入力する段を選
択することが可能である。
【００３４】また、請求項８記載の半導体装置は、入力
されるシリアルデータをｎビットのパラレルデータに変
換し、そのパラレルデータをアドレス信号に従って出力
する入力回路を有する半導体装置において、前記入力さ
れるシリアルデータを順次シフトするデータシフト手段
と、前記アドレス信号に従って、シリアルデータを入力
する前記データシフト手段の段を選択する選択手段とを
有することを特徴とする。
されるシリアルデータをｎビットのパラレルデータに変
換し、そのパラレルデータをアドレス信号に従って出力
する入力回路を有する半導体装置において、前記入力さ
れるシリアルデータを順次シフトするデータシフト手段
と、前記アドレス信号に従って、シリアルデータを入力
する前記データシフト手段の段を選択する選択手段とを
有することを特徴とする。
【００３５】このように、本発明の入力回路を半導体装
置に利用することにより、回路の縮小化及びシリアル／
パラレル変換の高速化が可能となる。
置に利用することにより、回路の縮小化及びシリアル／
パラレル変換の高速化が可能となる。
【００３６】また、請求項９記載の半導体装置は、前記
データシフト手段は、前記選択手段の選択に従って制御
される複数のスイッチング手段と、前記入力されるシリ
アルデータを格納する複数のデータ保持手段とを有し、
前記複数のスイッチング手段を制御することにより前記
複数のデータ保持手段から前記シリアルデータを入力す
る段を選択することを特徴とする。
データシフト手段は、前記選択手段の選択に従って制御
される複数のスイッチング手段と、前記入力されるシリ
アルデータを格納する複数のデータ保持手段とを有し、
前記複数のスイッチング手段を制御することにより前記
複数のデータ保持手段から前記シリアルデータを入力す
る段を選択することを特徴とする。
【００３７】このように、データシフト手段はスイッチ
ング手段とデータ保持手段とを有することにより、複数
のデータ保持手段からシリアルデータを入力する段を選
択することが可能である。
ング手段とデータ保持手段とを有することにより、複数
のデータ保持手段からシリアルデータを入力する段を選
択することが可能である。
【００３８】なお、上記括弧内の符号は理解を容易にす
るために付したものであり、一例にすぎない。
るために付したものであり、一例にすぎない。
【００３９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面に基づいて説明する。
て図面に基づいて説明する。
【００４０】図５は、本発明の入力回路１の第１実施例
の構成図を示す。図５の入力回路１は、外部から供給さ
れるシリアルデータをパラレルデータに変換し、そのパ
ラレルデータをアドレス信号に従ってデータバスに出力
するものである。なお、入力回路１は１つのコマンド信
号に対応して供給される１つのアドレス信号から複数の
アドレス信号を生成し、そのアドレス信号に従ってパラ
レルデータをデータバスに出力する。
の構成図を示す。図５の入力回路１は、外部から供給さ
れるシリアルデータをパラレルデータに変換し、そのパ
ラレルデータをアドレス信号に従ってデータバスに出力
するものである。なお、入力回路１は１つのコマンド信
号に対応して供給される１つのアドレス信号から複数の
アドレス信号を生成し、そのアドレス信号に従ってパラ
レルデータをデータバスに出力する。
【００４１】以下、アドレスの下位２ビットの組み合わ
せに対応した４個のアドレス信号（例えば、Ａ０〜Ａ
３）を一組とし、入力される４個のデータの順番（例え
ば、Ａ２，Ａ３，Ａ０，Ａ１）を自動的に認識して、対
応するデータバスＡ０〜Ａ３にデータを出力する場合の
動作について説明する。
せに対応した４個のアドレス信号（例えば、Ａ０〜Ａ
３）を一組とし、入力される４個のデータの順番（例え
ば、Ａ２，Ａ３，Ａ０，Ａ１）を自動的に認識して、対
応するデータバスＡ０〜Ａ３にデータを出力する場合の
動作について説明する。
【００４２】図５の入力回路１は、入力バッファ１０，
入力ポイントセレクタ１２，シフトレジスタ１４，イン
バータ回路１６〜２０，及びＮＡＮＤ回路２１〜２３を
含むように構成される。
入力ポイントセレクタ１２，シフトレジスタ１４，イン
バータ回路１６〜２０，及びＮＡＮＤ回路２１〜２３を
含むように構成される。
【００４３】シフトレジスタ１４は、７段（Ｎ３，Ｎ
２，Ｎ１，Ｎ０，Ｎ３′，Ｎ２′，及びＮ１′）で構成
され、Ｎ３からＮ１′方向に入力されたデータをシフト
する。なお、２ｎ個（ｎ＝１，２，３，・・・）のアド
レス信号を一組とした場合、シフトレジスタ１４は〔２
×２ｎ−１〕段で構成されることになる。
２，Ｎ１，Ｎ０，Ｎ３′，Ｎ２′，及びＮ１′）で構成
され、Ｎ３からＮ１′方向に入力されたデータをシフト
する。なお、２ｎ個（ｎ＝１，２，３，・・・）のアド
レス信号を一組とした場合、シフトレジスタ１４は〔２
×２ｎ−１〕段で構成されることになる。
【００４４】入力ポイントセレクタ１２は、入力される
アドレス信号に従って、シフトレジスタ１４のデータ入
力ポイントを制御するものである。例えば、ライトコマ
ンドと共にアドレス信号Ａ２が供給された場合、入力ポ
イントセレクタ１２は、シフトレジスタ１４のデータ入
力ポイントとしてＮ１を選択する。
アドレス信号に従って、シフトレジスタ１４のデータ入
力ポイントを制御するものである。例えば、ライトコマ
ンドと共にアドレス信号Ａ２が供給された場合、入力ポ
イントセレクタ１２は、シフトレジスタ１４のデータ入
力ポイントとしてＮ１を選択する。
【００４５】シフトレジスタ１４のＮ３，Ｎ３′は、Ｎ
ＡＮＤ回路２１に接続されており、ＮＡＮＤ回路２１の
出力がインバータ１６を介してデータバスＡ３に接続さ
れる。シフトレジスタ１４のＮ２，Ｎ２′は、ＮＡＮＤ
回路２２に接続されており、ＮＡＮＤ回路２２の出力が
インバータ１７を介してデータバスＡ２に接続される。
シフトレジスタ１４のＮ１，Ｎ１′は、ＮＡＮＤ回路２
３に接続されており、ＮＡＮＤ回路２３の出力がインバ
ータ１８を介してデータバスＡ１に接続される。また、
シフトレジスタ１４のＮ０は、インバータ１９，２０を
介してデータバスＡ０に接続される。
ＡＮＤ回路２１に接続されており、ＮＡＮＤ回路２１の
出力がインバータ１６を介してデータバスＡ３に接続さ
れる。シフトレジスタ１４のＮ２，Ｎ２′は、ＮＡＮＤ
回路２２に接続されており、ＮＡＮＤ回路２２の出力が
インバータ１７を介してデータバスＡ２に接続される。
シフトレジスタ１４のＮ１，Ｎ１′は、ＮＡＮＤ回路２
３に接続されており、ＮＡＮＤ回路２３の出力がインバ
ータ１８を介してデータバスＡ１に接続される。また、
シフトレジスタ１４のＮ０は、インバータ１９，２０を
介してデータバスＡ０に接続される。
【００４６】以下、このように構成された入力回路の動
作について図６を参照しつつ説明する。図６は、本発明
の入力回路１の動作を説明する一例の図を示す。
作について図６を参照しつつ説明する。図６は、本発明
の入力回路１の動作を説明する一例の図を示す。
【００４７】まず、図６（Ａ）に示すように、ライトコ
マンドと共にアドレス信号Ａ２が供給される。ここで、
アドレス信号Ａ２は、アドレス下位２ビットの組み合わ
せに対応したものであり、例えばアドレス下位２ビット
（Ｙ１，Ｙ０）の組み合わせにより表現される４つのア
ドレス信号Ａ０〜Ａ３のうちの一つである。
マンドと共にアドレス信号Ａ２が供給される。ここで、
アドレス信号Ａ２は、アドレス下位２ビットの組み合わ
せに対応したものであり、例えばアドレス下位２ビット
（Ｙ１，Ｙ０）の組み合わせにより表現される４つのア
ドレス信号Ａ０〜Ａ３のうちの一つである。
【００４８】なお、ライトコマンドと共に供給されたア
ドレス信号Ａ２は、引き続き供給される４つのデータが
Ａ２，Ａ３，Ａ０，Ａ１の順番に入力されることを示す
ものである。また、ライトコマンドと共に供給されるア
ドレス信号がＡ４である場合、引き続き供給される４つ
のデータがＡ４，Ａ０，Ａ１，Ａ２の順番に入力される
ことを示す。
ドレス信号Ａ２は、引き続き供給される４つのデータが
Ａ２，Ａ３，Ａ０，Ａ１の順番に入力されることを示す
ものである。また、ライトコマンドと共に供給されるア
ドレス信号がＡ４である場合、引き続き供給される４つ
のデータがＡ４，Ａ０，Ａ１，Ａ２の順番に入力される
ことを示す。
【００４９】入力ポイントセレクタ１２は、図６（Ｂ）
に示すように、供給されたアドレス信号Ａ２に従ってシ
フトレジスタ１４のデータ入力ポイントとしてＮ１を選
択する。続いて、内部クロックＣＬＫ１の周波数でデー
タがＡ２，Ａ３，Ａ０，Ａ１の順番で入力バッファ１０
を介してシフトレジスタ１４に供給される。
に示すように、供給されたアドレス信号Ａ２に従ってシ
フトレジスタ１４のデータ入力ポイントとしてＮ１を選
択する。続いて、内部クロックＣＬＫ１の周波数でデー
タがＡ２，Ａ３，Ａ０，Ａ１の順番で入力バッファ１０
を介してシフトレジスタ１４に供給される。
【００５０】このとき、シフトレジスタ１４はデータ入
力ポイントがＮ１に選択されているので、図６（Ｃ）に
示すように、入力バッファ１０から供給されるデータが
Ｎ１から連続して入力される。４個のデータが入力され
ると、シフトレジスタ１４のＮ２′，Ｎ３′，Ｎ０，Ｎ
１には、データＡ２，Ａ３，Ａ０，Ａ１が格納される。
なお、データが格納されていないシフトレジスタ１４の
Ｎ１′，Ｎ２，Ｎ３は、予め定められた値（例えば、図
５の構成ではＨＩＧＨの値）を格納しておく。
力ポイントがＮ１に選択されているので、図６（Ｃ）に
示すように、入力バッファ１０から供給されるデータが
Ｎ１から連続して入力される。４個のデータが入力され
ると、シフトレジスタ１４のＮ２′，Ｎ３′，Ｎ０，Ｎ
１には、データＡ２，Ａ３，Ａ０，Ａ１が格納される。
なお、データが格納されていないシフトレジスタ１４の
Ｎ１′，Ｎ２，Ｎ３は、予め定められた値（例えば、図
５の構成ではＨＩＧＨの値）を格納しておく。
【００５１】まず、シフトレジスタ１４のＮＯに格納さ
れているデータＡ０は、インバータ１９，２０を介して
データバスＡ０に出力される。また、シフトレジスタ１
４のＮ１に格納されているデータＡ１とＮ１′に格納さ
れている値とがＮＡＮＤ回路２３に供給され、インバー
タ１８を介してデータバスＡ１に出力される。
れているデータＡ０は、インバータ１９，２０を介して
データバスＡ０に出力される。また、シフトレジスタ１
４のＮ１に格納されているデータＡ１とＮ１′に格納さ
れている値とがＮＡＮＤ回路２３に供給され、インバー
タ１８を介してデータバスＡ１に出力される。
【００５２】また、シフトレジスタ１４のＮ２′に格納
されているデータＡ２とＮ２に格納されている値とがＮ
ＡＮＤ回路２２に供給され、インバータ１７を介してデ
ータバスＡ２に出力される。シフトレジスタ１４のＮ
３′に格納されているデータＡ３とＮ３に格納されてい
る値とがＮＡＮＤ回路２１に供給され、インバータ１６
を介してデータバスＡ３に出力される。
されているデータＡ２とＮ２に格納されている値とがＮ
ＡＮＤ回路２２に供給され、インバータ１７を介してデ
ータバスＡ２に出力される。シフトレジスタ１４のＮ
３′に格納されているデータＡ３とＮ３に格納されてい
る値とがＮＡＮＤ回路２１に供給され、インバータ１６
を介してデータバスＡ３に出力される。
【００５３】例えば、Ｎ１′にＨＩＧＨの値を格納して
おけば、Ｎ１に格納されているデータＡ１がデータバス
Ａ１にそのまま出力されることになる。Ｎ２′，Ｎ３′
に格納されているデータについても同様である。
おけば、Ｎ１に格納されているデータＡ１がデータバス
Ａ１にそのまま出力されることになる。Ｎ２′，Ｎ３′
に格納されているデータについても同様である。
【００５４】次に、図７を参照しつつシフトレジスタ１
４の構成を更に詳細に説明する。図７は、シフトレジス
タ１４の一実施例の構成図を示す。
４の構成を更に詳細に説明する。図７は、シフトレジス
タ１４の一実施例の構成図を示す。
【００５５】まず、図６（Ａ）に示すように、ライトコ
マンドと共にアドレス信号Ａ２が供給されると、入力ポ
イントセレクタ１２はアドレス信号Ａ２に従って、シフ
トレジスタ１４のデータ入力ポイントをＮ１に制御する
信号を出力する。
マンドと共にアドレス信号Ａ２が供給されると、入力ポ
イントセレクタ１２はアドレス信号Ａ２に従って、シフ
トレジスタ１４のデータ入力ポイントをＮ１に制御する
信号を出力する。
【００５６】具体的には、図６（Ｂ）に示すように、入
力ポイントセレクタ１２は出力端子Ｎ（Ａ２）からＨＩ
ＧＨの値を出力し、その他の出力端子からＬＯＷの値を
出力する。入力ポイントセレクタ１２の出力端子Ｎ（Ａ
２）はＳＷ２に接続されており、ＳＷ２がｂ側に接続さ
れる。
力ポイントセレクタ１２は出力端子Ｎ（Ａ２）からＨＩ
ＧＨの値を出力し、その他の出力端子からＬＯＷの値を
出力する。入力ポイントセレクタ１２の出力端子Ｎ（Ａ
２）はＳＷ２に接続されており、ＳＷ２がｂ側に接続さ
れる。
【００５７】ＳＷ１，ＳＷ３は、出力端子Ｎ（Ａ１），
Ｎ（Ａ３）に接続されており、ＳＷ１，ＳＷ３がａ側に
接続される。また、ＳＷ０は出力端子Ｎ（Ａ０）に接続
されており、ＳＷ０が切断される。
Ｎ（Ａ３）に接続されており、ＳＷ１，ＳＷ３がａ側に
接続される。また、ＳＷ０は出力端子Ｎ（Ａ０）に接続
されており、ＳＷ０が切断される。
【００５８】したがって、入力バッファ１０から供給さ
れるデータは、ｂ側に接続されているＳＷ２を介してフ
リップフロップ（以下、ＦＦという。）１に入力され
る。その後、ＦＦ１から連続して入力されたデータＡ
２，Ａ３，Ａ０，Ａ１は順次シフトし、シフトレジスタ
１４のＦＦ１，ＦＦ０，ＦＦ３′，ＦＦ２′には、デー
タＡ１，Ａ０，Ａ３，Ａ２が格納される。なお、シフト
レジスタ１４は、データが格納されないＦＦ３，ＦＦ
２，ＦＦ１′にＳＥＴ信号が供給されるように構成され
る。
れるデータは、ｂ側に接続されているＳＷ２を介してフ
リップフロップ（以下、ＦＦという。）１に入力され
る。その後、ＦＦ１から連続して入力されたデータＡ
２，Ａ３，Ａ０，Ａ１は順次シフトし、シフトレジスタ
１４のＦＦ１，ＦＦ０，ＦＦ３′，ＦＦ２′には、デー
タＡ１，Ａ０，Ａ３，Ａ２が格納される。なお、シフト
レジスタ１４は、データが格納されないＦＦ３，ＦＦ
２，ＦＦ１′にＳＥＴ信号が供給されるように構成され
る。
【００５９】このように、シフトレジスタ１４は、ライ
トコマンドと共に供給されるアドレス信号に従ってデー
タ入力ポイントを選択することができ、供給されるデー
タを対応するデータバスに出力することが可能である。
トコマンドと共に供給されるアドレス信号に従ってデー
タ入力ポイントを選択することができ、供給されるデー
タを対応するデータバスに出力することが可能である。
【００６０】図８は、本発明の入力回路１の第２実施例
の構成図を示す。図８の入力回路１は、入力バッファ１
０，入力ポイントセレクタ１２，シフトレジスタ４０，
インバータ回路４２〜４９を含むように構成される。
の構成図を示す。図８の入力回路１は、入力バッファ１
０，入力ポイントセレクタ１２，シフトレジスタ４０，
インバータ回路４２〜４９を含むように構成される。
【００６１】シフトレジスタ４０は、４段（Ｎ３，Ｎ
２，Ｎ１，Ｎ０）で構成され、Ｎ３からＮ０方向に入力
されたデータをシフトする。また、Ｎ０までシフトされ
たデータは、次のシフトでＮ３にフィードバックされ
る。このように、シフトレジスタ４０はフィードバック
ループを設けたことを特徴とする。なお、２ｎ個（ｎ＝
１，２，３，・・・）のアドレス信号を一組とした場
合、シフトレジスタ４０は２ ｎ段で構成すればよい。
２，Ｎ１，Ｎ０）で構成され、Ｎ３からＮ０方向に入力
されたデータをシフトする。また、Ｎ０までシフトされ
たデータは、次のシフトでＮ３にフィードバックされ
る。このように、シフトレジスタ４０はフィードバック
ループを設けたことを特徴とする。なお、２ｎ個（ｎ＝
１，２，３，・・・）のアドレス信号を一組とした場
合、シフトレジスタ４０は２ ｎ段で構成すればよい。
【００６２】入力ポイントセレクタ１２は、第１実施例
の入力回路と同様に、入力されるアドレス信号に従っ
て、シフトレジスタ４０のデータ入力ポイントを制御す
る。
の入力回路と同様に、入力されるアドレス信号に従っ
て、シフトレジスタ４０のデータ入力ポイントを制御す
る。
【００６３】シフトレジスタ４０のＮ３，Ｎ２，Ｎ１，
Ｎ０は、２段のインバータ回路を介してデータバスＡ
３，Ａ２，Ａ１，Ａ０に接続されており、格納されてい
るデータを対応するデータバスに出力する。
Ｎ０は、２段のインバータ回路を介してデータバスＡ
３，Ａ２，Ａ１，Ａ０に接続されており、格納されてい
るデータを対応するデータバスに出力する。
【００６４】以下、このように構成された入力回路の動
作について図９を参照しつつ説明する。図９は、本発明
の入力回路１の動作を説明する一例の図を示す。
作について図９を参照しつつ説明する。図９は、本発明
の入力回路１の動作を説明する一例の図を示す。
【００６５】まず、図９（Ａ）に示すように、ライトコ
マンドと共にアドレス信号Ａ２が供給される。入力ポイ
ントセレクタ１２は、図９（Ｂ）に示すように、供給さ
れたアドレス信号Ａ２に従ってシフトレジスタ４０のデ
ータ入力ポイントとしてＮ１を選択する。続いて、内部
クロックＣＬＫ１の周波数でデータがＡ２，Ａ３，Ａ
０，Ａ１の順番で入力バッファ１０を介してシフトレジ
スタ４０に供給される。
マンドと共にアドレス信号Ａ２が供給される。入力ポイ
ントセレクタ１２は、図９（Ｂ）に示すように、供給さ
れたアドレス信号Ａ２に従ってシフトレジスタ４０のデ
ータ入力ポイントとしてＮ１を選択する。続いて、内部
クロックＣＬＫ１の周波数でデータがＡ２，Ａ３，Ａ
０，Ａ１の順番で入力バッファ１０を介してシフトレジ
スタ４０に供給される。
【００６６】このとき、シフトレジスタ４０はデータ入
力ポイントがＮ１に選択されているので、図９（Ｃ）に
示すように、入力バッファ１０から供給されるデータが
Ｎ１から連続して入力される。３個のデータが入力され
ると、最初に入力されたデータＡ２がフィードバックル
ープを介してＮ３にシフトされる。したがって、４個の
データが入力されると、シフトレジスタ４０のＮ３，Ｎ
２，Ｎ１，Ｎ０には、データＡ３，Ａ２，Ａ１，Ａ０が
格納される。
力ポイントがＮ１に選択されているので、図９（Ｃ）に
示すように、入力バッファ１０から供給されるデータが
Ｎ１から連続して入力される。３個のデータが入力され
ると、最初に入力されたデータＡ２がフィードバックル
ープを介してＮ３にシフトされる。したがって、４個の
データが入力されると、シフトレジスタ４０のＮ３，Ｎ
２，Ｎ１，Ｎ０には、データＡ３，Ａ２，Ａ１，Ａ０が
格納される。
【００６７】なお、シフトレジスタ４０のＮ３，Ｎ２，
Ｎ１，Ｎ０に格納されているデータＡ３，Ａ２，Ａ１，
Ａ０は、図９（Ｄ）に示すように２段のインバータを介
してデータバスＡ３，Ａ２，Ａ１，Ａ０に出力される。
Ｎ１，Ｎ０に格納されているデータＡ３，Ａ２，Ａ１，
Ａ０は、図９（Ｄ）に示すように２段のインバータを介
してデータバスＡ３，Ａ２，Ａ１，Ａ０に出力される。
【００６８】次に、図１０を参照しつつシフトレジスタ
４０の構成を更に詳細に説明する。図１０は、シフトレ
ジスタ４０の一実施例の構成図を示す。
４０の構成を更に詳細に説明する。図１０は、シフトレ
ジスタ４０の一実施例の構成図を示す。
【００６９】まず、図９（Ａ）に示すように、ライトコ
マンドと共にアドレス信号Ａ２が供給されると、入力ポ
イントセレクタ１２はアドレス信号Ａ２に従って、シフ
トレジスタ４０のデータ入力ポイントをＮ１に制御する
信号を出力する。
マンドと共にアドレス信号Ａ２が供給されると、入力ポ
イントセレクタ１２はアドレス信号Ａ２に従って、シフ
トレジスタ４０のデータ入力ポイントをＮ１に制御する
信号を出力する。
【００７０】具体的には、図９（Ｂ）に示すように、入
力ポイントセレクタ１２は出力端子Ｎ（Ａ２）からＨＩ
ＧＨの値を出力し、その他の出力端子からＬＯＷの値を
出力する。入力ポイントセレクタ１２の出力端子Ｎ（Ａ
２）はＳＷ２に接続されており、ＳＷ２がｂ側に接続さ
れる。
力ポイントセレクタ１２は出力端子Ｎ（Ａ２）からＨＩ
ＧＨの値を出力し、その他の出力端子からＬＯＷの値を
出力する。入力ポイントセレクタ１２の出力端子Ｎ（Ａ
２）はＳＷ２に接続されており、ＳＷ２がｂ側に接続さ
れる。
【００７１】また、入力ポイントセレクタ１２の出力端
子Ｎ（Ａ１），Ｎ（Ａ０），Ｎ（Ａ３）は、夫々ＳＷ
１，ＳＷ０，ＳＷ３に接続されており、ＳＷ１，ＳＷ
０，ＳＷ３がａ側に接続される。
子Ｎ（Ａ１），Ｎ（Ａ０），Ｎ（Ａ３）は、夫々ＳＷ
１，ＳＷ０，ＳＷ３に接続されており、ＳＷ１，ＳＷ
０，ＳＷ３がａ側に接続される。
【００７２】したがって、入力バッファ１０から供給さ
れるデータは、ｂ側に接続されているＳＷ２を介してＦ
Ｆ１に入力される。その後、ＦＦ１から連続して入力さ
れたデータＡ２，Ａ３，Ａ０，Ａ１は、ａ側に接続され
ているＳＷ１，ＳＷ０，ＳＷ３を介して順次シフトされ
る。なお、ＦＦ０に格納されているデータは、フィード
バックループを介してＦＦ３にシフトされることにな
る。
れるデータは、ｂ側に接続されているＳＷ２を介してＦ
Ｆ１に入力される。その後、ＦＦ１から連続して入力さ
れたデータＡ２，Ａ３，Ａ０，Ａ１は、ａ側に接続され
ているＳＷ１，ＳＷ０，ＳＷ３を介して順次シフトされ
る。なお、ＦＦ０に格納されているデータは、フィード
バックループを介してＦＦ３にシフトされることにな
る。
【００７３】このように、シフトレジスタ４０は、ライ
トコマンドと共に供給されるアドレス信号に従ってデー
タ入力ポイントを選択することができ、供給されるデー
タを対応するデータバスに出力することが可能である。
トコマンドと共に供給されるアドレス信号に従ってデー
タ入力ポイントを選択することができ、供給されるデー
タを対応するデータバスに出力することが可能である。
【００７４】更に、第２実施例の入力回路は、シフトレ
ジスタ４０内の全てのＦＦにデータが格納されるので、
第１実施例で必要であったＳＥＴ信号が不要となる。そ
の為、第２実施例の入力回路は第１実施例の入力回路よ
り簡単な構成で実現が可能である。
ジスタ４０内の全てのＦＦにデータが格納されるので、
第１実施例で必要であったＳＥＴ信号が不要となる。そ
の為、第２実施例の入力回路は第１実施例の入力回路よ
り簡単な構成で実現が可能である。
【００７５】図１１は、本発明の入力回路１を利用する
半導体装置２の一例の構成図を示す。
半導体装置２の一例の構成図を示す。
【００７６】図１１の半導体装置２は、Ｄｅｌａｙｅｄ
Ｗｒｉｔｅ方式のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕ
ｓ Ｄｙｎａｍｉｃ ＲＡＭ）に本発明の入力回路１を
適用したものである。外部から入力されるデータは、バ
ッファ／レジスタ５０を介してシリパラ変換器５２（本
発明の入力回路１に相当）に供給される。
Ｗｒｉｔｅ方式のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕ
ｓ Ｄｙｎａｍｉｃ ＲＡＭ）に本発明の入力回路１を
適用したものである。外部から入力されるデータは、バ
ッファ／レジスタ５０を介してシリパラ変換器５２（本
発明の入力回路１に相当）に供給される。
【００７７】このシリパラ変換器５２は、１つのコマン
ド信号に対応して供給される１つのアドレス信号から複
数のアドレス信号を生成し、そのアドレス信号に従って
パラレルデータをコモンデータバスに出力することが可
能である。なお、図示はしていないが、シリパラ変換器
５２は本発明の処理に必要なアドレス信号が供給されて
いる。
ド信号に対応して供給される１つのアドレス信号から複
数のアドレス信号を生成し、そのアドレス信号に従って
パラレルデータをコモンデータバスに出力することが可
能である。なお、図示はしていないが、シリパラ変換器
５２は本発明の処理に必要なアドレス信号が供給されて
いる。
【００７８】以上のように、本発明の入力回路１を半導
体装置２に適用すれば、回路を縮小することができ、供
給されるデータを高速にシリアル／パラレル変換すると
共に、そのパラレルデータを対応するデータバスに出力
することが可能である。
体装置２に適用すれば、回路を縮小することができ、供
給されるデータを高速にシリアル／パラレル変換すると
共に、そのパラレルデータを対応するデータバスに出力
することが可能である。
【００７９】
【発明の効果】上述の如く、本発明によれば、アドレス
信号に従って、データシフト手段にシリアルデータを入
力する段を選択できることにより、供給されるシリアル
データをパラレルデータに変換して対応するデータバス
等に出力することが可能である。
信号に従って、データシフト手段にシリアルデータを入
力する段を選択できることにより、供給されるシリアル
データをパラレルデータに変換して対応するデータバス
等に出力することが可能である。
【００８０】したがって、縮小化および単純化すること
ができ、高速化に対応することが可能な入力回路及びそ
の入力回路を利用する半導体装置が実現できる。
ができ、高速化に対応することが可能な入力回路及びそ
の入力回路を利用する半導体装置が実現できる。
【００８１】
【図１】入力回路の一例の構成図である。
【図２】入力回路の動作を説明する図である。
【図３】入力回路の他の一例の構成図である。
【図４】入力回路の動作を説明する図である。
【図５】本発明の入力回路の第１実施例の構成図であ
る。
る。
【図６】本発明の入力回路の動作を説明する一例の図で
ある。
ある。
【図７】シフトレジスタの一実施例の構成図である。
【図８】本発明の入力回路の第２実施例の構成図であ
る。
る。
【図９】本発明の入力回路の動作を説明する一例の図で
ある。
ある。
【図１０】シフトレジスタの一実施例の構成図である。
【図１１】本発明の入力回路を利用する半導体装置の一
例の構成図である。
例の構成図である。
１ 入力回路 １０ 入力バッファ １２ 入力ポイントセレクタ １４，４０ シフトレジスタ １６〜２０，３０〜３３，４２〜４９ インバータ回
路 ２１〜２３ ＮＡＮＤ回路 ３４〜３７ ＮＯＲ回路 ５０ バッファ／レジスタ ５２ シリパラ変換器
路 ２１〜２３ ＮＡＮＤ回路 ３４〜３７ ＮＯＲ回路 ５０ バッファ／レジスタ ５２ シリパラ変換器
Claims (9)
- 【請求項１】 入力されるシリアルデータをｎビットの
パラレルデータに変換し、そのパラレルデータをアドレ
ス信号に従って出力する入力回路において、 前記入力されるシリアルデータを順次シフトするデータ
シフト手段と、 前記アドレス信号に従って、シリアルデータを入力する
前記データシフト手段の段を選択する選択手段とを有す
る入力回路。 - 【請求項２】 前記データシフト手段は、２ｎ−１個の
段を有し、前記選択手段の選択に従ってシリアルデータ
を入力する段を選択することを特徴とする請求項１記載
の入力回路。 - 【請求項３】 前記データシフト手段は、 前記シリアルデータが格納されているｎ個の段の出力
と、前記シリアルデータが格納されていないｎ−１個の
段の出力とを論理演算し、前記アドレス信号に従ったｎ
ビットのパラレルデータに変換することを特徴とする請
求項２記載の入力回路。 - 【請求項４】 前記データシフト手段は、ｎ個の段で構
成され、ｎ段目に格納されているデータを１段目にシフ
トするフィードバック構造を有し、 前記選択手段の選択に従ってシリアルデータを入力する
段を選択することを特徴とする請求項１記載の入力回
路。 - 【請求項５】 前記データシフト手段は、前記アドレス
信号に従ってシリアルデータを入力する段を選択するこ
とで前記ｎビットのシリアルデータが入力されているｎ
個の段の出力が、前記アドレスに従ったパラレルデータ
に変換されていることを特徴とする請求項４記載の入力
回路。 - 【請求項６】 前記シリアルデータは、ｎビットを一単
位とし、前記アドレス信号に従って各ビットのデータの
出力先が決定されていることを特徴とする請求項３又は
５記載の入力回路。 - 【請求項７】 前記データシフト手段は、 前記選択手段の選択に従って制御される複数のスイッチ
ング手段と、 前記入力されるシリアルデータを格納する複数のデータ
保持手段とを有し、 前記複数のスイッチング手段を制御することにより前記
複数のデータ保持手段から前記シリアルデータを入力す
る段を選択することを特徴とする請求項１記載の入力回
路。 - 【請求項８】 入力されるシリアルデータをｎビットの
パラレルデータに変換し、そのパラレルデータをアドレ
ス信号に従って出力する入力回路を有する半導体装置に
おいて、 前記入力されるシリアルデータを順次シフトするデータ
シフト手段と、 前記アドレス信号に従って、シリアルデータを入力する
前記データシフト手段の段を選択する選択手段とを有す
る半導体装置。 - 【請求項９】 前記データシフト手段は、前記選択手段
の選択に従って制御される複数のスイッチング手段と、 前記入力されるシリアルデータを格納する複数のデータ
保持手段とを有し、 前記複数のスイッチング手段を制御することにより前記
複数のデータ保持手段から前記シリアルデータを入力す
る段を選択することを特徴とする請求項８記載の半導体
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030803A JP4612139B2 (ja) | 2000-02-08 | 2000-02-08 | 入力回路及びその入力回路を利用する半導体装置 |
| US09/777,899 US7148826B2 (en) | 2000-02-08 | 2001-02-07 | Data input circuit and semiconductor device utilizing data input circuit |
| KR1020010005778A KR100671355B1 (ko) | 2000-02-08 | 2001-02-07 | 입력 회로 및 그 입력 회로를 이용하는 반도체 장치 |
| US11/501,848 US7742469B2 (en) | 2000-02-08 | 2006-08-10 | Data input circuit and semiconductor device utilizing data input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030803A JP4612139B2 (ja) | 2000-02-08 | 2000-02-08 | 入力回路及びその入力回路を利用する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001222886A true JP2001222886A (ja) | 2001-08-17 |
| JP4612139B2 JP4612139B2 (ja) | 2011-01-12 |
Family
ID=18555771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000030803A Expired - Fee Related JP4612139B2 (ja) | 2000-02-08 | 2000-02-08 | 入力回路及びその入力回路を利用する半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7148826B2 (ja) |
| JP (1) | JP4612139B2 (ja) |
| KR (1) | KR100671355B1 (ja) |
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|---|---|---|---|---|
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
| US7103038B1 (en) * | 2001-07-02 | 2006-09-05 | Juniper Networks, Inc. | Systems and methods for converting a P packet/cycle datapath to a Q packet/cycle datapath |
| US7392417B2 (en) * | 2003-10-06 | 2008-06-24 | Nxp B.V. | Device for exchanging data signals between two clock domains |
| JP6517549B2 (ja) * | 2015-03-13 | 2019-05-22 | 東芝メモリ株式会社 | メモリコントローラ、記憶装置、データ転送システム、データ転送方法、及びデータ転送プログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313644A (ja) * | 1992-05-06 | 1993-11-26 | Matsushita Electric Ind Co Ltd | 画像メモリ |
| JPH0945096A (ja) * | 1995-07-28 | 1997-02-14 | Sharp Corp | シフトレジスタ |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111822B2 (ja) * | 1986-03-07 | 1995-11-29 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS63136391A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | 半導体メモリ装置 |
| US4903240A (en) * | 1988-02-16 | 1990-02-20 | Tektronix, Inc. | Readout circuit and method for multiphase memory array |
| US4985872A (en) * | 1989-06-23 | 1991-01-15 | Vlsi Technology, Inc. | Sequencing column select circuit for a random access memory |
| US5017809A (en) * | 1989-10-23 | 1991-05-21 | Advanced Micro Devices, Inc. | Method and apparatus for program verification of a field programmable logic device |
| JPH04192809A (ja) * | 1990-11-27 | 1992-07-13 | Kawasaki Steel Corp | プログラマブル集積回路 |
| JP3134449B2 (ja) * | 1992-02-13 | 2001-02-13 | 日本電気株式会社 | シリアル・パラレル変換回路 |
| JP2546514B2 (ja) * | 1993-09-16 | 1996-10-23 | 日本電気株式会社 | 信号読み出し回路とその駆動方式 |
| US5602780A (en) * | 1993-10-20 | 1997-02-11 | Texas Instruments Incorporated | Serial to parallel and parallel to serial architecture for a RAM based FIFO memory |
| US5596724A (en) * | 1994-02-04 | 1997-01-21 | Advanced Micro Devices | Input/output data port with a parallel and serial interface |
| DE4428545A1 (de) * | 1994-08-12 | 1996-02-15 | Philips Patentverwaltung | Schaltungsanordnung zur Umwandlung eines seriellen Datensignals in ein paralleles Datensignal |
| US5862367A (en) * | 1995-03-17 | 1999-01-19 | United Micro Electronics Corporation | Apparatus and method for serial-to-parallel data conversion and transmission |
| US5635988A (en) * | 1995-08-24 | 1997-06-03 | Micron Display Technology, Inc. | Apparatus and method for maintaining synchronism between a picture signal and a matrix scanned array |
| JP3431740B2 (ja) * | 1995-11-13 | 2003-07-28 | シャープ株式会社 | 半導体記憶装置 |
| JPH09180443A (ja) * | 1995-12-25 | 1997-07-11 | Toshiba Corp | 半導体メモリ回路 |
| US5926120A (en) * | 1996-03-28 | 1999-07-20 | National Semiconductor Corporation | Multi-channel parallel to serial and serial to parallel conversion using a RAM array |
| US6092165A (en) * | 1996-08-16 | 2000-07-18 | Unisys Corporation | Memory control unit using a programmable shift register for generating timed control signals |
| US6091348A (en) * | 1997-12-18 | 2000-07-18 | Advanced Micro Devices, Inc. | Circuit and method for on-the-fly bit detection and substitution |
| US6128244A (en) * | 1998-06-04 | 2000-10-03 | Micron Technology, Inc. | Method and apparatus for accessing one of a plurality of memory units within an electronic memory device |
| JP3068593B1 (ja) * | 1999-02-22 | 2000-07-24 | 日本電気アイシーマイコンシステム株式会社 | シリアル―パラレル変換回路 |
| JP4071910B2 (ja) * | 1999-12-09 | 2008-04-02 | 富士通株式会社 | 半導体集積回路 |
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
| US6509851B1 (en) * | 2000-03-30 | 2003-01-21 | Cypress Semiconductor Corp. | Method for using a recovered data-encoded clock to convert high-frequency serial data to lower frequency parallel data |
-
2000
- 2000-02-08 JP JP2000030803A patent/JP4612139B2/ja not_active Expired - Fee Related
-
2001
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-
2006
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313644A (ja) * | 1992-05-06 | 1993-11-26 | Matsushita Electric Ind Co Ltd | 画像メモリ |
| JPH0945096A (ja) * | 1995-07-28 | 1997-02-14 | Sharp Corp | シフトレジスタ |
Also Published As
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