JP3107947B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3107947B2 JP3107947B2 JP05147965A JP14796593A JP3107947B2 JP 3107947 B2 JP3107947 B2 JP 3107947B2 JP 05147965 A JP05147965 A JP 05147965A JP 14796593 A JP14796593 A JP 14796593A JP 3107947 B2 JP3107947 B2 JP 3107947B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
する。近年の半導体集積回路装置の高集積化、高機能化
に伴い、例えば、多チャンネルのデジタル−アナログ
（以下、単にＤ／Ａという）変換器を備えたマイクロプ
ロセッサが増加してきている。そのため、各Ｄ／Ａ変換
器の出力タイミングを別々に設定することにより、Ｄ／
Ａ変換器の動作に伴って発生するノイズを低減して電源
電圧の変動を抑制することが望まれている。
する。近年の半導体集積回路装置の高集積化、高機能化
に伴い、例えば、多チャンネルのデジタル−アナログ
（以下、単にＤ／Ａという）変換器を備えたマイクロプ
ロセッサが増加してきている。そのため、各Ｄ／Ａ変換
器の出力タイミングを別々に設定することにより、Ｄ／
Ａ変換器の動作に伴って発生するノイズを低減して電源
電圧の変動を抑制することが望まれている。
【０００２】
【従来の技術】図５に従来のマイクロプロセッサ１０を
示す。ＣＰＵ１１と複数のラッチ１３ａ〜１３ｄとは内
部データバス１２を介して接続されている。ＣＰＵ１１
は内部データバス１２を介して複数ビットからなるデジ
タル信号ＤＷ１〜ＤＷ４を異なるタイミングで出力す
る。また、ＣＰＵ１１は各デジタル信号ＤＷ１〜ＤＷ４
の出力タイミングから若干遅れて各ラッチ１３ａ〜１３
ｄに対して書込信号ＷＥ１〜ＷＥ４をそれぞれ出力す
る。各ラッチ１３ａ〜１３ｄは書込信号ＷＥ１〜ＷＥ４
に同期してそれぞれデジタル信号ＤＷ１〜ＤＷ４を保持
する。各ラッチ１３ａ〜１３ｄにはタイマ回路１５から
一定周期のクロック信号ＣＬＫ１が出力制御信号として
入力される。各ラッチ１３ａ〜１３ｄはクロック信号Ｃ
ＬＫ１が入力されると、保持しているデータを各Ｄ／Ａ
変換器１４ａ〜１４ｄにそれぞれ出力する。各Ｄ／Ａ変
換器１４ａ〜１４ｄは入力されたデジタル信号ＤＷ１〜
ＤＷ４をそれぞれアナログ信号ＡＯ１〜ＡＯ４に変換し
て出力する。
示す。ＣＰＵ１１と複数のラッチ１３ａ〜１３ｄとは内
部データバス１２を介して接続されている。ＣＰＵ１１
は内部データバス１２を介して複数ビットからなるデジ
タル信号ＤＷ１〜ＤＷ４を異なるタイミングで出力す
る。また、ＣＰＵ１１は各デジタル信号ＤＷ１〜ＤＷ４
の出力タイミングから若干遅れて各ラッチ１３ａ〜１３
ｄに対して書込信号ＷＥ１〜ＷＥ４をそれぞれ出力す
る。各ラッチ１３ａ〜１３ｄは書込信号ＷＥ１〜ＷＥ４
に同期してそれぞれデジタル信号ＤＷ１〜ＤＷ４を保持
する。各ラッチ１３ａ〜１３ｄにはタイマ回路１５から
一定周期のクロック信号ＣＬＫ１が出力制御信号として
入力される。各ラッチ１３ａ〜１３ｄはクロック信号Ｃ
ＬＫ１が入力されると、保持しているデータを各Ｄ／Ａ
変換器１４ａ〜１４ｄにそれぞれ出力する。各Ｄ／Ａ変
換器１４ａ〜１４ｄは入力されたデジタル信号ＤＷ１〜
ＤＷ４をそれぞれアナログ信号ＡＯ１〜ＡＯ４に変換し
て出力する。
【０００３】従って、図６に示すように、各Ｄ／Ａ変換
器１４ａ〜１４ｄの出力の変化タイミングは同時にな
る。
器１４ａ〜１４ｄの出力の変化タイミングは同時にな
る。
【０００４】
【発明が解決しようとする課題】ところが、上記したマ
イクロプロセッサでは、各Ｄ／Ａ変換器１４ａ〜１４ｄ
の出力の変化タイミングが同時であるため、図６に示す
ように、各変換器の動作に基づく電源ノイズも同時に発
生する。従って、全体での電源ノイズはＤ／Ａ変換器の
個数倍のノイズとなり、マイクロプロセッサ上に形成さ
れている他の回路の誤動作を招くおそれがあった。
イクロプロセッサでは、各Ｄ／Ａ変換器１４ａ〜１４ｄ
の出力の変化タイミングが同時であるため、図６に示す
ように、各変換器の動作に基づく電源ノイズも同時に発
生する。従って、全体での電源ノイズはＤ／Ａ変換器の
個数倍のノイズとなり、マイクロプロセッサ上に形成さ
れている他の回路の誤動作を招くおそれがあった。
【０００５】上記の問題を解決するために、ＣＰＵが各
ラッチ１３ａ〜１３ｄへの出力制御信号を異なるタイミ
ングで入力することにより、各Ｄ／Ａ変換器１４ａ〜１
４ｄの出力を互いに異なるタイミングで行わせることが
考えられる。ところが、このようにすると、ＣＰＵ１１
の負荷が大きくなり、マイクロプロセッサの処理能率が
低下するという問題が発生する。
ラッチ１３ａ〜１３ｄへの出力制御信号を異なるタイミ
ングで入力することにより、各Ｄ／Ａ変換器１４ａ〜１
４ｄの出力を互いに異なるタイミングで行わせることが
考えられる。ところが、このようにすると、ＣＰＵ１１
の負荷が大きくなり、マイクロプロセッサの処理能率が
低下するという問題が発生する。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、多チャンネルのデジタ
ル−アナログ変換器の出力タイミングを互いに異なるタ
イミングに設定でき、よって電源ノイズの低減を図るこ
とができる半導体集積回路装置を提供することにある。
れたものであって、その目的は、多チャンネルのデジタ
ル−アナログ変換器の出力タイミングを互いに異なるタ
イミングに設定でき、よって電源ノイズの低減を図るこ
とができる半導体集積回路装置を提供することにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。請求項１に記載の発明は、異なるチャネルの
デジタル信号を保持する複数のラッチ１と、複数のラッ
チ１に対応して設けられ、デジタル信号をアナログ信号
に変換して出力する複数のＤ／Ａ変換器２と、デジタル
信号を出力するための出力制御信号を複数のラッチ１に
タイミングを異ならせて供給するタイミング発生器３と
を備えることを要旨とする。
図である。請求項１に記載の発明は、異なるチャネルの
デジタル信号を保持する複数のラッチ１と、複数のラッ
チ１に対応して設けられ、デジタル信号をアナログ信号
に変換して出力する複数のＤ／Ａ変換器２と、デジタル
信号を出力するための出力制御信号を複数のラッチ１に
タイミングを異ならせて供給するタイミング発生器３と
を備えることを要旨とする。
【０００８】請求項２に記載の発明は、異なるチャネル
のデジタル信号を保持する複数のラッチ１と、複数のラ
ッチ１に対応して設けられ、デジタル信号をアナログ信
号に変換して出力する複数のＤ／Ａ変換器２と、デジタ
ル信号を出力するための出力制御信号を複数のラッチ１
のそれぞれに順次に供給するタイミング発生器３とを備
えることを要旨とする。請求項３に記載の発明は、請求
項１又は請求項２に記載の半導体集積回路装置におい
て、タイミング発生回路３は、ラッチ１の個数に対応す
る複数のレジスタ部を有するシフトレジスタと、前記複
数のレジスタ部からの信号を選択的に前記ラッチに供給
するセレクタとを有することを要旨とする。
のデジタル信号を保持する複数のラッチ１と、複数のラ
ッチ１に対応して設けられ、デジタル信号をアナログ信
号に変換して出力する複数のＤ／Ａ変換器２と、デジタ
ル信号を出力するための出力制御信号を複数のラッチ１
のそれぞれに順次に供給するタイミング発生器３とを備
えることを要旨とする。請求項３に記載の発明は、請求
項１又は請求項２に記載の半導体集積回路装置におい
て、タイミング発生回路３は、ラッチ１の個数に対応す
る複数のレジスタ部を有するシフトレジスタと、前記複
数のレジスタ部からの信号を選択的に前記ラッチに供給
するセレクタとを有することを要旨とする。
【０００９】
【作用】従って、本発明によれば、タイミング発生器３
により順次一つのラッチ１に対して出力制御信号が出力
され、この出力制御信号に基づいて各ラッチ１から互い
に異なるタイミングでデジタル信号が出力される。各デ
ジタル−アナログ変換器２によって対応する各ラッチ１
のデジタル信号がアナログ信号に変換されて互いに異な
るタイミングで出力される。各デジタル−アナログ変換
器２の動作に基づく電源ノイズも互いに異なるタイミン
グで発生するため、全体での電源ノイズはデジタル−ア
ナログ変換器１個分のノイズとなる。その結果、他の回
路の誤動作が防止される。また、電源ノイズはタイミン
グ信号に同期しているため、電源ノイズの除去が容易に
なる。
により順次一つのラッチ１に対して出力制御信号が出力
され、この出力制御信号に基づいて各ラッチ１から互い
に異なるタイミングでデジタル信号が出力される。各デ
ジタル−アナログ変換器２によって対応する各ラッチ１
のデジタル信号がアナログ信号に変換されて互いに異な
るタイミングで出力される。各デジタル−アナログ変換
器２の動作に基づく電源ノイズも互いに異なるタイミン
グで発生するため、全体での電源ノイズはデジタル−ア
ナログ変換器１個分のノイズとなる。その結果、他の回
路の誤動作が防止される。また、電源ノイズはタイミン
グ信号に同期しているため、電源ノイズの除去が容易に
なる。
【００１０】
【実施例】以下、本発明をマイクロプロセッサに具体化
した一実施例を図２〜図４に従って説明する。本実施例
のマイクロプロセッサは４チャンネルのＤ／Ａ変換器を
備えている。
した一実施例を図２〜図４に従って説明する。本実施例
のマイクロプロセッサは４チャンネルのＤ／Ａ変換器を
備えている。
【００１１】図２に示すように、マイクロプロセッサは
ＣＰＵ２０、ラッチ２２ａ〜２２ｄ、Ｄ／Ａ変換器２３
ａ〜２３ｄ及びタイミング発生器２４を備えている。Ｃ
ＰＵ２０は内部データバス２１を介して各ラッチ２２ａ
〜２２ｄに接続されており、プログラムに基づいて各種
処理を実行する。ＣＰＵ２０はバス２１を介して複数ビ
ットからなるデジタル信号ＤＷ１〜ＤＷ４を異なるタイ
ミングで出力する。また、ＣＰＵ２０は各デジタル信号
ＤＷ１〜ＤＷ４の出力タイミングから若干遅れて各ラッ
チ２２ａ〜２２ｄに対して書込信号ＷＥ１〜ＷＥ４をそ
れぞれ出力する。各ラッチ２２ａ〜２２ｄは書込信号Ｗ
Ｅ１〜ＷＥ４に同期してそれぞれデジタル信号ＤＷ１〜
ＤＷ４を保持する。
ＣＰＵ２０、ラッチ２２ａ〜２２ｄ、Ｄ／Ａ変換器２３
ａ〜２３ｄ及びタイミング発生器２４を備えている。Ｃ
ＰＵ２０は内部データバス２１を介して各ラッチ２２ａ
〜２２ｄに接続されており、プログラムに基づいて各種
処理を実行する。ＣＰＵ２０はバス２１を介して複数ビ
ットからなるデジタル信号ＤＷ１〜ＤＷ４を異なるタイ
ミングで出力する。また、ＣＰＵ２０は各デジタル信号
ＤＷ１〜ＤＷ４の出力タイミングから若干遅れて各ラッ
チ２２ａ〜２２ｄに対して書込信号ＷＥ１〜ＷＥ４をそ
れぞれ出力する。各ラッチ２２ａ〜２２ｄは書込信号Ｗ
Ｅ１〜ＷＥ４に同期してそれぞれデジタル信号ＤＷ１〜
ＤＷ４を保持する。
【００１２】タイミング発生器２４は、タイマ回路２
５、シフトレジスタ２６、セレクタ２７〜３０、選択信
号設定回路としての設定レジスタ３１〜３４、及び出力
回路としてのレジスタ３５〜３８により構成されてい
る。
５、シフトレジスタ２６、セレクタ２７〜３０、選択信
号設定回路としての設定レジスタ３１〜３４、及び出力
回路としてのレジスタ３５〜３８により構成されてい
る。
【００１３】タイマ回路２５は図４に示す一定周期のク
ロック信号ＣＬＫをシフトレジスタ２６及びレジスタ３
５〜３８に出力する。シフトレジスタ２６は前記ラッチ
２２ａ〜２２ｄの個数と同数（４個）のレジスタ２６ａ
〜２６ｄからなり、レジスタ２６ｄの出力はレジスタ２
６ａに入力されている。シフトレジスタ２６には１ビッ
トからなる論理値「１」の出力制御信号が保持されてい
る。シフトレジスタ２６はクロック信号ＣＬＫのパルス
が入力される毎に各レジスタ２６ａ〜２６ｄ間で前記出
力制御信号を順次シフトする。各レジスタ２６ａ〜２６
ｄはそのとき保持している信号ＳＧ１〜ＳＧ４をパラレ
ルで出力する。
ロック信号ＣＬＫをシフトレジスタ２６及びレジスタ３
５〜３８に出力する。シフトレジスタ２６は前記ラッチ
２２ａ〜２２ｄの個数と同数（４個）のレジスタ２６ａ
〜２６ｄからなり、レジスタ２６ｄの出力はレジスタ２
６ａに入力されている。シフトレジスタ２６には１ビッ
トからなる論理値「１」の出力制御信号が保持されてい
る。シフトレジスタ２６はクロック信号ＣＬＫのパルス
が入力される毎に各レジスタ２６ａ〜２６ｄ間で前記出
力制御信号を順次シフトする。各レジスタ２６ａ〜２６
ｄはそのとき保持している信号ＳＧ１〜ＳＧ４をパラレ
ルで出力する。
【００１４】各セレクタ２７〜３０は設定レジスタ３１
〜３４にそれぞれ接続されるとともに、全出力信号ＳＧ
１〜ＳＧ４をそれぞれ入力している。各設定レジスタ３
１〜３４は前記バス２１を介してＣＰＵ２０に接続さ
れ、各レジスタ３１〜３４には各セレクタ２７〜３０が
それぞれ選択する信号を設定するための情報がＣＰＵ２
０により予め設定される。本実施例の設定レジスタ３１
〜３４はそれぞれ２ビットで構成され、２1 桁ＩＮ２及
び２0 桁ＩＮ１からなる選択信号情報が設定される。
〜３４にそれぞれ接続されるとともに、全出力信号ＳＧ
１〜ＳＧ４をそれぞれ入力している。各設定レジスタ３
１〜３４は前記バス２１を介してＣＰＵ２０に接続さ
れ、各レジスタ３１〜３４には各セレクタ２７〜３０が
それぞれ選択する信号を設定するための情報がＣＰＵ２
０により予め設定される。本実施例の設定レジスタ３１
〜３４はそれぞれ２ビットで構成され、２1 桁ＩＮ２及
び２0 桁ＩＮ１からなる選択信号情報が設定される。
【００１５】図３に示すように、各セレクタ２７〜３０
は同一構成をなし、対応する設定レジスタ３１〜３４に
よって設定される選択信号情報に基づき、出力信号ＳＧ
１〜ＳＧ４からいずれか一つの信号を選択して出力す
る。すなわち、ＡＮＤ回路４２は２1 桁ＩＮ２及び２0
桁ＩＮ１をインバータ４０，４１を介して入力する。Ａ
ＮＤ回路４３は２1 桁ＩＮ２をインバータ４０を介して
入力するとともに、２0桁ＩＮ１を入力する。ＡＮＤ回
路４４は２1 桁ＩＮ２を入力するとともに、２0桁ＩＮ
１をインバータ４１を介して入力する。ＡＮＤ回路４５
は２1 桁ＩＮ２及び２0 桁ＩＮ１を入力する。各ＡＮＤ
回路４６〜４９は各出力信号ＳＧ１〜ＳＧ４をそれぞれ
一方の入力とするとともに、各ＡＮＤ回路４２〜４５の
出力をそれぞれ他方の入力としている。ＯＲ回路５０は
各ＡＮＤ回路４６〜４９の出力を入力し、選択信号Ｓｏ
を出力する。
は同一構成をなし、対応する設定レジスタ３１〜３４に
よって設定される選択信号情報に基づき、出力信号ＳＧ
１〜ＳＧ４からいずれか一つの信号を選択して出力す
る。すなわち、ＡＮＤ回路４２は２1 桁ＩＮ２及び２0
桁ＩＮ１をインバータ４０，４１を介して入力する。Ａ
ＮＤ回路４３は２1 桁ＩＮ２をインバータ４０を介して
入力するとともに、２0桁ＩＮ１を入力する。ＡＮＤ回
路４４は２1 桁ＩＮ２を入力するとともに、２0桁ＩＮ
１をインバータ４１を介して入力する。ＡＮＤ回路４５
は２1 桁ＩＮ２及び２0 桁ＩＮ１を入力する。各ＡＮＤ
回路４６〜４９は各出力信号ＳＧ１〜ＳＧ４をそれぞれ
一方の入力とするとともに、各ＡＮＤ回路４２〜４５の
出力をそれぞれ他方の入力としている。ＯＲ回路５０は
各ＡＮＤ回路４６〜４９の出力を入力し、選択信号Ｓｏ
を出力する。
【００１６】各レジスタ３５〜３８には各セレクタ２７
〜３０の選択信号Ｓｏ１〜Ｓｏ４がそれぞれ入力される
とともに、クロック信号ＣＬＫが入力されている。各レ
ジスタ３５〜３８はクロック信号ＣＬＫのパルスが入力
される毎にその入力されている選択信号Ｓｏ１〜Ｓｏ４
を保持し、その保持した信号を出力制御信号ＯＥ１〜Ｏ
Ｅ４として出力する。
〜３０の選択信号Ｓｏ１〜Ｓｏ４がそれぞれ入力される
とともに、クロック信号ＣＬＫが入力されている。各レ
ジスタ３５〜３８はクロック信号ＣＬＫのパルスが入力
される毎にその入力されている選択信号Ｓｏ１〜Ｓｏ４
を保持し、その保持した信号を出力制御信号ＯＥ１〜Ｏ
Ｅ４として出力する。
【００１７】各ラッチ２２ａ〜２２ｄには各レジスタ３
５〜３８の出力制御信号ＯＥ１〜ＯＥ４がそれぞれ入力
されている。各ラッチ２２ａ〜２２ｄの出力側にはＤ／
Ａ変換器２３ａ〜２３ｄがそれぞれ接続されている。各
ラッチ２２ａ〜２２ｄは各出力制御信号ＯＥ１〜ＯＥ４
が活性（本実施例ではＨレベル）であると、保持してい
るデジタル信号を各Ｄ／Ａ変換器２３ａ〜２３ｄにそれ
ぞれ出力する。各Ｄ／Ａ変換器２３ａ〜２３ｄは入力さ
れたデジタル信号ＤＷ１〜ＤＷ４をそれぞれアナログ信
号ＡＯ１〜ＡＯ４に変換して出力する。
５〜３８の出力制御信号ＯＥ１〜ＯＥ４がそれぞれ入力
されている。各ラッチ２２ａ〜２２ｄの出力側にはＤ／
Ａ変換器２３ａ〜２３ｄがそれぞれ接続されている。各
ラッチ２２ａ〜２２ｄは各出力制御信号ＯＥ１〜ＯＥ４
が活性（本実施例ではＨレベル）であると、保持してい
るデジタル信号を各Ｄ／Ａ変換器２３ａ〜２３ｄにそれ
ぞれ出力する。各Ｄ／Ａ変換器２３ａ〜２３ｄは入力さ
れたデジタル信号ＤＷ１〜ＤＷ４をそれぞれアナログ信
号ＡＯ１〜ＡＯ４に変換して出力する。
【００１８】次に上記のように構成されたマイクロプロ
セッサにおけるＤ／Ａ変換器の作用を図４に従って説明
する。各Ｄ／Ａ変換器２３ａ〜２３ｄのデジタル−アナ
ログ変換動作に先立って、ＣＰＵ２０により各ラッチ２
２ａ〜２２ｄにデジタル信号ＤＷ１〜ＤＷ４が書き込ま
れているとする。
セッサにおけるＤ／Ａ変換器の作用を図４に従って説明
する。各Ｄ／Ａ変換器２３ａ〜２３ｄのデジタル−アナ
ログ変換動作に先立って、ＣＰＵ２０により各ラッチ２
２ａ〜２２ｄにデジタル信号ＤＷ１〜ＤＷ４が書き込ま
れているとする。
【００１９】また、各設定レジスタ３１〜３４には選択
信号情報としてそれぞれ「００」、「０１」、「１
０」、及び「１１」がＣＰＵ２０により設定されている
とする。すると、セレクタ２７ではＡＮＤ回路４２の出
力のみが論理値「１」となるため、セレクタ２７からは
出力信号ＳＧ１が選択信号Ｓｏ１として出力される。セ
レクタ２８ではＡＮＤ回路４３の出力のみが論理値
「１」となるため、セレクタ２８からは出力信号ＳＧ２
が選択信号Ｓｏ２として出力される。セレクタ２９では
ＡＮＤ回路４４の出力のみが論理値「１」となるため、
セレクタ２９からは出力信号ＳＧ３が選択信号Ｓｏ３と
して出力される。さらに、セレクタ３０ではＡＮＤ回路
４５の出力のみが論理値「１」となるため、セレクタ３
０からは出力信号ＳＧ４が選択信号Ｓｏ４として出力さ
れる。
信号情報としてそれぞれ「００」、「０１」、「１
０」、及び「１１」がＣＰＵ２０により設定されている
とする。すると、セレクタ２７ではＡＮＤ回路４２の出
力のみが論理値「１」となるため、セレクタ２７からは
出力信号ＳＧ１が選択信号Ｓｏ１として出力される。セ
レクタ２８ではＡＮＤ回路４３の出力のみが論理値
「１」となるため、セレクタ２８からは出力信号ＳＧ２
が選択信号Ｓｏ２として出力される。セレクタ２９では
ＡＮＤ回路４４の出力のみが論理値「１」となるため、
セレクタ２９からは出力信号ＳＧ３が選択信号Ｓｏ３と
して出力される。さらに、セレクタ３０ではＡＮＤ回路
４５の出力のみが論理値「１」となるため、セレクタ３
０からは出力信号ＳＧ４が選択信号Ｓｏ４として出力さ
れる。
【００２０】そして、いま、シフトレジスタ２６のレジ
スタ２６ａに論理値「１」の出力制御信号が保持されて
いるとする。すると、出力信号ＳＧ１〜ＳＧ４のうちＳ
Ｇ１のみが論理値「１」となり、選択信号Ｓｏ１〜Ｓｏ
４のうちＳｏ１のみが論理値「１」となる。
スタ２６ａに論理値「１」の出力制御信号が保持されて
いるとする。すると、出力信号ＳＧ１〜ＳＧ４のうちＳ
Ｇ１のみが論理値「１」となり、選択信号Ｓｏ１〜Ｓｏ
４のうちＳｏ１のみが論理値「１」となる。
【００２１】この状態で、図４に示すように、クロック
信号ＣＬＫの１つ目のパルスが入力されると、レジスタ
２６ｂに論理値「１」がシフトされる。各レジスタ３５
〜３８には各選択信号Ｓｏ１〜Ｓｏ４が保持され、出力
制御信号ＯＥ１のみが論理値「１」となり、他の信号Ｏ
Ｅ２〜ＯＥ４は論理値「０」となる。その結果、ラッチ
２２ａからデジタル信号ＤＷ１のみが出力され、この信
号ＤＷ１がＤ／Ａ変換器２３ａによりアナログ信号ＡＯ
１に変換されて出力される。
信号ＣＬＫの１つ目のパルスが入力されると、レジスタ
２６ｂに論理値「１」がシフトされる。各レジスタ３５
〜３８には各選択信号Ｓｏ１〜Ｓｏ４が保持され、出力
制御信号ＯＥ１のみが論理値「１」となり、他の信号Ｏ
Ｅ２〜ＯＥ４は論理値「０」となる。その結果、ラッチ
２２ａからデジタル信号ＤＷ１のみが出力され、この信
号ＤＷ１がＤ／Ａ変換器２３ａによりアナログ信号ＡＯ
１に変換されて出力される。
【００２２】クロック信号ＣＬＫの２つ目のパルスが入
力されると、レジスタ２６ｃに論理値「１」がシフトさ
れる。各レジスタ３５〜３８には各選択信号Ｓｏ１〜Ｓ
ｏ４が保持され、出力制御信号ＯＥ２のみが論理値
「１」となり、他の信号ＯＥ１，ＯＥ３，ＯＥ４は論理
値「０」となる。その結果、ラッチ２２ｂからデジタル
信号ＤＷ２のみが出力され、この信号ＤＷ２がＤ／Ａ変
換器２３ｂによりアナログ信号ＡＯ２に変換されて出力
される。
力されると、レジスタ２６ｃに論理値「１」がシフトさ
れる。各レジスタ３５〜３８には各選択信号Ｓｏ１〜Ｓ
ｏ４が保持され、出力制御信号ＯＥ２のみが論理値
「１」となり、他の信号ＯＥ１，ＯＥ３，ＯＥ４は論理
値「０」となる。その結果、ラッチ２２ｂからデジタル
信号ＤＷ２のみが出力され、この信号ＤＷ２がＤ／Ａ変
換器２３ｂによりアナログ信号ＡＯ２に変換されて出力
される。
【００２３】クロック信号ＣＬＫの３つ目のパルスが入
力されると、レジスタ２６ｄに論理値「１」がシフトさ
れる。各レジスタ３５〜３８には各選択信号Ｓｏ１〜Ｓ
ｏ４が保持され、出力制御信号ＯＥ３のみが論理値
「１」となり、他の信号ＯＥ１，ＯＥ２，ＯＥ４は論理
値「０」となる。その結果、ラッチ２２ｃからデジタル
信号ＤＷ３のみが出力され、この信号ＤＷ３がＤ／Ａ変
換器２３ｃによりアナログ信号ＡＯ３に変換されて出力
される。
力されると、レジスタ２６ｄに論理値「１」がシフトさ
れる。各レジスタ３５〜３８には各選択信号Ｓｏ１〜Ｓ
ｏ４が保持され、出力制御信号ＯＥ３のみが論理値
「１」となり、他の信号ＯＥ１，ＯＥ２，ＯＥ４は論理
値「０」となる。その結果、ラッチ２２ｃからデジタル
信号ＤＷ３のみが出力され、この信号ＤＷ３がＤ／Ａ変
換器２３ｃによりアナログ信号ＡＯ３に変換されて出力
される。
【００２４】さらに、クロック信号ＣＬＫの４つ目のパ
ルスが入力されると、レジスタ２６ａに論理値「１」が
シフトされる。各レジスタ３５〜３８には各選択信号Ｓ
ｏ１〜Ｓｏ４が保持され、出力制御信号ＯＥ４のみが論
理値「１」となり、他の信号ＯＥ１〜ＯＥ３は論理値
「０」となる。その結果、ラッチ２２ｄからデジタル信
号ＤＷ４のみが出力され、この信号ＤＷ４がＤ／Ａ変換
器２３ｄによりアナログ信号ＡＯ４に変換されて出力さ
れる。
ルスが入力されると、レジスタ２６ａに論理値「１」が
シフトされる。各レジスタ３５〜３８には各選択信号Ｓ
ｏ１〜Ｓｏ４が保持され、出力制御信号ＯＥ４のみが論
理値「１」となり、他の信号ＯＥ１〜ＯＥ３は論理値
「０」となる。その結果、ラッチ２２ｄからデジタル信
号ＤＷ４のみが出力され、この信号ＤＷ４がＤ／Ａ変換
器２３ｄによりアナログ信号ＡＯ４に変換されて出力さ
れる。
【００２５】すなわち、図４に示すように、各Ｄ／Ａ変
換器２３ａ〜２３ｄのアナログ信号ＡＯ１〜ＡＯ４はク
ロック信号ＣＬＫに同期して互いに異なるタイミングで
出力される。そのため、各Ｄ／Ａ変換器２３ａ〜２３ｄ
の動作に基づく電源ノイズもクロック信号ＣＬＫに同期
して互いに異なるタイミングで発生する。その結果、ク
ロック信号ＣＬＫの各パルスの入力時におけるマイクロ
プロセッサ全体の電源ノイズはＤ／Ａ変換器１個分の電
源ノイズとなる。
換器２３ａ〜２３ｄのアナログ信号ＡＯ１〜ＡＯ４はク
ロック信号ＣＬＫに同期して互いに異なるタイミングで
出力される。そのため、各Ｄ／Ａ変換器２３ａ〜２３ｄ
の動作に基づく電源ノイズもクロック信号ＣＬＫに同期
して互いに異なるタイミングで発生する。その結果、ク
ロック信号ＣＬＫの各パルスの入力時におけるマイクロ
プロセッサ全体の電源ノイズはＤ／Ａ変換器１個分の電
源ノイズとなる。
【００２６】このように、本実施例では設定レジスタ３
１〜３４に対して各セレクタ２７〜３０が選択する信号
の情報を格納するだけで、容易に各Ｄ／Ａ変換器２３ａ
〜２３ｄの出力を互いに異なるタイミングに設定でき
る。これにより、任意の時期におけるマイクロプロセッ
サ全体の電源ノイズを低減でき、マイクロプロセッサ上
の他の回路の誤動作を防止することができる。
１〜３４に対して各セレクタ２７〜３０が選択する信号
の情報を格納するだけで、容易に各Ｄ／Ａ変換器２３ａ
〜２３ｄの出力を互いに異なるタイミングに設定でき
る。これにより、任意の時期におけるマイクロプロセッ
サ全体の電源ノイズを低減でき、マイクロプロセッサ上
の他の回路の誤動作を防止することができる。
【００２７】また、ＣＰＵ２０の負荷を増加させること
なく各Ｄ／Ａ変換器２３ａ〜２３ｄの出力タイミングを
設定できるので、マイクロプロセッサの処理能率の低下
を防止することができる。
なく各Ｄ／Ａ変換器２３ａ〜２３ｄの出力タイミングを
設定できるので、マイクロプロセッサの処理能率の低下
を防止することができる。
【００２８】また、本実施例では各Ｄ／Ａ変換器２３ａ
〜２３ｄの動作に伴う電源ノイズはクロック信号ＣＬＫ
の各パルスに同期しているため、この電源ノイズを容易
に除去することができる。
〜２３ｄの動作に伴う電源ノイズはクロック信号ＣＬＫ
の各パルスに同期しているため、この電源ノイズを容易
に除去することができる。
【００２９】なお、本実施例のタイミング発生器２４に
おけるセレクタ２７〜３０、設定レジスタ３１〜３４、
及びレジスタ３５〜３８を省略してもよい。この場合に
は、シフトレジスタ２６の出力信号ＳＧ１〜ＳＧ４をそ
れぞれ出力制御信号ＯＥ１〜ＯＥ４として各ラッチ２２
ａ〜２２ｄに直接入力すれるようにすればよい。
おけるセレクタ２７〜３０、設定レジスタ３１〜３４、
及びレジスタ３５〜３８を省略してもよい。この場合に
は、シフトレジスタ２６の出力信号ＳＧ１〜ＳＧ４をそ
れぞれ出力制御信号ＯＥ１〜ＯＥ４として各ラッチ２２
ａ〜２２ｄに直接入力すれるようにすればよい。
【００３０】また、本実施例ではシフトレジスタ２６を
ラッチ２２ａ〜２２ｄの個数と同数（４個）のレジスタ
２６ａ〜２６ｄで構成したが、ラッチの個数以上のレジ
スタで構成してもよい。この場合にはこれらレジスタの
全ての出力信号を各セレクタ２７〜３０にそれぞれ入力
し、各セレクタ２７〜３０により互いに異なる一つの出
力信号がそれぞれ選択されるように設定レジスタ３１〜
３４の選択信号情報を設定すればよい。
ラッチ２２ａ〜２２ｄの個数と同数（４個）のレジスタ
２６ａ〜２６ｄで構成したが、ラッチの個数以上のレジ
スタで構成してもよい。この場合にはこれらレジスタの
全ての出力信号を各セレクタ２７〜３０にそれぞれ入力
し、各セレクタ２７〜３０により互いに異なる一つの出
力信号がそれぞれ選択されるように設定レジスタ３１〜
３４の選択信号情報を設定すればよい。
【００３１】また、本実施例では１ビットからなる論理
値「１」の出力制御信号としたが、パラレルの複数ビッ
トからなる出力制御信号としてもよい。この場合には、
シフトレジスタの各レジスタ部をそれぞれ複数ビットの
レジスタで構成すればよい。
値「１」の出力制御信号としたが、パラレルの複数ビッ
トからなる出力制御信号としてもよい。この場合には、
シフトレジスタの各レジスタ部をそれぞれ複数ビットの
レジスタで構成すればよい。
【００３２】また、タイマ回路２５のクロック信号ＣＬ
Ｋを任意の分周比に分周する分周器を設け、この分周器
の分周信号をシフトレジスタ２６及びレジスタ３５〜３
８に出力するようにしてもよい。
Ｋを任意の分周比に分周する分周器を設け、この分周器
の分周信号をシフトレジスタ２６及びレジスタ３５〜３
８に出力するようにしてもよい。
【００３３】また、本実施例では４チャンネルのＤ／Ａ
変換器を備えるマイクロプロセッサに具体化したが、Ｄ
／Ａ変換器のチャンネル数を２チャンネル以上の任意の
チャンネル数としてもよい。
変換器を備えるマイクロプロセッサに具体化したが、Ｄ
／Ａ変換器のチャンネル数を２チャンネル以上の任意の
チャンネル数としてもよい。
【００３４】また、本実施例ではマイクロプロセッサに
具体化したが、多チャンネルＤ／Ａ変換器を備える半導
体集積回路装置に具体化してもよい。
具体化したが、多チャンネルＤ／Ａ変換器を備える半導
体集積回路装置に具体化してもよい。
【００３５】
【発明の効果】以上詳述したように、本発明によれば、
多チャンネルのデジタル−アナログ変換器の出力タイミ
ングを互いに異なるタイミングに設定でき、よって電源
ノイズの低減を図ることができる優れた効果がある。
多チャンネルのデジタル−アナログ変換器の出力タイミ
ングを互いに異なるタイミングに設定でき、よって電源
ノイズの低減を図ることができる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例のマイクロプロセッサにおける多チャ
ンネルＤ／Ａ変換器を示すブロック図である。
ンネルＤ／Ａ変換器を示すブロック図である。
【図３】セレクタを示す回路図である。
【図４】多チャンネルＤ／Ａ変換器の作用を示すタイム
チャートである。
チャートである。
【図５】従来のマイクロプロセッサにおける多チャンネ
ルＤ／Ａ変換器を示すブロック図である。
ルＤ／Ａ変換器を示すブロック図である。
【図６】従来の多チャンネルＤ／Ａ変換器の作用を示す
タイムチャートである。
タイムチャートである。
１，２２ａ〜２２ｄ ラッチ ２，２３ａ〜２３ｄ デジタル−アナログ変換器 ３ タイミング発生器 ２６ シフトレジスタ ２６ａ〜２６ｄ レジスタ ２７〜３０ セレクタ ３１〜３４ 選択信号設定回路としての設定レジスタ ３５〜３８ 出力回路としてのレジスタ ＣＬＫ タイミング信号としてのクロック信号 ＯＥ１〜ＯＥ４ 出力制御信号
フロントページの続き (56)参考文献 特開 昭63−136889（ＪＰ，Ａ) 特開 平４−65917（ＪＰ，Ａ) 特開 昭62−235933（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 異なるチャネルのデジタル信号を保持す
る複数のラッチと、 前記複数のラッチに対応して設けられ、デジタル信号を
アナログ信号に変換して出力する複数のＤ／Ａ変換器
と、 デジタル信号を出力するための出力制御信号を前記複数
のラッチにタイミングを異ならせて供給するタイミング
発生器と、 を備えることを特徴とする半導体集積回路装置。 - 【請求項２】 異なるチャネルのデジタル信号を保持す
る複数のラッチと、 前記複数のラッチに対応して設けられ、デジタル信号を
アナログ信号に変換して出力する複数のＤ／Ａ変換器
と、 デジタル信号を出力するための出力制御信号を前記複数
のラッチのそれぞれに順次に供給するタイミング発生器
と、 を備えることを特徴とする半導体集積回路装置。 - 【請求項３】 前記タイミング発生回路は、 前記ラッチの個数に対応する複数のレジスタ部を有する
シフトレジスタと、 前記複数のレジスタ部からの信号を選択的に前記ラッチ
に供給するセレクタと、 を有することを特徴とする請求項１又は請求項２に記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05147965A JP3107947B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05147965A JP3107947B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077434A JPH077434A (ja) | 1995-01-10 |
| JP3107947B2 true JP3107947B2 (ja) | 2000-11-13 |
Family
ID=15442101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05147965A Expired - Fee Related JP3107947B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107947B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5622037B2 (ja) * | 2010-08-05 | 2014-11-12 | 横河電機株式会社 | アナログ出力モジュール |
-
1993
- 1993-06-18 JP JP05147965A patent/JP3107947B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077434A (ja) | 1995-01-10 |
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