JP3418418B2 - フォーマット変換回路 - Google Patents
フォーマット変換回路Info
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- JP3418418B2 JP3418418B2 JP01908393A JP1908393A JP3418418B2 JP 3418418 B2 JP3418418 B2 JP 3418418B2 JP 01908393 A JP01908393 A JP 01908393A JP 1908393 A JP1908393 A JP 1908393A JP 3418418 B2 JP3418418 B2 JP 3418418B2
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送用のシリア
ルデータのフォーマット変換回路に関し、さらに詳しく
は、ゲートアレイで構成されたＬＳＩの一回路部として
内蔵されるフォーマット変換回路に関する。
ルデータのフォーマット変換回路に関し、さらに詳しく
は、ゲートアレイで構成されたＬＳＩの一回路部として
内蔵されるフォーマット変換回路に関する。
【０００２】
【従来の技術】図５は従来のフォーマット変換回路の一
例を示す回路図である。例えば、図３に示す所定のフォ
ーマットで入力される入力フォーマットデータＤｉ（１
フレーム：１２ｂｉｔ）を特定のフォーマットの出力さ
れる出力フォーマットデータＤｏ（１フレーム：１２ｂ
ｉｔ）に変換する時、従来は、図５に示すような回路構
成により、フォーマットデータの変換処理をしていた。
１０ａは１２個のフリップフロップＦＦ１−１〜ＦＦ１
−１２で構成された１２ビットのシフトレジスタであ
り、シリアルデータをパラレルデータに変換するる。２
０ａはカウンタとデコーダで構成された１２分周カウン
タであり、シリアルデータをパラレルデータに変換する
際のラッチ信号Ｌｓと、パラレルデータをシリアルデー
タに変換する際のセレクト信号Ｓｓ１〜Ｓｓ１２を生成
する。
例を示す回路図である。例えば、図３に示す所定のフォ
ーマットで入力される入力フォーマットデータＤｉ（１
フレーム：１２ｂｉｔ）を特定のフォーマットの出力さ
れる出力フォーマットデータＤｏ（１フレーム：１２ｂ
ｉｔ）に変換する時、従来は、図５に示すような回路構
成により、フォーマットデータの変換処理をしていた。
１０ａは１２個のフリップフロップＦＦ１−１〜ＦＦ１
−１２で構成された１２ビットのシフトレジスタであ
り、シリアルデータをパラレルデータに変換するる。２
０ａはカウンタとデコーダで構成された１２分周カウン
タであり、シリアルデータをパラレルデータに変換する
際のラッチ信号Ｌｓと、パラレルデータをシリアルデー
タに変換する際のセレクト信号Ｓｓ１〜Ｓｓ１２を生成
する。
【０００３】３０はフリップフロップＦＦ２−１〜ＦＦ
２−１２で構成された１２ビットのラッチ回路であり、
一時的にパラレルデータを保持する。４０は１２個のＡ
ＮＤゲートと１２ビット入力のＯＲゲートで構成された
ＡＮＤ−ＯＲ回路であり、セレクト信号Ｓｓ１〜Ｓｓ１
２に同期してパラレルデータをシリアルデータに変換す
る。
２−１２で構成された１２ビットのラッチ回路であり、
一時的にパラレルデータを保持する。４０は１２個のＡ
ＮＤゲートと１２ビット入力のＯＲゲートで構成された
ＡＮＤ−ＯＲ回路であり、セレクト信号Ｓｓ１〜Ｓｓ１
２に同期してパラレルデータをシリアルデータに変換す
る。
【０００４】図６は従来のフォーマット変換回路による
フォーマットデータの変換処理を示すタイムチャートで
ある。図３に示す入力フォーマットデータＤｉを入力
し、それをＦＦ１−１〜ＦＦ１−１２でシフトする（Ｆ
Ｆ１−１Ｑ〜ＦＦ１−１２Ｑはフリップフロップの出力
データを示す）。そして１２分周カウンタ２０ａで生成
したラッチ信号ＬｓでＦＦ１−１〜ＦＦ１−１２の出力
をＦＦ２−１〜ＦＦ２−１２でラッチして、１２ｂｉｔ
のパラレルデータに変換する（ＦＦ２−１Ｑ〜ＦＦ２−
１２Ｑはフリップフロップにラッチされたデータを示
す）。
フォーマットデータの変換処理を示すタイムチャートで
ある。図３に示す入力フォーマットデータＤｉを入力
し、それをＦＦ１−１〜ＦＦ１−１２でシフトする（Ｆ
Ｆ１−１Ｑ〜ＦＦ１−１２Ｑはフリップフロップの出力
データを示す）。そして１２分周カウンタ２０ａで生成
したラッチ信号ＬｓでＦＦ１−１〜ＦＦ１−１２の出力
をＦＦ２−１〜ＦＦ２−１２でラッチして、１２ｂｉｔ
のパラレルデータに変換する（ＦＦ２−１Ｑ〜ＦＦ２−
１２Ｑはフリップフロップにラッチされたデータを示
す）。
【０００５】さらに、このパラレルデータを１２分周カ
ウンタ２０ａで生成したセレクト信号Ｓｓ１〜Ｓｓ１２
によってＡＮＤ−ＯＲ回路４０で出力したい順番にパラ
レルデータを選択してシリアルデータに変換し出力フォ
ーマットデータＤｏを得ていた。
ウンタ２０ａで生成したセレクト信号Ｓｓ１〜Ｓｓ１２
によってＡＮＤ−ＯＲ回路４０で出力したい順番にパラ
レルデータを選択してシリアルデータに変換し出力フォ
ーマットデータＤｏを得ていた。
【０００６】
【発明が解決しようとする課題】従って、上記のように
構成された従来のフォーマット変換回路では、シリアル
データのフォーマット変換を行う際に、シリアルデータ
を一旦パラレルデータに変換してラッチし、ラッチした
パラレルデータをシリアルデータのフォーマットデータ
に変換するという方法が用いられていた。このため、ゲ
ートアレイで構成されたＬＳＩにフォーマット変換回路
を内蔵する際に、例えば、ＬＳＩにゲート数に制限があ
るような場合は、回路構成が大規模になる問題があるの
で、回路構成が小規模にできるフォーマット変換回路が
望まれていた。
構成された従来のフォーマット変換回路では、シリアル
データのフォーマット変換を行う際に、シリアルデータ
を一旦パラレルデータに変換してラッチし、ラッチした
パラレルデータをシリアルデータのフォーマットデータ
に変換するという方法が用いられていた。このため、ゲ
ートアレイで構成されたＬＳＩにフォーマット変換回路
を内蔵する際に、例えば、ＬＳＩにゲート数に制限があ
るような場合は、回路構成が大規模になる問題があるの
で、回路構成が小規模にできるフォーマット変換回路が
望まれていた。
【０００７】本発明は、以上の問題を考慮してなされた
もので、シリアルデータのフォーマット変換を行う際
に、シリアルデータの状態を維持したまま所定のフォー
マットデータ（Ｄｉ）を特定のフォーマット（Ｄｏ）に
変換することを可能にすることにより、回路規模が大幅
に削減ができ、しかもこれに伴い消費電力の削減、ネッ
ト数（ゲート数）の削減にもつながるフォーマット変換
回路を提供するものである。
もので、シリアルデータのフォーマット変換を行う際
に、シリアルデータの状態を維持したまま所定のフォー
マットデータ（Ｄｉ）を特定のフォーマット（Ｄｏ）に
変換することを可能にすることにより、回路規模が大幅
に削減ができ、しかもこれに伴い消費電力の削減、ネッ
ト数（ゲート数）の削減にもつながるフォーマット変換
回路を提供するものである。
【０００８】
【課題を解決するための手段】図１は本発明のフォーマ
ット変換回路の構成を示すブロック図である。図１にお
いて、本発明のフォーマット変換回路は、１フレームが
Ｎビットのシリアルデータからなる所定のフォーマット
データ（Ｄｉ）を特定のフォーマットデータ（Ｄｏ）に
変換するフォーマット変換回路において、フリップフロ
ップ１と第１入力端子２Ａおよび第２入力端子２Ｂを有
する２：１セレクタ２からなり該第１入力端子２Ｂとフ
リップフロップ１を交互にＮ個直列接続し且つ各２：１
セレクタ２の第２入力端子２Ｂと各フリップフロップ１
の出力端子１Ｂをフォーマット変換に対応接続してなる
シフトレジスタ１０と、シリアルデータをシフトするた
め各フリップフロップ１に入力されるクロック信号Ｃｓ
をＮ分周して切替信号Ｔｓを１フレーム毎に発生するＮ
分周カウンタ２０とを備え、各２：１セレクタ２の第１
入力端子２に入力される入力データと、該第２入力端子
２Ｂに入力されるフォーマット変換用の入力データを、
Ｎ分周カウンタ２０の切替信号Ｔｓに同期して一斉に切
り替えるとともに入力された所定のフォーマットデータ
（Ｄｉ）のシリアルデータをシフトしながら特定のフォ
ーマットデータ（Ｄｏ）に変換することを特徴とする。
ット変換回路の構成を示すブロック図である。図１にお
いて、本発明のフォーマット変換回路は、１フレームが
Ｎビットのシリアルデータからなる所定のフォーマット
データ（Ｄｉ）を特定のフォーマットデータ（Ｄｏ）に
変換するフォーマット変換回路において、フリップフロ
ップ１と第１入力端子２Ａおよび第２入力端子２Ｂを有
する２：１セレクタ２からなり該第１入力端子２Ｂとフ
リップフロップ１を交互にＮ個直列接続し且つ各２：１
セレクタ２の第２入力端子２Ｂと各フリップフロップ１
の出力端子１Ｂをフォーマット変換に対応接続してなる
シフトレジスタ１０と、シリアルデータをシフトするた
め各フリップフロップ１に入力されるクロック信号Ｃｓ
をＮ分周して切替信号Ｔｓを１フレーム毎に発生するＮ
分周カウンタ２０とを備え、各２：１セレクタ２の第１
入力端子２に入力される入力データと、該第２入力端子
２Ｂに入力されるフォーマット変換用の入力データを、
Ｎ分周カウンタ２０の切替信号Ｔｓに同期して一斉に切
り替えるとともに入力された所定のフォーマットデータ
（Ｄｉ）のシリアルデータをシフトしながら特定のフォ
ーマットデータ（Ｄｏ）に変換することを特徴とする。
【０００９】前記シフトレジスタ１０は、２：１セレク
タ２の第１入力端子２Ａと第２入力端子２Ｂの入力デー
タを１フレーム毎に同期した切替信号ＴＳで切り替える
ことによりシリアルデータの状態を維持したまま所定の
フォーマットデータＤＩを特定のフォーマットデータＤ
Ｏに変換するように構成されることが好ましい。
タ２の第１入力端子２Ａと第２入力端子２Ｂの入力デー
タを１フレーム毎に同期した切替信号ＴＳで切り替える
ことによりシリアルデータの状態を維持したまま所定の
フォーマットデータＤＩを特定のフォーマットデータＤ
Ｏに変換するように構成されることが好ましい。
【００１０】前記シフトレジスタ１０のフリップフロッ
プ１は、Ｄ−フリップフロップで構成されることが好ま
しい。
プ１は、Ｄ−フリップフロップで構成されることが好ま
しい。
【００１１】前記フリップフロップ１と２：１セレクタ
２からなるシフトレジスタ１０およびＮ分周カウンタ２
０は、ゲートアレイで構成されたＬＳＩに内蔵されても
よい。
２からなるシフトレジスタ１０およびＮ分周カウンタ２
０は、ゲートアレイで構成されたＬＳＩに内蔵されても
よい。
【００１２】なお、本発明において、フリップフロップ
１と２：１セレクタ２で構成されたシフトレジスタ１０
と、Ｎ分周カウンタ２０としては、ＴＴＬあるいはＣＭ
ＯＳ等からなるゲートアレイのＬＳＩに内蔵するフォー
マット変換回路として使用することが可能である。
１と２：１セレクタ２で構成されたシフトレジスタ１０
と、Ｎ分周カウンタ２０としては、ＴＴＬあるいはＣＭ
ＯＳ等からなるゲートアレイのＬＳＩに内蔵するフォー
マット変換回路として使用することが可能である。
【００１３】
【作用】本発明によれば、図１において、１フレームが
Ｎビットからなる所定のフォーマットデータＤｉが、フ
リップフロップ１の入力部１Ａに入力されると、通常
は、クロック信号Ｃｓに同期してフリップフロップ１の
出力部１Ｂから２：１セレクタ２の第１入力部２Ａおよ
びその出力部２Ｃを介して次のフリップフロップ１の入
力部１Ａに順次シフトされる。ここで、Ｎ分周カウンタ
２０からクロック信号ＣｓをＮ分周した切替信号Ｔｓが
１フレーム毎に同期して２：１セレクタ２に入力される
と２：１セレクタの第１入力部１Ｂに入力される入力デ
ータから第２入力部２Ｂに入力されるフォーマット変換
用の入力データに一斉に切り替えられる。この時、各
２：１セレクタ２の第２入力端子２Ｂと各フリップフロ
ップ１の出力端子１Ａはフォーマット変換に対応接続さ
れているのでフォーマット変換用のデータに切り替えら
れとともに最終のフリップフロップ１の出力端子１Ｂか
ら変換された特定のフォーマットデータＤｏが出力され
る。
Ｎビットからなる所定のフォーマットデータＤｉが、フ
リップフロップ１の入力部１Ａに入力されると、通常
は、クロック信号Ｃｓに同期してフリップフロップ１の
出力部１Ｂから２：１セレクタ２の第１入力部２Ａおよ
びその出力部２Ｃを介して次のフリップフロップ１の入
力部１Ａに順次シフトされる。ここで、Ｎ分周カウンタ
２０からクロック信号ＣｓをＮ分周した切替信号Ｔｓが
１フレーム毎に同期して２：１セレクタ２に入力される
と２：１セレクタの第１入力部１Ｂに入力される入力デ
ータから第２入力部２Ｂに入力されるフォーマット変換
用の入力データに一斉に切り替えられる。この時、各
２：１セレクタ２の第２入力端子２Ｂと各フリップフロ
ップ１の出力端子１Ａはフォーマット変換に対応接続さ
れているのでフォーマット変換用のデータに切り替えら
れとともに最終のフリップフロップ１の出力端子１Ｂか
ら変換された特定のフォーマットデータＤｏが出力され
る。
【００１４】前記シフトレジスタ１０は、２：１セレク
タ２の第１入力端子２Ａと第２入力端子２Ｂの入力デー
タを１フレーム毎に同期した切替信号Ｔｓで切り替える
ことによりシリアルデータの状態を維持したまま所定の
フォーマットデータＤｉを特定のフォーマットデータＤ
ｏに変換するように構成することができるので回路規模
が削減できるとともに消費電力の削減、ネット数の削減
にもなる。
タ２の第１入力端子２Ａと第２入力端子２Ｂの入力デー
タを１フレーム毎に同期した切替信号Ｔｓで切り替える
ことによりシリアルデータの状態を維持したまま所定の
フォーマットデータＤｉを特定のフォーマットデータＤ
ｏに変換するように構成することができるので回路規模
が削減できるとともに消費電力の削減、ネット数の削減
にもなる。
【００１５】前記シフトレジスタ１０のフリップフロッ
プ１は、Ｄ−フリップフロップで構成されるので、さら
に回路構成が簡素化される。
プ１は、Ｄ−フリップフロップで構成されるので、さら
に回路構成が簡素化される。
【００１６】前記フリップフロップ１と２：１セレクタ
２からなるシフトレジスタ１０およびＮ分周カウンタ２
０は、ゲートアレイで構成されたＬＳＩに内蔵される際
には、ゲート数が削減できるのでゲート数に制限がある
ようなＬＳＩには好適である。
２からなるシフトレジスタ１０およびＮ分周カウンタ２
０は、ゲートアレイで構成されたＬＳＩに内蔵される際
には、ゲート数が削減できるのでゲート数に制限がある
ようなＬＳＩには好適である。
【００１７】
【実施例】以下、図面に示す実施例を用いて本発明を詳
述する。これによって本発明が限定されるものでない。
述する。これによって本発明が限定されるものでない。
【００１８】図２は本発明のフォーマット変換回路の一
実施例を示す回路図である。図２において、図１と同一
の構成のものは同一の番号を示している。また、図２
は、図３に示すような１フレームが１２ビットのシリア
ルデータからなる所定のフォーマットデータＤｉ（入力
フォーマットデータ）を特定のフォーマットデータＤｏ
（出力フォーマットデータ）に変換する回路を示す。１
０は１２個のフリップフロップＦＦ１−１〜ＦＦ１−１
２と、インバータとＡＮＤゲートとＯＲゲートからなる
１０個の２：１セレクタＳＲ１−１〜ＳＲ１−１０とか
ら構成されたシフトレジスタであり、通常は、クロック
信号Ｃｓに同期してシリアルデータをシフトする。２０
はカウンタとデコーダで構成された１２分周カウンタで
あり、フリップフロップＦＦ１−１〜ＦＦ１−１２のシ
リアルデータをフォーマット変換用のデータに切り替え
る際の切替信号Ｔｓを生成する。
実施例を示す回路図である。図２において、図１と同一
の構成のものは同一の番号を示している。また、図２
は、図３に示すような１フレームが１２ビットのシリア
ルデータからなる所定のフォーマットデータＤｉ（入力
フォーマットデータ）を特定のフォーマットデータＤｏ
（出力フォーマットデータ）に変換する回路を示す。１
０は１２個のフリップフロップＦＦ１−１〜ＦＦ１−１
２と、インバータとＡＮＤゲートとＯＲゲートからなる
１０個の２：１セレクタＳＲ１−１〜ＳＲ１−１０とか
ら構成されたシフトレジスタであり、通常は、クロック
信号Ｃｓに同期してシリアルデータをシフトする。２０
はカウンタとデコーダで構成された１２分周カウンタで
あり、フリップフロップＦＦ１−１〜ＦＦ１−１２のシ
リアルデータをフォーマット変換用のデータに切り替え
る際の切替信号Ｔｓを生成する。
【００１９】図３は入力フォーマットデータと出力フォ
ーマットデータの一例を示す説明図である。図３におい
て、１フレームが１２ビットのシリアルデータからなる
入力フォーマットデータＤｉ（所定のフォーマットデー
タ）と変換したい出力フォーマットデータＤｏ（特定の
フォーマットデータ）との対応関係を示す。
ーマットデータの一例を示す説明図である。図３におい
て、１フレームが１２ビットのシリアルデータからなる
入力フォーマットデータＤｉ（所定のフォーマットデー
タ）と変換したい出力フォーマットデータＤｏ（特定の
フォーマットデータ）との対応関係を示す。
【００２０】図４は本発明のフォーマット変換回路によ
るフォーマットデータの変換処理を示すタイムチャート
である。以下、図４を用いて、フォーマット変換のデー
タ処理を説明する。図３に示す入力フォーマットデータ
Ｄｉを入力し、それをＦＦ１−１〜ＦＦ１−１２で１２
ｂｉｔシフトする（ＦＦ１−１Ｑ〜ＦＦ１−１２Ｑはフ
リップフロップの出力データを示す）。そして１２ｂｉ
ｔシフトした時、１２分周カウンタ２で生成した切替信
号Ｔｓが２：１セレクタＳＲ１−１〜ＳＲ１−１０に入
力されと、出力したいフォーマットデータの順番にシリ
アルデータが並べ換えられ、さらに順次シフトすること
により変換された出力フォーマットデータＤｏが得られ
る。
るフォーマットデータの変換処理を示すタイムチャート
である。以下、図４を用いて、フォーマット変換のデー
タ処理を説明する。図３に示す入力フォーマットデータ
Ｄｉを入力し、それをＦＦ１−１〜ＦＦ１−１２で１２
ｂｉｔシフトする（ＦＦ１−１Ｑ〜ＦＦ１−１２Ｑはフ
リップフロップの出力データを示す）。そして１２ｂｉ
ｔシフトした時、１２分周カウンタ２で生成した切替信
号Ｔｓが２：１セレクタＳＲ１−１〜ＳＲ１−１０に入
力されと、出力したいフォーマットデータの順番にシリ
アルデータが並べ換えられ、さらに順次シフトすること
により変換された出力フォーマットデータＤｏが得られ
る。
【００２１】
【発明の効果】本発明によれば、フォーマット変換を行
うのに大幅な回路規模の削減が行うことができ、さらに
これに伴い消費電力の削減、ネット数の削減にもつなが
る。
うのに大幅な回路規模の削減が行うことができ、さらに
これに伴い消費電力の削減、ネット数の削減にもつなが
る。
【図１】本発明のフォーマット変換回路の構成を示すブ
ロック図である。
ロック図である。
【図２】本発明のフォーマット変換回路の一実施例を示
す回路図である。
す回路図である。
【図３】入力フォーマットデータと出力フォーマットデ
ータの一例を示す説明図である。
ータの一例を示す説明図である。
【図４】本発明のフォーマット変換回路によるフォーマ
ットデータの変換処理を示すタイムチャートである。
ットデータの変換処理を示すタイムチャートである。
【図５】従来のフォーマット変換回路の一例を示す回路
図である。
図である。
【図６】従来のフォーマット変換回路によるフォーマッ
トデータの変換処理を示すタイムチャートである。
トデータの変換処理を示すタイムチャートである。
１０ シフトレジスタ
２０ １２分周カウンタ
ＦＦ１−１〜ＦＦ１−１２ フリップフロップ
ＳＲ１−１〜ＳＲ１−１０ ２：１セレクタ
Ｃｓ クロック信号
Ｔｓ 切替信号
Ｄｉ 入力フォーマットデータ
Ｄｏ 出力フォーマットデータ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/12 340
H03M 9/00
ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ)
ＪＩＣＳＴファイル（ＪＯＩＳ)
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】 １フレームがＮビットのシリアルデータ
からなる所定のフォーマットデータ（Ｄｉ）を特定のフ
ォーマットデータ（Ｄｏ）に変換するフォーマット変換
回路において、フリップフロップ（１）と第１入力端子
（２Ａ）および第２入力端子（２Ｂ）を有する２：１セ
レクタ（２）からなり該第１入力端子（２Ｂ）とフリッ
プフロップ（１）を交互にＮ個直列接続し且つ各２：１
セレクタ（２）の第２入力端子（２Ｂ）と各フリップフ
ロップ（１）の出力端子（１Ｂ）をフォーマット変換に
対応接続してなるシフトレジスタ（１０）と、シリアル
データをシフトするためのクロック信号（Ｃｓ）をＮ分
周して切替信号（Ｔｓ）を１フレーム毎に発生するＮ分
周カウンタ（２０）とを備え、各２：１セレクタ（２）
の第１入力端子（２Ａ）に入力される入力データと該第
２入力端子（２Ｂ）に入力されるフォーマット変換用の
入力データを、Ｎ分周カウンタ（２０）からの切替信号
（Ｔｓ）に同期して一斉に切り替えるとともに入力され
た所定のフォーマットデータ（Ｄｉ）のシリアルデータ
をシフトしながら特定のフォーマットデータ（Ｄｏ）に
変換することを特徴とするフォーマット変換回路。 - 【請求項２】 前記シフトレジスタ（１０）は、２：１
セレクタ（２）の第１入力端子（２Ａ）と第２入力端子
（２Ｂ）の入力データを１フレーム毎に同期した切替信
号（Ｔｓ）で切り替えることによりシリアルデータの状
態を維持したまま所定のフォーマットデータ（Ｄｉ）を
特定のフォーマット（Ｄｏ）に変換することを特徴とす
る請求項１記載のフォーマット変換回路。 - 【請求項３】 前記シフトレジスタ（１０）のフリップ
フロップ（１）は、Ｄ−フリップフロップで構成される
ことを特徴とする請求項１記載のフォーマット変換回
路。 - 【請求項４】 前記フリップフロップ（１）と２：１セ
レクタ（２）からなるシフトレジスタ（１０）およびＮ
分周カウンタ（２０）は、ゲートアレイで構成されたＬ
ＳＩに内蔵されることを特徴とする請求項１記載のフォ
ーマット変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01908393A JP3418418B2 (ja) | 1993-02-05 | 1993-02-05 | フォーマット変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01908393A JP3418418B2 (ja) | 1993-02-05 | 1993-02-05 | フォーマット変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06231071A JPH06231071A (ja) | 1994-08-19 |
| JP3418418B2 true JP3418418B2 (ja) | 2003-06-23 |
Family
ID=11989560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01908393A Expired - Fee Related JP3418418B2 (ja) | 1993-02-05 | 1993-02-05 | フォーマット変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3418418B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5235204B2 (ja) * | 2010-05-26 | 2013-07-10 | 株式会社アドバンテスト | ビット並べ替え回路およびそれを用いた試験装置 |
-
1993
- 1993-02-05 JP JP01908393A patent/JP3418418B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06231071A (ja) | 1994-08-19 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030325 |
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