JPH04292018A - 可変ｃｒｃ発生回路 - Google Patents
可変ｃｒｃ発生回路Info
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- JPH04292018A JPH04292018A JP8041091A JP8041091A JPH04292018A JP H04292018 A JPH04292018 A JP H04292018A JP 8041091 A JP8041091 A JP 8041091A JP 8041091 A JP8041091 A JP 8041091A JP H04292018 A JPH04292018 A JP H04292018A
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- 206010009944 Colon cancer Diseases 0.000 claims description 57
- 230000005540 biological transmission Effects 0.000 description 8
- 238000012544 monitoring process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ビットエラー監視のた
めに送信データに付加されるサイクリックコード（ＣＲ
Ｃ）を発生するためのＣＲＣ発生回路に関し、特にＣＲ
Ｃの段数を任意に変化させることができる可変ＣＲＣ発
生回路に関するものである。
めに送信データに付加されるサイクリックコード（ＣＲ
Ｃ）を発生するためのＣＲＣ発生回路に関し、特にＣＲ
Ｃの段数を任意に変化させることができる可変ＣＲＣ発
生回路に関するものである。
【０００２】近年において、データ伝送の分野では高速
化，高効率化が指向され、伝送装置における伝送路の収
容回線数は増加の一途を辿っている。またこれに伴い、
伝送品質の向上が要求されている。このため、伝送装置
間におけるデータのアラーム監視やビットエラーの監視
が重要になってきている。
化，高効率化が指向され、伝送装置における伝送路の収
容回線数は増加の一途を辿っている。またこれに伴い、
伝送品質の向上が要求されている。このため、伝送装置
間におけるデータのアラーム監視やビットエラーの監視
が重要になってきている。
【０００３】特に、データ伝送時におけるビットエラー
の発生を監視するためには、ＣＲＣを送信データに付加
し、受信側でこれを用いて受信データにおけるビットエ
ラーを検出する方式が、一般に用いられている。
の発生を監視するためには、ＣＲＣを送信データに付加
し、受信側でこれを用いて受信データにおけるビットエ
ラーを検出する方式が、一般に用いられている。
【０００４】このようなＣＲＣを発生するためのＣＲＣ
発生用回路は、発生するＣＲＣの段数を任意に変化し得
るものであることが要望される。
発生用回路は、発生するＣＲＣの段数を任意に変化し得
るものであることが要望される。
【０００５】
【従来の技術】従来のＣＲＣ発生回路は、一般に所要の
ＣＲＣ段数に対応した固定段数の構成を有しており、必
要に応じて、その都度、回路構成を行うようにしていた
。すなわち、従来のＣＲＣ回路は、組み合わせるべき通
信装置の要求に合わせて、そのたびに回路を作成しなけ
ればならなかった。
ＣＲＣ段数に対応した固定段数の構成を有しており、必
要に応じて、その都度、回路構成を行うようにしていた
。すなわち、従来のＣＲＣ回路は、組み合わせるべき通
信装置の要求に合わせて、そのたびに回路を作成しなけ
ればならなかった。
【０００６】
【発明が解決しようとする課題】このように、従来のＣ
ＲＣ発生回路においては、それが必要になったとき、所
要段数に応じて、その都度回路設計を行って製作しなけ
ればならず、時間的無駄を避けられないとともに、装置
全体の設計効率を向上する上で妨げになるという問題が
あった。
ＲＣ発生回路においては、それが必要になったとき、所
要段数に応じて、その都度回路設計を行って製作しなけ
ればならず、時間的無駄を避けられないとともに、装置
全体の設計効率を向上する上で妨げになるという問題が
あった。
【０００７】本発明は、このような従来技術の課題を解
決しようとするものであって、ＣＲＣ発生回路の製作時
における時間的無駄を排除し、設計効率を向上するとと
もに品質を向上することができる、可変ＣＲＣ発生回路
を提供することを目的としている。
決しようとするものであって、ＣＲＣ発生回路の製作時
における時間的無駄を排除し、設計効率を向上するとと
もに品質を向上することができる、可変ＣＲＣ発生回路
を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明の可変ＣＲＣ発生
回路は、初段の排他的論理和回路と、フリップフロップ
と、このフリップフロップの出力と初段の排他的論理和
回路の出力とを入力とする排他的論理和回路と、この排
他的論理和回路の出力とフリップフロップの出力とを選
択する２：１セレクタとからなるｎ−１段の単位演算回
路と、最終段のフリップフロップとを順次縦続に接続し
てなるＣＲＣ発生部と、入力データを初段の排他的論理
和回路に接続するアンドゲートと、ＣＲＣ段数設定信号
に応じてＣＲＣ発生部の各２：１セレクタの選択を制御
するデコーダと、ＣＲＣ段数設定信号に応じて各フリッ
プフロップの出力を選択するとともに、この選択された
出力を初段の排他的論理和回路に帰還するｎ：１セレク
タと、アンドゲートの出力とｎ：１セレクタの出力とを
選択する出力２：１セレクタと、入力データに応じてア
ンドゲートのオンオフと出力２：１セレクタの選択とを
制御するタイミングジェネレータとを備えたことを特徴
とするものである。
回路は、初段の排他的論理和回路と、フリップフロップ
と、このフリップフロップの出力と初段の排他的論理和
回路の出力とを入力とする排他的論理和回路と、この排
他的論理和回路の出力とフリップフロップの出力とを選
択する２：１セレクタとからなるｎ−１段の単位演算回
路と、最終段のフリップフロップとを順次縦続に接続し
てなるＣＲＣ発生部と、入力データを初段の排他的論理
和回路に接続するアンドゲートと、ＣＲＣ段数設定信号
に応じてＣＲＣ発生部の各２：１セレクタの選択を制御
するデコーダと、ＣＲＣ段数設定信号に応じて各フリッ
プフロップの出力を選択するとともに、この選択された
出力を初段の排他的論理和回路に帰還するｎ：１セレク
タと、アンドゲートの出力とｎ：１セレクタの出力とを
選択する出力２：１セレクタと、入力データに応じてア
ンドゲートのオンオフと出力２：１セレクタの選択とを
制御するタイミングジェネレータとを備えたことを特徴
とするものである。
【０００９】
【作用】図１は、本発明の原理的構成を示したものてあ
る。ＣＲＣ発生部１０は、初段の排他的論理和回路１１
０ と、ｎ−１段の単位演算回路と、最終段のフリップ
フロップ１２ｎ とを順次縦続に接続して構成されてい
る。 各単位演算回路は、フリップフロップと、各段のフリッ
プフロップの出力と初段の排他的論理和回路１１０ の
出力とを入力とする各段の排他的論理和回路と、各段の
排他的論理和回路の出力と各段のフリップフロップの出
力とを選択して出力する各段の２：１セレクタとからな
っている。デコーダ３０は、ＣＲＣ段数設定信号に応じ
てＣＲＣ発生部１０の各段のセレクタの選択を制御する
。 ｎ：１セレクタ４０は、ＣＲＣ段数設定信号に応じて指
定された段数に対応するフリップフロップから出力を取
り出すとともに、この出力を初段の排他的論理和回路１
１０ に帰還する。
る。ＣＲＣ発生部１０は、初段の排他的論理和回路１１
０ と、ｎ−１段の単位演算回路と、最終段のフリップ
フロップ１２ｎ とを順次縦続に接続して構成されてい
る。 各単位演算回路は、フリップフロップと、各段のフリッ
プフロップの出力と初段の排他的論理和回路１１０ の
出力とを入力とする各段の排他的論理和回路と、各段の
排他的論理和回路の出力と各段のフリップフロップの出
力とを選択して出力する各段の２：１セレクタとからな
っている。デコーダ３０は、ＣＲＣ段数設定信号に応じ
てＣＲＣ発生部１０の各段のセレクタの選択を制御する
。 ｎ：１セレクタ４０は、ＣＲＣ段数設定信号に応じて指
定された段数に対応するフリップフロップから出力を取
り出すとともに、この出力を初段の排他的論理和回路１
１０ に帰還する。
【００１０】各段の２：１セレクタは、ＣＲＣ段数設定
信号に応じて切り替えられて、前段のフリップフロップ
の出力をそのまま出力するか、または初段の排他的論理
和回路１１０ の出力と排他的論理和の演算を行って出
力するかを選択されることによって、ＣＲＣ発生部１０
は指定されたＣＲＣ生成多項式に従ってＣＲＣを発生し
て、ｎ：１セレクタ４０から出力する。そして、タイミ
ングジェネレータ６０の制御に応じて、入力データをア
ンドゲート２０を経て入力し、出力２：１セレクタ５０
を経て出力するとともに、入力データを初段の排他的論
理和回路１１０ に加えて、ＣＲＣ発生部１０において
所要の演算を行い、入力データが終了したとき、出力２
：１セレクタ５０を切り替えて、ｎ：１セレクタ４０を
経て発生したＣＲＣを取り出して、入力データと多重し
て出力する。
信号に応じて切り替えられて、前段のフリップフロップ
の出力をそのまま出力するか、または初段の排他的論理
和回路１１０ の出力と排他的論理和の演算を行って出
力するかを選択されることによって、ＣＲＣ発生部１０
は指定されたＣＲＣ生成多項式に従ってＣＲＣを発生し
て、ｎ：１セレクタ４０から出力する。そして、タイミ
ングジェネレータ６０の制御に応じて、入力データをア
ンドゲート２０を経て入力し、出力２：１セレクタ５０
を経て出力するとともに、入力データを初段の排他的論
理和回路１１０ に加えて、ＣＲＣ発生部１０において
所要の演算を行い、入力データが終了したとき、出力２
：１セレクタ５０を切り替えて、ｎ：１セレクタ４０を
経て発生したＣＲＣを取り出して、入力データと多重し
て出力する。
【００１１】従って本発明によれば、入力データに応じ
てＣＲＣを発生する際に、外部からの信号に応じて、そ
の段数と、ＣＲＣを発生するための生成多項式とを任意
に設定することができる。
てＣＲＣを発生する際に、外部からの信号に応じて、そ
の段数と、ＣＲＣを発生するための生成多項式とを任意
に設定することができる。
【００１２】
【実施例】図２は、本発明の一実施例の構成を示したも
のであって、最大８段までのＣＲＣを発生できるＣＲＣ
発生回路を例示している。１０はＣＲＣ発生部を示し、
１１０ 〜１１７ は８個の排他的論理和（ＥＸ−０Ｒ
）回路、１２１ 〜１２８ はＥＸ−ＯＲ回路と同数の
フリップフロップ、１３１ 〜１３７ は２段目以降の
ＥＸ−ＯＲ回路とフリップフロップの間に挿入された７
個の２−１セレクタである。２０はアンドゲートである
。３０は、ＣＲＣ段数設定信号をデコードするデコーダ
である。４０はフリップフロップ１２１ 〜１２８ の
出力を選択する８：１セレクタである。５０はアンドゲ
ート２０の出力と８：１セレクタ４０の出力とを選択す
る２：１セレクタである。６０は、この際のＣＲＣ発生
のタイミングを制御するタイミングジェネレータである
。また、７０はセレクタ５０の出力をラッチするフリッ
プフロップである。
のであって、最大８段までのＣＲＣを発生できるＣＲＣ
発生回路を例示している。１０はＣＲＣ発生部を示し、
１１０ 〜１１７ は８個の排他的論理和（ＥＸ−０Ｒ
）回路、１２１ 〜１２８ はＥＸ−ＯＲ回路と同数の
フリップフロップ、１３１ 〜１３７ は２段目以降の
ＥＸ−ＯＲ回路とフリップフロップの間に挿入された７
個の２−１セレクタである。２０はアンドゲートである
。３０は、ＣＲＣ段数設定信号をデコードするデコーダ
である。４０はフリップフロップ１２１ 〜１２８ の
出力を選択する８：１セレクタである。５０はアンドゲ
ート２０の出力と８：１セレクタ４０の出力とを選択す
る２：１セレクタである。６０は、この際のＣＲＣ発生
のタイミングを制御するタイミングジェネレータである
。また、７０はセレクタ５０の出力をラッチするフリッ
プフロップである。
【００１３】図２の回路においては、８次までの生成多
項式に対応可能なように、初段のＥＸ−ＯＲ回路１１０
と、フリップフロップとＥＸ−ＯＲ回路と２：１セレ
クタとからなる単位回路を７組と、最終段のフリップフ
ロップ１２８ とを有している。２段目以降の単位回路
の２：１セレクタは、前段のフリップフロップの出力を
直接入力するかまたはＥＸ−ＯＲ回路を経て入力するか
の切り替えを行う。２段目以降のＥＸ−ＯＲ回路には、
それぞれの前段のフリップフロップの出力と、初段のＥ
Ｘ−ＯＲ回路１１０ の出力とが入力される。初段のＥ
Ｘ−ＯＲ回路１１０ には、アンドゲート２０の出力と
８：１セレクタ４０からのＣＲＣ演算結果の出力とが入
力され、アンドゲート２０には、入力データとＣＲＣ発
生のタイミングを定めるタイミングジェネレータ６０の
出力とが入力される。デコーダ３０はＣＲＣ段数設定信
号に応じて各段のセレクタ１３１ 〜１３７ を、例え
ば設定信号が“０”のときは直接、それぞれの前段のフ
リップフロップの出力を選択し、“１”のときはＥＸ−
ＯＲ回路を介して、前段のフリップフロップの出力を選
択するように設定する。また８：１セレクタ４０は、Ｃ
ＲＣ段数設定信号に応じて、フリップフロップ１２１
〜１２８ の出力ａ〜ｈのうち、所望の生成多項式に対
応する最終段のフリップフロップの出力を選択する。２
：１セレクタ５０は、タイミングジェネレータ６０の出
力に応じて、アンドゲート２０の出力と、８：１セレク
タ４０の出力とを選択して出力する。さらにフリップフ
ロップ７０は、クロックに応じて２：１セレクタ５０の
出力をラッチすることによって、ＣＲＣが付加された出
力データを発生する。
項式に対応可能なように、初段のＥＸ−ＯＲ回路１１０
と、フリップフロップとＥＸ−ＯＲ回路と２：１セレ
クタとからなる単位回路を７組と、最終段のフリップフ
ロップ１２８ とを有している。２段目以降の単位回路
の２：１セレクタは、前段のフリップフロップの出力を
直接入力するかまたはＥＸ−ＯＲ回路を経て入力するか
の切り替えを行う。２段目以降のＥＸ−ＯＲ回路には、
それぞれの前段のフリップフロップの出力と、初段のＥ
Ｘ−ＯＲ回路１１０ の出力とが入力される。初段のＥ
Ｘ−ＯＲ回路１１０ には、アンドゲート２０の出力と
８：１セレクタ４０からのＣＲＣ演算結果の出力とが入
力され、アンドゲート２０には、入力データとＣＲＣ発
生のタイミングを定めるタイミングジェネレータ６０の
出力とが入力される。デコーダ３０はＣＲＣ段数設定信
号に応じて各段のセレクタ１３１ 〜１３７ を、例え
ば設定信号が“０”のときは直接、それぞれの前段のフ
リップフロップの出力を選択し、“１”のときはＥＸ−
ＯＲ回路を介して、前段のフリップフロップの出力を選
択するように設定する。また８：１セレクタ４０は、Ｃ
ＲＣ段数設定信号に応じて、フリップフロップ１２１
〜１２８ の出力ａ〜ｈのうち、所望の生成多項式に対
応する最終段のフリップフロップの出力を選択する。２
：１セレクタ５０は、タイミングジェネレータ６０の出
力に応じて、アンドゲート２０の出力と、８：１セレク
タ４０の出力とを選択して出力する。さらにフリップフ
ロップ７０は、クロックに応じて２：１セレクタ５０の
出力をラッチすることによって、ＣＲＣが付加された出
力データを発生する。
【００１４】デコーダ３０は、ＣＲＣ段数設定信号に応
じてセレクト信号を発生することによって、セレクタ１
３１ 〜１３７ をＣＲＣの生成多項式に対応して切り
替えて、所望の段数のＣＲＣを発生する回路状態に設定
する。また８：１セレクタ４０は、ＣＲＣ段数設定信号
に応じて切り替えられて、フリップフロップ１２１ 〜
１２８ のうち、所望の段数のＣＲＣを発生する最終段
のフリップフロップの出力を選択する。
じてセレクト信号を発生することによって、セレクタ１
３１ 〜１３７ をＣＲＣの生成多項式に対応して切り
替えて、所望の段数のＣＲＣを発生する回路状態に設定
する。また８：１セレクタ４０は、ＣＲＣ段数設定信号
に応じて切り替えられて、フリップフロップ１２１ 〜
１２８ のうち、所望の段数のＣＲＣを発生する最終段
のフリップフロップの出力を選択する。
【００１５】例えば６段のＣＲＣであって、生成多項式
が Ｐ（Ｘ）＝Ｘ６ ＋Ｘ４ ＋Ｘ３ ＋１
…（１） であったときは、図２に示されるように、２−１セレク
タ１３３，１３４ が“１”側に切り替えられ、２−１
セレクタ１３１，１３２，１３５ が“０”側に切り替
えられるとともに、６段目のフリップフロップ１２６
の出力ｆが８：１セレクタ４０を経て出力ｐに接続され
ることによって、生成多項式（１） に対応する演算結
果の出力が８：１セレクタ４０から出力される状態とな
る。
が Ｐ（Ｘ）＝Ｘ６ ＋Ｘ４ ＋Ｘ３ ＋１
…（１） であったときは、図２に示されるように、２−１セレク
タ１３３，１３４ が“１”側に切り替えられ、２−１
セレクタ１３１，１３２，１３５ が“０”側に切り替
えられるとともに、６段目のフリップフロップ１２６
の出力ｆが８：１セレクタ４０を経て出力ｐに接続され
ることによって、生成多項式（１） に対応する演算結
果の出力が８：１セレクタ４０から出力される状態とな
る。
【００１６】初期状態において、各フリップフロップ１
２１ 〜１２８ はリセット信号によって出力“０”の
状態にリセットされる。タイミングジェネレータ６０は
、はじめアンドゲート２０を開くとともに、２：１セレ
クタ５０を制御してアンドゲート２０の出力を選択させ
る。 この状態では、入力データがアンドゲート２０，２：１
セレクタ５０を経て出力され、フリップフロップ７０で
波形整形されて出力される。
２１ 〜１２８ はリセット信号によって出力“０”の
状態にリセットされる。タイミングジェネレータ６０は
、はじめアンドゲート２０を開くとともに、２：１セレ
クタ５０を制御してアンドゲート２０の出力を選択させ
る。 この状態では、入力データがアンドゲート２０，２：１
セレクタ５０を経て出力され、フリップフロップ７０で
波形整形されて出力される。
【００１７】入力データはアンドゲート２０を経て初段
のＥＸ−ＯＲ回路１１０ にも入力される。ＥＸ−ＯＲ
回路１１０ は、入力データと８：１セレクタ４０から
のＣＲＣ演算結果の出力ｐとの排他的論理和の演算を行
って出力を発生し、その出力はクロックに応じてフリッ
プフロップ１２１ にラッチされるとともに、この出力
は、各ＥＸ−ＯＲ回路１１１ 〜１１７ のそれぞれの
一方の入力に加えられる。２：１セレクタ１３１，１３
２ は“０”側に設定されているので、フリップフロッ
プ１２１ の出力ａは、クロックに応じて順次、フリッ
プフロップ１２２，１２３ にセットされて、出力ｂ，
ｃを生じる。セレクタ１３３，１３４ は“１”側に設
定されているので、フリップフロップ１２３ の出力ｃ
は、ＥＸ−ＯＲ回路１１３ においてＥＸ−ＯＲ回路１
１０ の出力と排他的論理和の演算を行われたのち、ク
ロックに応じてフリップフロップ１２４ にセットされ
る。さらにフリップフロップ１２４ の出力ｄは、ＥＸ
−ＯＲ回路１１４ においてＥＸ−ＯＲ回路１１０ の
出力と排他的論理和の演算を行われたのち、クロックに
応じてフリップフロップ１２５ にセットされる。次の
セレクタ１３５ は“０”側に設定されているので、フ
リップフロップ１２５ の出力ｅは、クロックに応じて
、次段のフリップフロップ１２６ にセットされる。８
：１セレクタ４０は、フリップフロップ１２６ の出力
ｆを選択して、出力ｐを生じる。このような演算が入力
データに応じて、連続して行われている。
のＥＸ−ＯＲ回路１１０ にも入力される。ＥＸ−ＯＲ
回路１１０ は、入力データと８：１セレクタ４０から
のＣＲＣ演算結果の出力ｐとの排他的論理和の演算を行
って出力を発生し、その出力はクロックに応じてフリッ
プフロップ１２１ にラッチされるとともに、この出力
は、各ＥＸ−ＯＲ回路１１１ 〜１１７ のそれぞれの
一方の入力に加えられる。２：１セレクタ１３１，１３
２ は“０”側に設定されているので、フリップフロッ
プ１２１ の出力ａは、クロックに応じて順次、フリッ
プフロップ１２２，１２３ にセットされて、出力ｂ，
ｃを生じる。セレクタ１３３，１３４ は“１”側に設
定されているので、フリップフロップ１２３ の出力ｃ
は、ＥＸ−ＯＲ回路１１３ においてＥＸ−ＯＲ回路１
１０ の出力と排他的論理和の演算を行われたのち、ク
ロックに応じてフリップフロップ１２４ にセットされ
る。さらにフリップフロップ１２４ の出力ｄは、ＥＸ
−ＯＲ回路１１４ においてＥＸ−ＯＲ回路１１０ の
出力と排他的論理和の演算を行われたのち、クロックに
応じてフリップフロップ１２５ にセットされる。次の
セレクタ１３５ は“０”側に設定されているので、フ
リップフロップ１２５ の出力ｅは、クロックに応じて
、次段のフリップフロップ１２６ にセットされる。８
：１セレクタ４０は、フリップフロップ１２６ の出力
ｆを選択して、出力ｐを生じる。このような演算が入力
データに応じて、連続して行われている。
【００１８】入力データが終了したとき、タイミングジ
ェネレータ６０は、アンドゲート２０を閉じるとともに
、２：１セレクタ５０を８：１セレクタ４０側に切り替
える。これによってＣＲＣ演算部１０において演算され
ていたＣＲＣが、フリップフロップ１２６ から８：１
セレクタ４０および２：１セレクタ５０を経て出力され
、フリップフロップ７０によって波形整形されて出力さ
れることによって、入力データの最後に所望の６段のＣ
ＲＣが付加される。
ェネレータ６０は、アンドゲート２０を閉じるとともに
、２：１セレクタ５０を８：１セレクタ４０側に切り替
える。これによってＣＲＣ演算部１０において演算され
ていたＣＲＣが、フリップフロップ１２６ から８：１
セレクタ４０および２：１セレクタ５０を経て出力され
、フリップフロップ７０によって波形整形されて出力さ
れることによって、入力データの最後に所望の６段のＣ
ＲＣが付加される。
【００１９】
【発明の効果】以上説明したように本発明の可変ＣＲＣ
発生回路によれば、ＣＲＣ段数設定信号を入力すること
によって、ＣＲＣの発生段数とＣＲＣ発生のための生成
多項式とに応じて、任意に回路状態を設定してＣＲＣの
発生を行うことができるので、、従来のようにＣＲＣ発
生回路が必要になったとき、その都度回路を考えて製作
する必要がなく、時間的無駄を省いて、設計効率を向上
させることができるとともに、装置の標準化によって、
品質の向上を図ることができるようになる。本発明は、
データ伝送の分野に限らず、データを扱う際に一般的に
使用することが可能であり、従って広い分野において、
伝送信号の品質向上に寄与することができるようになる
。
発生回路によれば、ＣＲＣ段数設定信号を入力すること
によって、ＣＲＣの発生段数とＣＲＣ発生のための生成
多項式とに応じて、任意に回路状態を設定してＣＲＣの
発生を行うことができるので、、従来のようにＣＲＣ発
生回路が必要になったとき、その都度回路を考えて製作
する必要がなく、時間的無駄を省いて、設計効率を向上
させることができるとともに、装置の標準化によって、
品質の向上を図ることができるようになる。本発明は、
データ伝送の分野に限らず、データを扱う際に一般的に
使用することが可能であり、従って広い分野において、
伝送信号の品質向上に寄与することができるようになる
。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
１０ ＣＲＣ発生部
１１０ 〜１１ｎ−１ 排他的論理和回路１２１
〜１２ｎ フリップフロップ１３１ 〜１３ｎ−１
２：１セレクタ２０ アンドゲート ３０ デコーダ ４０ ｎ：１セレクタ ５０ 出力２：１セレクタ ６０ タイミングジェネレータ
〜１２ｎ フリップフロップ１３１ 〜１３ｎ−１
２：１セレクタ２０ アンドゲート ３０ デコーダ ４０ ｎ：１セレクタ ５０ 出力２：１セレクタ ６０ タイミングジェネレータ
Claims (1)
- 【請求項１】 初段の排他的論理和回路（１１０ ）
と、フリップフロップ（１２１ 〜１２ｎ−１ ）と該
フリップフロップ（１２１ 〜１２ｎ−１ ）の出力と
前記初段の排他的論理和回路（１１０ ）の出力とを入
力とする排他的論理和回路（１１１ 〜１１ｎ−１ ）
と該排他的論理和回路（１１１ 〜１１ｎ−１ ）の出
力と前記フリップフロップ（１２１ 〜１２ｎ−１ ）
の出力とを選択する２：１セレクタ（１３１ 〜１３ｎ
−１ ）とからなるｎ−１段の単位演算回路と、最終段
のフリップフロップ（１２ｎ ）とを順次縦続に接続し
てなるＣＲＣ発生部（１０）と、入力データを該初段の
排他的論理和回路（１１０ ）に接続するアンドゲート
（２０）と、ＣＲＣ段数設定信号に応じてＣＲＣ発生部
（１０）の前記セレクタ（１３１ 〜１３ｎ−１ ）の
選択を制御するデコーダ（３０）と、ＣＲＣ段数設定信
号に応じて前記各フリップフロップ（１２１〜１２ｎ
）の出力を選択するとともに該選択された出力を前記初
段の排他的論理和回路（１１０ ）に帰還するｎ：１セ
レクタ（４０）と、前記アンドゲート（２０）の出力と
ｎ：１セレクタ（４０）の出力とを選択する出力２：１
セレクタ（５０）と、入力データに応じて前記アンドゲ
ート（２０）のオンオフと前記出力２：１セレクタ（５
０）の選択とを制御するタイミングジェネレータ（６０
）とを備えたことを特徴とする可変ＣＲＣ発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041091A JPH04292018A (ja) | 1991-03-20 | 1991-03-20 | 可変ｃｒｃ発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041091A JPH04292018A (ja) | 1991-03-20 | 1991-03-20 | 可変ｃｒｃ発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04292018A true JPH04292018A (ja) | 1992-10-16 |
Family
ID=13717526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041091A Withdrawn JPH04292018A (ja) | 1991-03-20 | 1991-03-20 | 可変ｃｒｃ発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04292018A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020087822A (ko) * | 2001-05-16 | 2002-11-23 | 손승일 | 입력 파라미터의 사용한 가변 길이의 crc-10 계산 및 검증블록 회로 |
| JP2004500765A (ja) * | 2000-01-10 | 2004-01-08 | クゥアルコム・インコーポレイテッド | Ｃｄｍａ通信システムにおいて適応マルチレート（ａｍｒ）データをサポートする方法および装置 |
| US7394755B2 (en) | 2003-09-22 | 2008-07-01 | Fujitsu Limited | Semi-fixed circuit |
| US7680282B2 (en) | 2004-05-27 | 2010-03-16 | Fujitsu Limited | Signal processing circuit |
-
1991
- 1991-03-20 JP JP8041091A patent/JPH04292018A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500765A (ja) * | 2000-01-10 | 2004-01-08 | クゥアルコム・インコーポレイテッド | Ｃｄｍａ通信システムにおいて適応マルチレート（ａｍｒ）データをサポートする方法および装置 |
| KR20020087822A (ko) * | 2001-05-16 | 2002-11-23 | 손승일 | 입력 파라미터의 사용한 가변 길이의 crc-10 계산 및 검증블록 회로 |
| US7394755B2 (en) | 2003-09-22 | 2008-07-01 | Fujitsu Limited | Semi-fixed circuit |
| US7680282B2 (en) | 2004-05-27 | 2010-03-16 | Fujitsu Limited | Signal processing circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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