JPS61173525A - Ｐｎ系列発生回路 - Google Patents
Ｐｎ系列発生回路Info
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- JPS61173525A JPS61173525A JP60014821A JP1482185A JPS61173525A JP S61173525 A JPS61173525 A JP S61173525A JP 60014821 A JP60014821 A JP 60014821A JP 1482185 A JP1482185 A JP 1482185A JP S61173525 A JPS61173525 A JP S61173525A
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- Japan
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えばＰＯＭ通信システムにおけるスクラン
ブル及びディスクランブルに必要とされる。ＰＮ系列発
生回路に関するものである。
ブル及びディスクランブルに必要とされる。ＰＮ系列発
生回路に関するものである。
例えばＰＯＭ通信システムにおいては、ベースバンド信
号とＰＮ系列との排他的論理和演算を行うことにより、
ベースバンド信号の周波数スペクトラムを広い周波数に
拡散する場合がある。これはスクランブルと呼ばれる技
術であって、スクランブル時に用いたのと同一のＰＮ系
列による排他的論理和演算を再度行うことにより、原ベ
ースバンド信号を復号することが可能である。これはデ
ィスクランブルと呼ばれる技術である。このスクランブ
ル及びディスクランブルに必要とされるＰＮ系列は、符
号理論の考え方を応用して発生させることができる。
号とＰＮ系列との排他的論理和演算を行うことにより、
ベースバンド信号の周波数スペクトラムを広い周波数に
拡散する場合がある。これはスクランブルと呼ばれる技
術であって、スクランブル時に用いたのと同一のＰＮ系
列による排他的論理和演算を再度行うことにより、原ベ
ースバンド信号を復号することが可能である。これはデ
ィスクランブルと呼ばれる技術である。このスクランブ
ル及びディスクランブルに必要とされるＰＮ系列は、符
号理論の考え方を応用して発生させることができる。
原始多項式としてｘ’＋ｘ＋１ｉ用いてＰＮ系列を発生
する従来の例を第４図（４）に示す。
する従来の例を第４図（４）に示す。
との場合にシフトレジスタ（ＩＯ２）（３）（４）の初
期値を各々ａ６． ａｌ、ａ２＊ ａ３．とした場合の
状態遷移図を第４図（Ｂ）に＊ ａＯ＝”Ｉ ” ａ
ｌ ＝ａ３＝＝ １の場合の状態パターン図を第４図（
０）に示す。すなわち周期Ｎ＝２−１のＰＮ系列を発生
させる場合には、任意の１次の原始多項を選び、Ｉ！個
のシフトレジスタを、原始多項式を満足するように排他
的論理和ゲートを用いて結線する。このシフトレジスタ
’ｔ ／ （Ｈ，）のクロックで駆動すれば、最終段の
シフトレジスタ出力として所定のＰＮ系列がビブトレー
）／（ｂｐｓ）で直列に得られる。なお第４図（４）に
は簡単のために、クロックライン及びプリセットライン
は記入していない＠ 〔発明が解決しようとする問題点〕 より高速のベースバンド信号を扱う場合。
期値を各々ａ６． ａｌ、ａ２＊ ａ３．とした場合の
状態遷移図を第４図（Ｂ）に＊ ａＯ＝”Ｉ ” ａ
ｌ ＝ａ３＝＝ １の場合の状態パターン図を第４図（
０）に示す。すなわち周期Ｎ＝２−１のＰＮ系列を発生
させる場合には、任意の１次の原始多項を選び、Ｉ！個
のシフトレジスタを、原始多項式を満足するように排他
的論理和ゲートを用いて結線する。このシフトレジスタ
’ｔ ／ （Ｈ，）のクロックで駆動すれば、最終段の
シフトレジスタ出力として所定のＰＮ系列がビブトレー
）／（ｂｐｓ）で直列に得られる。なお第４図（４）に
は簡単のために、クロックライン及びプリセットライン
は記入していない＠ 〔発明が解決しようとする問題点〕 より高速のベースバンド信号を扱う場合。
ビットレートｆ （ｂｐｓ ）のシリアルデータを。
ビプトレー） ／／Ｊ（ｂｐｓ）ｘ、ｒ（ビット〕並列
なる低速のパラレルデータに変換した後に。
なる低速のパラレルデータに変換した後に。
種々のベースバンド処理を行うことがある。
ここにＪは並列ビット数であり、ベースバンド処理回路
のクロック周波数ｔ−ｆ （［１，）からｆ／Ｊ（ｎ−
）に下げ、低速の論理素子の採用を可能とし、消費電力
の低減を行うのに有効な手法であった。このように高速
のシリアルデータを低速のパラレルデータに変換した段
階で、スクランブル及びディスクランブルを行うとする
と、上記のようなシフトレジスタ列を周波数／（ｈ）の
クロックで駆動し、ピブトレ−）／（ｂｐｓ）で得られ
たＰＮ系列を０周波数／（ｈ）のクロックで、駆動され
るシリアル入力パラレル出力のシフトレジスタを用いて
並列化せざるを得ない。すなわちＰＮ系列を発生する部
分だけは、使用するクロック周波数は下がらず、逆に回
路構成が煩雑になり、消費電力が増大するという問題点
があった〇この発明は、かかる問題点を解決するために
なされたもので９周波数ｆ／Ｊ （ＩＩＩ）のクロック
で駆動される１段のシフトレジスタから。
のクロック周波数ｔ−ｆ （［１，）からｆ／Ｊ（ｎ−
）に下げ、低速の論理素子の採用を可能とし、消費電力
の低減を行うのに有効な手法であった。このように高速
のシリアルデータを低速のパラレルデータに変換した段
階で、スクランブル及びディスクランブルを行うとする
と、上記のようなシフトレジスタ列を周波数／（ｈ）の
クロックで駆動し、ピブトレ−）／（ｂｐｓ）で得られ
たＰＮ系列を０周波数／（ｈ）のクロックで、駆動され
るシリアル入力パラレル出力のシフトレジスタを用いて
並列化せざるを得ない。すなわちＰＮ系列を発生する部
分だけは、使用するクロック周波数は下がらず、逆に回
路構成が煩雑になり、消費電力が増大するという問題点
があった〇この発明は、かかる問題点を解決するために
なされたもので９周波数ｆ／Ｊ （ＩＩＩ）のクロック
で駆動される１段のシフトレジスタから。
排他的論理和ゲートのみを用いて、ビットレートｆ／Ｊ
（ｂｐｓ）ｘＪ（ビット〕並列の形式で。
（ｂｐｓ）ｘＪ（ビット〕並列の形式で。
周期Ｎ＝２−１のＰＮ系列を得て消費電力の節減を可能
にすることを目的とする。
にすることを目的とする。
この発明にかかわるＰＮ系列発生回路は。
１段のシフトレジスタ列と、上記シフトレジスタ列を所
定の１次の原始多項式を満足するように結線した従来の
ＰＮ系列発生回路における状態遷移図上をＪステブプ間
隔の遷移を行うように結線された排他的論理和ゲートと
から成り、上記シフトレジスタ列を周［９／／Ｊ（ｂ）
のクロックで駆動するものである。
定の１次の原始多項式を満足するように結線した従来の
ＰＮ系列発生回路における状態遷移図上をＪステブプ間
隔の遷移を行うように結線された排他的論理和ゲートと
から成り、上記シフトレジスタ列を周［９／／Ｊ（ｂ）
のクロックで駆動するものである。
この発明においては、従来のＰＮ系列発生回路では５回
のクロックによって達成した状態遷移を、１回のクロッ
クによって達成できるように排他的論理和ゲートを結線
したことにより１周波数ｆ／Ｊ （ｎ、）のクロックで
シフトレジスタ列を駆動して１周期Ｎ＝２ｌ−１のＰＮ
系列を、ビットレートｆ／Ｊ（ｂｐＳ）ＸＪ〔ビット〕
並列の形式で得ることを可能にしたものであり、論理デ
バイスとしてより低速のものの採用を可能とするもので
ある。
のクロックによって達成した状態遷移を、１回のクロッ
クによって達成できるように排他的論理和ゲートを結線
したことにより１周波数ｆ／Ｊ （ｎ、）のクロックで
シフトレジスタ列を駆動して１周期Ｎ＝２ｌ−１のＰＮ
系列を、ビットレートｆ／Ｊ（ｂｐＳ）ＸＪ〔ビット〕
並列の形式で得ることを可能にしたものであり、論理デ
バイスとしてより低速のものの採用を可能とするもので
ある。
第１図〜第３図はこの発明の一実施例を示す図である。
第４１（４）が原始多項式としてＸ’＋ Ｘ ＋ １を
用いた従来のＰＮ系列発生回路を示し、第４図（Ｂ）が
状態遷移図、第４図（（３）がａ６＝ ａ１＝ ａ。
用いた従来のＰＮ系列発生回路を示し、第４図（Ｂ）が
状態遷移図、第４図（（３）がａ６＝ ａ１＝ ａ。
＝ａ３＝ｌの初期値を与えたときの状態パターンであり
、第４１囚のＰＮ系列発生回路において、Ｗはシフトレ
ジスタ１（１）の出力、Ｘはシフトレジスタ２（２）の
出力、ｙはシフトレジスタ３（３）の出力、シフトレジ
スタ４（４）の出力が直列なＰＮＮ系列 Ｎ、である。
、第４１囚のＰＮ系列発生回路において、Ｗはシフトレ
ジスタ１（１）の出力、Ｘはシフトレジスタ２（２）の
出力、ｙはシフトレジスタ３（３）の出力、シフトレジ
スタ４（４）の出力が直列なＰＮＮ系列 Ｎ、である。
第４図（Ｂ）の従来のＰＮ系列発生回路の状態遷移図上
テ、 Ｔ＝０（８） （７）状態で（ａｏ、ａｌ。
テ、 Ｔ＝０（８） （７）状態で（ａｏ、ａｌ。
ａｘ、 ａｓ ）から、１回のり０ブクで、Ｔ＝２／ｆ
（Ｓ）の状態（ａ、 、ａｓ ＋ ａ２．ａ０＋ ａｓ
、 ａｌ）に遷移するように排他的論理和ゲートを結線
したものが第１図（Ａ）である。Ｗはシフトレジスタ１
（１）の出力、Ｘはシフトレジスタ２（２）の出力ＰＮ
２ｂはシフトレジスタ３（３）の出力で、２ビット並列
の形式で得られるＰＮ系列の下位側、ＦＮ２ａＵシフト
レジスタ４（４）の出力で、２ビット並列の形式で得ら
れるＰＮ系列の上位側である。
（Ｓ）の状態（ａ、 、ａｓ ＋ ａ２．ａ０＋ ａｓ
、 ａｌ）に遷移するように排他的論理和ゲートを結線
したものが第１図（Ａ）である。Ｗはシフトレジスタ１
（１）の出力、Ｘはシフトレジスタ２（２）の出力ＰＮ
２ｂはシフトレジスタ３（３）の出力で、２ビット並列
の形式で得られるＰＮ系列の下位側、ＦＮ２ａＵシフト
レジスタ４（４）の出力で、２ビット並列の形式で得ら
れるＰＮ系列の上位側である。
第４図（Ｂ）の従来のＰＮ系列発生回路の状態遷移図上
で、Ｔ＝Ｏ（８）の状ｄ（ａｏ＊ａｔ、ａｚ。
で、Ｔ＝Ｏ（８）の状ｄ（ａｏ＊ａｔ、ａｚ。
ａｓ）から１回のクロックでＴ ＝ ３／／ （Ｓ）の
状態（ａｌ 、 ａ２＋ ａｌ、ａ３＋ ａ、 、 ａ
（、＋ａ３）に遷移するように排他的論理和ゲートを結
線したものが第２図体である。Ｗはシフトレジスタ１（
１）の出力、 ＰＮ３Ｃはシフトレジスタ２（２）の
出力で、３ビット並列の形式で得られるＰＮ系列のＬ８
Ｂ、 ＰＮ３ｂはシフトレジスタ３（３）の出力で、
３ビット並列の形式で得られるＰＮ系列の第２ビフ）、
ＰＮ３ａはシフトレジスタ４（４）の出力で。
状態（ａｌ 、 ａ２＋ ａｌ、ａ３＋ ａ、 、 ａ
（、＋ａ３）に遷移するように排他的論理和ゲートを結
線したものが第２図体である。Ｗはシフトレジスタ１（
１）の出力、 ＰＮ３Ｃはシフトレジスタ２（２）の
出力で、３ビット並列の形式で得られるＰＮ系列のＬ８
Ｂ、 ＰＮ３ｂはシフトレジスタ３（３）の出力で、
３ビット並列の形式で得られるＰＮ系列の第２ビフ）、
ＰＮ３ａはシフトレジスタ４（４）の出力で。
３ビット並列の形式で得られるＰＮ系列のＭＳＢである
◎ 第４図（Ｂ）の従来のＰＮ系列発生回路の状態遷移図上
で、Ｔ＝０（８）の状態（ａｏ、ａｂ ａ２ａ ａｓ）
から、１回のクロックで、Ｔ＝４／／（８）の状態（ａ
６＋ａ３．ａｌ＋ａ０＋ａ３． ａ２＋ａ、 、ａ３＋
ａ２）に遷移するように排他的論理和ゲートを結線した
ものが第３図囚である。Ｗはシフトレジスタ１（１）の
出力、 ＰＮ４ａはシフトレジスタ４（４）の出力で、
４ビット並列の形式で得られるＰＮ系列のＭ ８ Ｂ、
ＰＮ４ｂはシフトレジスタ３（３）の出力で、４ビッ
ト並列の形式で得られるＰＮ系列の第２ビツト、 ＰＮ
４Ｃはシフトレジスタ２（２）の出力で４ビット並列の
形式で得られるＰＮ系列の第３ビツト、 ＰＮ４ｄはＰ
Ｎ４ ａとＷの排他的論理和を取ったもので、４ピット
並列の形式で得られるＰＮ系列のＬＳＢである。
◎ 第４図（Ｂ）の従来のＰＮ系列発生回路の状態遷移図上
で、Ｔ＝０（８）の状態（ａｏ、ａｂ ａ２ａ ａｓ）
から、１回のクロックで、Ｔ＝４／／（８）の状態（ａ
６＋ａ３．ａｌ＋ａ０＋ａ３． ａ２＋ａ、 、ａ３＋
ａ２）に遷移するように排他的論理和ゲートを結線した
ものが第３図囚である。Ｗはシフトレジスタ１（１）の
出力、 ＰＮ４ａはシフトレジスタ４（４）の出力で、
４ビット並列の形式で得られるＰＮ系列のＭ ８ Ｂ、
ＰＮ４ｂはシフトレジスタ３（３）の出力で、４ビッ
ト並列の形式で得られるＰＮ系列の第２ビツト、 ＰＮ
４Ｃはシフトレジスタ２（２）の出力で４ビット並列の
形式で得られるＰＮ系列の第３ビツト、 ＰＮ４ｄはＰ
Ｎ４ ａとＷの排他的論理和を取ったもので、４ピット
並列の形式で得られるＰＮ系列のＬＳＢである。
この発明は以上説明したとおり、従来のＰＮ系列発生回
路における排他的論理和ゲートの接続を、従来の遷移図
上をＪステブプ間隔の遷移を行うように変更したことに
より１周波数／／Ｊ（Ｈ，）のクロックを用いて、Ｎビ
ット並列の形式でＰＮ系列が得られ、論理デバイスとし
てより低速のものの採用を可能とし。
路における排他的論理和ゲートの接続を、従来の遷移図
上をＪステブプ間隔の遷移を行うように変更したことに
より１周波数／／Ｊ（Ｈ，）のクロックを用いて、Ｎビ
ット並列の形式でＰＮ系列が得られ、論理デバイスとし
てより低速のものの採用を可能とし。
消費電力の低減をはかれるという効果があるなお以上の
説明では、原始多項式としてＸ４＋Ｘ＋１を例にとって
いるが、これは７つのハードウェア構成例であって０本
発明の要旨を逸脱しない範囲においてはすべての原始多
項式についての適用が可能である。
説明では、原始多項式としてＸ４＋Ｘ＋１を例にとって
いるが、これは７つのハードウェア構成例であって０本
発明の要旨を逸脱しない範囲においてはすべての原始多
項式についての適用が可能である。
第１図ハ）はこの発明の一実施例である。２ビット並列
の形式でＰＮ系列を発生する回路図。 同図（Ｂ）は４個のシフトレジスタ＜１）（２）（３）
（４）の初期値を全て１にしたときの状態パターン図、
第２図体）は３ビット並列の形式でＰＮ系列を発生する
回路図、同図（Ｂ）ａ４個のシフトレジスタ（１）（２
）（３）（４）の初期値を全てｌにしたときの状態パタ
ーン図、第３図囚は４ビット並列の形式でＰＮ系列を発
生する回路図、同図（Ｂ）は４個のシフトレジスタ（１
）（２）（３）（４）の初期値を全て１にしたときの状
態パターン図、第４図（４）は従来の直列にＰＮ系列を
発生する回路図、同図（Ｂ）ａ４個のシフトレジスタ（
１）（２）（３）（４）の初期値を各々ａｏ、ａｌ 、
ａ、 、ａｓとしたときの状態遷移図、同図（０）はａ
Ｑ：：ａｌ：ａ＠＝ａ３としたときの状態パターン図で
ある０図中（１）（２）（３）（４）はシフトレジスタ
、 （５）（６）（７）（８）（９）１Ｇ ａｍ） ａ
’Ｊ Ｃ１：Ｉ ａ４）ａｓは排他的論理ｎ ゲー）ｔ
示ｆ。 なお図中同一符号は、同一または相当部分を示す。
の形式でＰＮ系列を発生する回路図。 同図（Ｂ）は４個のシフトレジスタ＜１）（２）（３）
（４）の初期値を全て１にしたときの状態パターン図、
第２図体）は３ビット並列の形式でＰＮ系列を発生する
回路図、同図（Ｂ）ａ４個のシフトレジスタ（１）（２
）（３）（４）の初期値を全てｌにしたときの状態パタ
ーン図、第３図囚は４ビット並列の形式でＰＮ系列を発
生する回路図、同図（Ｂ）は４個のシフトレジスタ（１
）（２）（３）（４）の初期値を全て１にしたときの状
態パターン図、第４図（４）は従来の直列にＰＮ系列を
発生する回路図、同図（Ｂ）ａ４個のシフトレジスタ（
１）（２）（３）（４）の初期値を各々ａｏ、ａｌ 、
ａ、 、ａｓとしたときの状態遷移図、同図（０）はａ
Ｑ：：ａｌ：ａ＠＝ａ３としたときの状態パターン図で
ある０図中（１）（２）（３）（４）はシフトレジスタ
、 （５）（６）（７）（８）（９）１Ｇ ａｍ） ａ
’Ｊ Ｃ１：Ｉ ａ４）ａｓは排他的論理ｎ ゲー）ｔ
示ｆ。 なお図中同一符号は、同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 周波数ｆ／Ｊ〔Ｈｚ〕（但しｆは任意の周波数、ＪはＰ
Ｎ系列を並列に得ようとするビット数でｌに対しＪ＜ｌ
なる正整数、ｌは該当ＰＮ系列の周期をＮとするときＮ
＝２＾ｌ−１の関係を持つ正整数である。）のクロック
で駆動されるｌ役のシフトレジスタと、前記シフトレジ
スタ列を所定のｌ次の原始多項式を満足するように結線
した際の状態遷移図上をＪステップ間隔の遷移を行うよ
うに結線された排他的論理和ゲートとを具備したことを
特徴とするＰＮ系列発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014821A JPS61173525A (ja) | 1985-01-29 | 1985-01-29 | Ｐｎ系列発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014821A JPS61173525A (ja) | 1985-01-29 | 1985-01-29 | Ｐｎ系列発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61173525A true JPS61173525A (ja) | 1986-08-05 |
Family
ID=11871704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60014821A Pending JPS61173525A (ja) | 1985-01-29 | 1985-01-29 | Ｐｎ系列発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61173525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731670B1 (en) | 1999-02-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Method and circuit for generating spreading codes |
-
1985
- 1985-01-29 JP JP60014821A patent/JPS61173525A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731670B1 (en) | 1999-02-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Method and circuit for generating spreading codes |
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