JP3135990B2 - パリティ付加回路 - Google Patents
パリティ付加回路Info
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- JP3135990B2 JP3135990B2 JP04204786A JP20478692A JP3135990B2 JP 3135990 B2 JP3135990 B2 JP 3135990B2 JP 04204786 A JP04204786 A JP 04204786A JP 20478692 A JP20478692 A JP 20478692A JP 3135990 B2 JP3135990 B2 JP 3135990B2
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Description
【0001】
【産業上の利用分野】本発明はパリティ付加回路に係
り、特にパラレル信号からシリアル信号に変換された際
にパリティが付加されたシリアル信号を得ることのでき
るパリティ付加回路に関する。
り、特にパラレル信号からシリアル信号に変換された際
にパリティが付加されたシリアル信号を得ることのでき
るパリティ付加回路に関する。
【0002】
【従来の技術】図3は従来のパリティ付加回路の一構成
例を示すブロック回路図である。nビットのパラレル信
号を一旦ラッチするラッチ回路10と、このnビットの
パラレル信号からパリティ演算を行うnビットパリティ
演算回路11と、nビットパラレル信号とパリティ演算
回路11により演算されたパリティ信号とを加えてn+
1ビットのパラレル信号とした状態でシリアル信号に変
換するパラレルシリアル変換回路12と、クロック信号
を受け、所定のタイミングでパルスを出力するカウンタ
13と、カウンタ13からの所定のタイミングのパルス
を受け、パラレル/シリアル変換回路12に対してロー
ドパルスを出力するロードパルス生成回路14とから構
成される。
例を示すブロック回路図である。nビットのパラレル信
号を一旦ラッチするラッチ回路10と、このnビットの
パラレル信号からパリティ演算を行うnビットパリティ
演算回路11と、nビットパラレル信号とパリティ演算
回路11により演算されたパリティ信号とを加えてn+
1ビットのパラレル信号とした状態でシリアル信号に変
換するパラレルシリアル変換回路12と、クロック信号
を受け、所定のタイミングでパルスを出力するカウンタ
13と、カウンタ13からの所定のタイミングのパルス
を受け、パラレル/シリアル変換回路12に対してロー
ドパルスを出力するロードパルス生成回路14とから構
成される。
【0003】すなわち図3に示す従来のパリティ付加回
路ではnビット(n≧2)のパラレル信号は、一旦、ラ
ッチ回路10によりラッチされたあと、パラレル信号の
ままパリティ演算回路11によりパリティ演算が行われ
る。そしてその演算結果は1ビットの信号としてnビッ
トのパラレル信号に付加されてn+1ビットのパラレル
信号となりパラレル/シリアル変換回路12に入力され
る。パラレル/シリアル変換回路12は1回のn+1ビ
ットの信号に対して1回のロードパルスがロードパルス
生成回路14から入力される毎にシリアル信号に変換
し、パリティビット付シリアル信号が生成される。
路ではnビット(n≧2)のパラレル信号は、一旦、ラ
ッチ回路10によりラッチされたあと、パラレル信号の
ままパリティ演算回路11によりパリティ演算が行われ
る。そしてその演算結果は1ビットの信号としてnビッ
トのパラレル信号に付加されてn+1ビットのパラレル
信号となりパラレル/シリアル変換回路12に入力され
る。パラレル/シリアル変換回路12は1回のn+1ビ
ットの信号に対して1回のロードパルスがロードパルス
生成回路14から入力される毎にシリアル信号に変換
し、パリティビット付シリアル信号が生成される。
【0004】
【発明が解決しようとする課題】しかし、上述した従来
のパリティ付加回路ではパラレル信号の状態のままでパ
リティ演算を行ったのちにパラレル/シリアル変換を行
うようにしているため、パラレル信号のビット数が多く
なるとパリティ演算回路の規模が大きくなるという問題
点を有していた。またビット速度が速くなるとパラレル
信号を受けとる入力部のラッチ回路からパラレル/シリ
アル変換ロードまでの処理が1ビットでは処理しきれな
くなるという問題点も有していた。
のパリティ付加回路ではパラレル信号の状態のままでパ
リティ演算を行ったのちにパラレル/シリアル変換を行
うようにしているため、パラレル信号のビット数が多く
なるとパリティ演算回路の規模が大きくなるという問題
点を有していた。またビット速度が速くなるとパラレル
信号を受けとる入力部のラッチ回路からパラレル/シリ
アル変換ロードまでの処理が1ビットでは処理しきれな
くなるという問題点も有していた。
【0005】本発明は上述した問題点を解消するために
なされたもので、パリティ演算回路の回路規模を小さく
することができ、しかも処理速度を上げることのできる
回路構成をもったパリティ付加回路を提供することを目
的とする。
なされたもので、パリティ演算回路の回路規模を小さく
することができ、しかも処理速度を上げることのできる
回路構成をもったパリティ付加回路を提供することを目
的とする。
【0006】
【課題を解決するための手段】本発明のパリティ付加回
路は、nビットの入力パラレル信号をビット毎にそれぞ
れラッチする第1〜第nの受信ラッチ回路を有する信号
受信部と、所定のタイミングで信号の選択を行う第1,
第2のセレクタ信号と格納情報の消去を行うリセット信
号とを生成する制御信号生成部と、第n受信ラッチ回路
の出力をラッチする第n変換部ラッチ回路と、2−1セ
レクタ回路の出力をラッチする第k(k=2,3,…,
n−1)変換部ラッチ回路と、3−1セレクタ回路の出
力をラッチする第1変換部ラッチ回路と、第(k+1)
変換部ラッチ回路の出力又は第k受信ラッチ回路の出力
のいずれかを前記第2のセレクタ信号のタイミングに応
じて選択し前記第k変換部ラッチ回路に出力するn−2
個の前記2−1セレクタ回路と、第2変換部ラッチ回路
の出力、第1受信ラッチ回路の出力又はパリティ生成回
路の出力のいずれかを前記第1及び第2のセレクタ信号
のタイミングに応じて選択し前記第1変換部ラッチ回路
に出力する前記3−1セレクタ回路とを有するnビット
パラレルシリアル変換部と、前記第1変換部ラッチ回路
の出力と前記リセット信号で制御されるパリティ部ラッ
チ回路の出力とから入力信号のパリティ信号を生成する
パリティ生成回路と前記パリティ部ラッチ回路とを有す
るパリティ生成部とから構成され、前記パリティ生成回
路のパリティ演算結果を前記3−1セレクタ回路にフィ
ードバックし、前記3−1セレクタ回路は前記第1及び
第2のセレクタ信号のタイミングでパリティ信号を前記
第1変換部ラッチ回路に出力し、前記第1変換部ラッチ
回路の出力からシリアル信号の直後にパリティ信号を付
加したパリティビット付シリアル信号を得るようにした
ものである。
路は、nビットの入力パラレル信号をビット毎にそれぞ
れラッチする第1〜第nの受信ラッチ回路を有する信号
受信部と、所定のタイミングで信号の選択を行う第1,
第2のセレクタ信号と格納情報の消去を行うリセット信
号とを生成する制御信号生成部と、第n受信ラッチ回路
の出力をラッチする第n変換部ラッチ回路と、2−1セ
レクタ回路の出力をラッチする第k(k=2,3,…,
n−1)変換部ラッチ回路と、3−1セレクタ回路の出
力をラッチする第1変換部ラッチ回路と、第(k+1)
変換部ラッチ回路の出力又は第k受信ラッチ回路の出力
のいずれかを前記第2のセレクタ信号のタイミングに応
じて選択し前記第k変換部ラッチ回路に出力するn−2
個の前記2−1セレクタ回路と、第2変換部ラッチ回路
の出力、第1受信ラッチ回路の出力又はパリティ生成回
路の出力のいずれかを前記第1及び第2のセレクタ信号
のタイミングに応じて選択し前記第1変換部ラッチ回路
に出力する前記3−1セレクタ回路とを有するnビット
パラレルシリアル変換部と、前記第1変換部ラッチ回路
の出力と前記リセット信号で制御されるパリティ部ラッ
チ回路の出力とから入力信号のパリティ信号を生成する
パリティ生成回路と前記パリティ部ラッチ回路とを有す
るパリティ生成部とから構成され、前記パリティ生成回
路のパリティ演算結果を前記3−1セレクタ回路にフィ
ードバックし、前記3−1セレクタ回路は前記第1及び
第2のセレクタ信号のタイミングでパリティ信号を前記
第1変換部ラッチ回路に出力し、前記第1変換部ラッチ
回路の出力からシリアル信号の直後にパリティ信号を付
加したパリティビット付シリアル信号を得るようにした
ものである。
【0007】
【作用】以上のように構成することにより、本発明のパ
リティ付加回路は第1及び第2のセレクタ信号のタイミ
ングに応じてパラレル/シリアル変換が行われたのちに
パリティ演算が行われる。パリティ演算が行われたのち
にリセット信号によりパリティ生成部はリセットされ、
再び次のnビットの入力信号のパリティビット付シリア
ル変換を行う。
リティ付加回路は第1及び第2のセレクタ信号のタイミ
ングに応じてパラレル/シリアル変換が行われたのちに
パリティ演算が行われる。パリティ演算が行われたのち
にリセット信号によりパリティ生成部はリセットされ、
再び次のnビットの入力信号のパリティビット付シリア
ル変換を行う。
【0008】
【実施例】図1は本発明の一実施例を示す回路図であ
る。本発明の回路は信号受信部と、制御信号生成部と、
nビットパラレルシリアル変換部と、パリティ生成部と
から構成されている。
る。本発明の回路は信号受信部と、制御信号生成部と、
nビットパラレルシリアル変換部と、パリティ生成部と
から構成されている。
【0009】信号受信部はnビットの入力パラレル信号
をビットごとにそれぞれラッチするn個の受信ラッチ回
路1−1,1−2,...,1−nから構成されてい
る。
をビットごとにそれぞれラッチするn個の受信ラッチ回
路1−1,1−2,...,1−nから構成されてい
る。
【0010】入力信号はこの受信ラッチ回路により一旦
ラッチされる。これらのn個の受信ラッチ回路からの出
力は変換部ラッチ回路2−n,2−1セレクタ3−2,
3−3,...,3−(n−1)あるいは3−1セレク
タ3−1の入力に接続される。図に示すように、nビッ
ト目の受信ラッチ回路1−nの出力は第n受信部ラッチ
回路2−nの入力に接続され、2ビット目からn−1ビ
ット目までの受信ラッチ回路の出力は2−1セレクタ3
−2,...,3−(n−1)の入力に接続される。
ラッチされる。これらのn個の受信ラッチ回路からの出
力は変換部ラッチ回路2−n,2−1セレクタ3−2,
3−3,...,3−(n−1)あるいは3−1セレク
タ3−1の入力に接続される。図に示すように、nビッ
ト目の受信ラッチ回路1−nの出力は第n受信部ラッチ
回路2−nの入力に接続され、2ビット目からn−1ビ
ット目までの受信ラッチ回路の出力は2−1セレクタ3
−2,...,3−(n−1)の入力に接続される。
【0011】2−1セレクタの他方の入力には前段の変
換部ラッチ回路の出力が入力される。そして2−1セレ
クタ及び3−1セレクタの出力はそれぞれ変換部ラッチ
回路2−(n−1),...,2−1の入力に接続され
る。2−1セレクタは受信信号又は前段変換部ラッチ回
路の出力信号のいずれかをセレクタ信号に応じて選択す
るものであり、図2に示すようなセレクタ信号Bに応じ
てセレクタ信号Bのレベルがハイレベルである時には受
信信号を選択し、ローレベルである時には前段変換部ラ
ッチ回路の出力信号を選択する。また3−1セレクタ3
−1は受信信号か前段変換部ラッチ回路の出力信号か或
いはパリティ演算結果かのいずれかを選択するものであ
り、セレクタ信号Aとセレクタ信号Bのレベルに応じて
選択が行われる。
換部ラッチ回路の出力が入力される。そして2−1セレ
クタ及び3−1セレクタの出力はそれぞれ変換部ラッチ
回路2−(n−1),...,2−1の入力に接続され
る。2−1セレクタは受信信号又は前段変換部ラッチ回
路の出力信号のいずれかをセレクタ信号に応じて選択す
るものであり、図2に示すようなセレクタ信号Bに応じ
てセレクタ信号Bのレベルがハイレベルである時には受
信信号を選択し、ローレベルである時には前段変換部ラ
ッチ回路の出力信号を選択する。また3−1セレクタ3
−1は受信信号か前段変換部ラッチ回路の出力信号か或
いはパリティ演算結果かのいずれかを選択するものであ
り、セレクタ信号Aとセレクタ信号Bのレベルに応じて
選択が行われる。
【0012】本実施例ではセレクタ信号A,セレクタ信
号Bのいずれもがローレベルの時には前段変換部ラッチ
回路の出力信号を選択し、セレクタ信号Aがハイレベル
でセレクタ信号Bがローレベルの時には受信信号を選択
し、セレクタ信号Aがローレベルでセレクタ信号Bがハ
イレベルの時にはパリティ演算結果を選択するように動
作する。これらのセレクタ信号A,セレクタ信号Bはそ
れぞれクロックに応じて動作するカウンタ6の出力を受
け、セレクタ信号生成回路7,セレクタ信号生成回路8
により図2に示すようなタイミングで生成される。
号Bのいずれもがローレベルの時には前段変換部ラッチ
回路の出力信号を選択し、セレクタ信号Aがハイレベル
でセレクタ信号Bがローレベルの時には受信信号を選択
し、セレクタ信号Aがローレベルでセレクタ信号Bがハ
イレベルの時にはパリティ演算結果を選択するように動
作する。これらのセレクタ信号A,セレクタ信号Bはそ
れぞれクロックに応じて動作するカウンタ6の出力を受
け、セレクタ信号生成回路7,セレクタ信号生成回路8
により図2に示すようなタイミングで生成される。
【0013】このようにして2−1セレクタ及び3−1
セレクタの選択された信号はnビットで構成される変換
部ラッチ回路へ入力され、パラレル/シリアル変換が行
われる。変換されたシリアル信号は2つに分かれ、1つ
はそのままポイントAに出力され、他の1つはシリアル
パリティ演算回路に出力される。本実施例のパリティ生
成部は奇数パリティを実施するように構成されており、
エクスクルーシブORゲート4とDフリップフロップ5
により構成されている。
セレクタの選択された信号はnビットで構成される変換
部ラッチ回路へ入力され、パラレル/シリアル変換が行
われる。変換されたシリアル信号は2つに分かれ、1つ
はそのままポイントAに出力され、他の1つはシリアル
パリティ演算回路に出力される。本実施例のパリティ生
成部は奇数パリティを実施するように構成されており、
エクスクルーシブORゲート4とDフリップフロップ5
により構成されている。
【0014】Dフリップフロップ回路5のリセット端子
にはリセット信号生成回路9からのリセット信号が入力
され、パリティ演算回路の初期化を行っている。このよ
うに受信ラッチ回路1−1,1−2,...,1−nか
らの出力信号は制御信号生成部のセレクタ信号生成回路
7の出力であるセレクタ信号Aによりnビットパラレル
シリアル変換部へ入力される。
にはリセット信号生成回路9からのリセット信号が入力
され、パリティ演算回路の初期化を行っている。このよ
うに受信ラッチ回路1−1,1−2,...,1−nか
らの出力信号は制御信号生成部のセレクタ信号生成回路
7の出力であるセレクタ信号Aによりnビットパラレル
シリアル変換部へ入力される。
【0015】nビットパラレル/シリアル変換部は前述
したように2−1セレクタと3−1セレクタと変換部ラ
ッチ回路とから構成されている。その入力タイミングか
らnクロック後に、図1のポイントAにn番目の信号が
あらわれ、ポイントB点に1〜nビットのパリティ演算
結果が出力される。パリティ演算結果は3−1セレクタ
3−1にフィードバックされ、セレクタ信号Bによりn
+1クロック目にポイントAにあらわれる。このように
してパリティビット付シリアル信号が生成される。
したように2−1セレクタと3−1セレクタと変換部ラ
ッチ回路とから構成されている。その入力タイミングか
らnクロック後に、図1のポイントAにn番目の信号が
あらわれ、ポイントB点に1〜nビットのパリティ演算
結果が出力される。パリティ演算結果は3−1セレクタ
3−1にフィードバックされ、セレクタ信号Bによりn
+1クロック目にポイントAにあらわれる。このように
してパリティビット付シリアル信号が生成される。
【0016】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明ではパリティ演算がパラレルシリアル変換
後に行われるためパリティ演算回路を小型化することが
できるとともに高速処理が実現できる。
うに、本発明ではパリティ演算がパラレルシリアル変換
後に行われるためパリティ演算回路を小型化することが
できるとともに高速処理が実現できる。
【図1】本発明の一実施例を示す回路図
【図2】図1の回路動作を説明するタイミングチャート
【図3】従来のパリティ付加回路を示す回路図
1−1,...,1−n 受信ラッチ
回路 2−1,...,2−n 変換部ラッ
チ回路 3−1,3−1 セレクタ 3−2,3−3,...,3−(n−1) 2−1セレ
クタ 7,8 セレクタ信
号生成回路 9 リセット信
号生成回路 4 エクスクル
ーシブOR回路 5 Dフリップ
フロップ回路
回路 2−1,...,2−n 変換部ラッ
チ回路 3−1,3−1 セレクタ 3−2,3−3,...,3−(n−1) 2−1セレ
クタ 7,8 セレクタ信
号生成回路 9 リセット信
号生成回路 4 エクスクル
ーシブOR回路 5 Dフリップ
フロップ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 11/08 - 11/10 G06F 5/00
Claims (1)
- 【請求項1】 nビットの入力パラレル信号をビット毎
にそれぞれラッチする第1〜第nの受信ラッチ回路を有
する信号受信部と、 所定のタイミングで信号の選択を行う第1,第2のセレ
クタ信号と格納情報の消去を行うリセット信号とを生成
する制御信号生成部と、 第n受信ラッチ回路の出力をラッチする第n変換部ラッ
チ回路と、2−1セレクタ回路の出力をラッチする第k
(k=2,3,…,n−1)変換部ラッチ回路と、3−
1セレクタ回路の出力をラッチする第1変換部ラッチ回
路と、第(k+1)変換部ラッチ回路の出力又は第k受
信ラッチ回路の出力のいずれかを前記第2のセレクタ信
号のタイミングに応じて選択し前記第k変換部ラッチ回
路に出力するn−2個の前記2−1セレクタ回路と、第
2変換部ラッチ回路の出力、第1受信ラッチ回路の出力
又はパリティ生成回路の出力のいずれかを前記第1及び
第2のセレクタ信号のタイミングに応じて選択し前記第
1変換部ラッチ回路に出力する前記3−1セレクタ回路
とを有するnビットパラレルシリアル変換部と、 前記第1変換部ラッチ回路の出力と前記リセット信号で
制御されるパリティ部ラッチ回路の出力とから入力信号
のパリティ信号を生成するパリティ生成回路と前記パリ
ティ部ラッチ回路とを有するパリティ生成部とから構成
され、前記パリティ生成回路のパリティ演算結果を前記3−1
セレクタ回路にフィードバックし、前記3−1セレクタ
回路は前記第1及び第2のセレクタ信号のタイミングで
パリティ信号を前記第1変換部ラッチ回路に出力し、前
記第1変換部ラッチ回路の出力からシリアル信号の直後
にパリティ信号を付加した パリティビット付シリアル信
号を得るようにしたことを特徴とするパリティ付加回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04204786A JP3135990B2 (ja) | 1992-07-31 | 1992-07-31 | パリティ付加回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04204786A JP3135990B2 (ja) | 1992-07-31 | 1992-07-31 | パリティ付加回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0652001A JPH0652001A (ja) | 1994-02-25 |
JP3135990B2 true JP3135990B2 (ja) | 2001-02-19 |
Family
ID=16496329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04204786A Expired - Fee Related JP3135990B2 (ja) | 1992-07-31 | 1992-07-31 | パリティ付加回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3135990B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7737129B2 (en) | 1995-06-05 | 2010-06-15 | Eisai R & D Management Co., Ltd. | Substituted liposaccharides useful in the treatment and prevention of endotoxemia |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7971115B2 (en) * | 2009-01-31 | 2011-06-28 | Xilinx, Inc. | Method and apparatus for detecting and correcting errors in a parallel to serial circuit |
-
1992
- 1992-07-31 JP JP04204786A patent/JP3135990B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7737129B2 (en) | 1995-06-05 | 2010-06-15 | Eisai R & D Management Co., Ltd. | Substituted liposaccharides useful in the treatment and prevention of endotoxemia |
US7994154B2 (en) | 1995-06-05 | 2011-08-09 | Ersai R&D Management Co., Ltd. | Substituted liposaccharides useful in the treatment and prevention of endotoxemia |
Also Published As
Publication number | Publication date |
---|---|
JPH0652001A (ja) | 1994-02-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001114 |
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