JP2002132492A - デジタルデータの加算回路 - Google Patents
デジタルデータの加算回路Info
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
Abstract
(57)【要約】 （修正有）
【課題】加算結果の飽和回路の省電力化を図る。
【解決手段】デジタルデータの加算回路であって、予め
定められたデータビット幅ｎを有するデータ入力１８，
１９に入力されるデジタル入力データ値を加算し、加算
出力データ値を形成して出力２１に出力するためのデジ
タル加算器２０と、加算出力データ値を上側データしき
い値Ｓmaxおよび下側データしきい値Ｓminによって定め
られたデータ値域内で制限し、データ入力２３に入力す
るための飽和回路２４とを具備し、 加算出力データ値
のｎ−ｍ個の最下位ビットＬＳＢが飽和回路２４のデー
タ入力２３に直接入力され、加算出力データ値のｍ個の
最上位ビットＭＳＢがクロックステート制御されたラッ
チレジスタ２７を経て飽和回路２４のデータ入力２３に
入力されるように切り替わることを特徴とする。
定められたデータビット幅ｎを有するデータ入力１８，
１９に入力されるデジタル入力データ値を加算し、加算
出力データ値を形成して出力２１に出力するためのデジ
タル加算器２０と、加算出力データ値を上側データしき
い値Ｓmaxおよび下側データしきい値Ｓminによって定め
られたデータ値域内で制限し、データ入力２３に入力す
るための飽和回路２４とを具備し、 加算出力データ値
のｎ−ｍ個の最下位ビットＬＳＢが飽和回路２４のデー
タ入力２３に直接入力され、加算出力データ値のｍ個の
最上位ビットＭＳＢがクロックステート制御されたラッ
チレジスタ２７を経て飽和回路２４のデータ入力２３に
入力されるように切り替わることを特徴とする。
Description
【０００１】本発明は、加算回路によって算出された出
力データの値域を制限するための飽和回路におけるデジ
タルデータの省電力加算回路に関する。
力データの値域を制限するための飽和回路におけるデジ
タルデータの省電力加算回路に関する。
【０００２】ドイツ国特許40 10 735 C 2号公報には、
デジタルワードシリアル乗算回路が開示されている。こ
れにより、２ビットパラレルの２値の信号値が演算され
る。この信号値は、それぞれ最上位および最下位を含む
重要度の順に昇順されたビットを有している。
デジタルワードシリアル乗算回路が開示されている。こ
れにより、２ビットパラレルの２値の信号値が演算され
る。この信号値は、それぞれ最上位および最下位を含む
重要度の順に昇順されたビットを有している。
【０００３】図１は飽和回路におけるデジタルデータの
加算回路を示す図である。加算回路は、２つのデジタル
データ値Ａ，Ｂをデジタル加算する。データ値Ａ，Ｂ
は、どちらもクロックが投入された入力レジスタに記入
される。また、データ値Ａ，Ｂは、予め定められたビッ
ト幅ｎを有する。入力レジスタＡ，Ｂは、入力データ
Ａ，Ｂを加算するためのバッファ記憶装置として機能す
る。また、入力レジスタＡ，Ｂは、ｎ本のデータライン
を経てデジタル加算器ＡＤＤのデータ入力に接続されて
いる。デジタル加算器ＡＤＤは、ｎ個の全加算器を元に
しており、ｎビット幅の加算出力を有し、加算によって
形成された加算出力データ値を飽和回路ＳＡＴに伝送す
る。飽和回路ＳＡＴは、加算出力データ値を上下のデジ
タルしきい値Ｓmin，Ｓmaxにより定められるデータ値域
内に制限する。これにより、デジタル出力信号を短縮す
ることができる。飽和回路ＳＡＴによって制限された加
算出力データ値は、クロックが投入された出力レジスタ
にバッファ記憶され、以降のデータ処理過程へ伝送され
る。２つの入力レジスタＡ，Ｂおよび出力レジスタは、
共通のクロックラインを経てクロック信号ＣＬＫによっ
て同期されている。
加算回路を示す図である。加算回路は、２つのデジタル
データ値Ａ，Ｂをデジタル加算する。データ値Ａ，Ｂ
は、どちらもクロックが投入された入力レジスタに記入
される。また、データ値Ａ，Ｂは、予め定められたビッ
ト幅ｎを有する。入力レジスタＡ，Ｂは、入力データ
Ａ，Ｂを加算するためのバッファ記憶装置として機能す
る。また、入力レジスタＡ，Ｂは、ｎ本のデータライン
を経てデジタル加算器ＡＤＤのデータ入力に接続されて
いる。デジタル加算器ＡＤＤは、ｎ個の全加算器を元に
しており、ｎビット幅の加算出力を有し、加算によって
形成された加算出力データ値を飽和回路ＳＡＴに伝送す
る。飽和回路ＳＡＴは、加算出力データ値を上下のデジ
タルしきい値Ｓmin，Ｓmaxにより定められるデータ値域
内に制限する。これにより、デジタル出力信号を短縮す
ることができる。飽和回路ＳＡＴによって制限された加
算出力データ値は、クロックが投入された出力レジスタ
にバッファ記憶され、以降のデータ処理過程へ伝送され
る。２つの入力レジスタＡ，Ｂおよび出力レジスタは、
共通のクロックラインを経てクロック信号ＣＬＫによっ
て同期されている。
【０００４】図２は図１に示されるような従来の加算回
路における信号の時系列図である。
路における信号の時系列図である。
【０００５】従来の加算回路は、クロック周期ＴCLKが
予め定められたクロック信号ＣＬＫをクロック信号回路
から受け取る。時刻ｔ0において信号が立ち上がると入
力データレジスタＡ，Ｂにおいてデータ変化が生じる。
すなわち、加算器ＡＤＤにおいて加算が行われる。信号
伝送時間経過後、時刻ｔ2より加算器ＡＤＤの出力に加
算出力データ値が生じる。同時に、「グリッチング（gl
itching）」が加算器ＡＤＤに発生する。すなわち、最
終の加算出力データ値が確定するまで出力データ値が上
下する。グリッチングは短期間の破壊パルスである。飽
和回路ＳＡＴは、破壊パルスによる影響をうけた加算器
ＡＤＤからのデジタル出力信号を受け取り、時刻ｔ3か
ら時刻ｔ5の間に不安定なデータを出力レジスタに伝送
する。制限された加算出力データ値は、上下のしきい値
およびデジタル加算器の加算出力値をとる間の時間ΔＴ
において前後に変動する（「トグリング（togglin
g）」）。上下のしきい値を取り替えることによって、
飽和回路ＳＡＴにより伝送されるデータは、とても多く
の切替命令を受け取る。その結果、飽和回路ＳＡＴにお
いて非常に大きい電力損失となる。
予め定められたクロック信号ＣＬＫをクロック信号回路
から受け取る。時刻ｔ0において信号が立ち上がると入
力データレジスタＡ，Ｂにおいてデータ変化が生じる。
すなわち、加算器ＡＤＤにおいて加算が行われる。信号
伝送時間経過後、時刻ｔ2より加算器ＡＤＤの出力に加
算出力データ値が生じる。同時に、「グリッチング（gl
itching）」が加算器ＡＤＤに発生する。すなわち、最
終の加算出力データ値が確定するまで出力データ値が上
下する。グリッチングは短期間の破壊パルスである。飽
和回路ＳＡＴは、破壊パルスによる影響をうけた加算器
ＡＤＤからのデジタル出力信号を受け取り、時刻ｔ3か
ら時刻ｔ5の間に不安定なデータを出力レジスタに伝送
する。制限された加算出力データ値は、上下のしきい値
およびデジタル加算器の加算出力値をとる間の時間ΔＴ
において前後に変動する（「トグリング（togglin
g）」）。上下のしきい値を取り替えることによって、
飽和回路ＳＡＴにより伝送されるデータは、とても多く
の切替命令を受け取る。その結果、飽和回路ＳＡＴにお
いて非常に大きい電力損失となる。
【０００６】それゆえ、本発明の目的は、飽和回路内の
切替命令よる電力損失を最小限にすることができる飽和
回路におけるデジタルデータの加算回路を提供すること
である。
切替命令よる電力損失を最小限にすることができる飽和
回路におけるデジタルデータの加算回路を提供すること
である。
【０００７】この目的は、請求項１に記載された特徴を
有するデジタルデータの加算回路の発明によって達成さ
れる。
有するデジタルデータの加算回路の発明によって達成さ
れる。
【０００８】本発明は、デジタルデータの加算回路であ
って、デジタル加算器のデータ入力に入力され、形成さ
れた加算出力データ値をデジタル加算器の出力に出力す
るデジタル入力データ値であって、予め定められたデー
タビット幅ｎを有する入力データ値を加算するためのデ
ジタル加算器と、
って、デジタル加算器のデータ入力に入力され、形成さ
れた加算出力データ値をデジタル加算器の出力に出力す
るデジタル入力データ値であって、予め定められたデー
タビット幅ｎを有する入力データ値を加算するためのデ
ジタル加算器と、
【０００９】加算出力データ値を上下のしきい値によっ
て定められたデータ値域内で制限し、飽和回路のデータ
入力に入力するするための飽和回路とを具備し、
て定められたデータ値域内で制限し、飽和回路のデータ
入力に入力するするための飽和回路とを具備し、
【００１０】加算出力データ値のｎ−ｍ個の最下位ビッ
ト（ＬＳＢ）が飽和回路のデータ入力に直接入力され、
加算出力データ値のｍ個の最上位ビット（ＭＳＢ）がク
ロックステート制御されたラッチレジスタを経て飽和回
路のデータ入力に入力されるように切り替わるものであ
る。
ト（ＬＳＢ）が飽和回路のデータ入力に直接入力され、
加算出力データ値のｍ個の最上位ビット（ＭＳＢ）がク
ロックステート制御されたラッチレジスタを経て飽和回
路のデータ入力に入力されるように切り替わるものであ
る。
【００１１】加算回路は、デジタル入力データ値をバッ
ファ記憶するための入力レジスタを具備することが好ま
しい。
ファ記憶するための入力レジスタを具備することが好ま
しい。
【００１２】加算回路は、飽和回路により制限された加
算出力データ値をバッファ記憶するための出力レジスタ
をさらに具備することが好ましい。
算出力データ値をバッファ記憶するための出力レジスタ
をさらに具備することが好ましい。
【００１３】加算回路は、前記デジタル入力データ値を
バッファ記憶するための入力レジスタおよび前記飽和回
路により制限された前記加算出力データ値をバッファ記
憶するための出力レジスタをさらに具備し、入力レジス
タおよび出力レジスタは、クロック信号ＣＬＫを適用す
るためにクロック信号ラインに接続されていることが好
ましい。
バッファ記憶するための入力レジスタおよび前記飽和回
路により制限された前記加算出力データ値をバッファ記
憶するための出力レジスタをさらに具備し、入力レジス
タおよび出力レジスタは、クロック信号ＣＬＫを適用す
るためにクロック信号ラインに接続されていることが好
ましい。
【００１４】クロックステート制御されたラッチレジス
タは、インバータ回路を経てクロック信号ラインに接続
された制御入力を具備することが好ましい。
タは、インバータ回路を経てクロック信号ラインに接続
された制御入力を具備することが好ましい。
【００１５】上下のデータしきい値は設定できるのが好
ましい。
ましい。
【００１６】飽和回路は、上側しきい値と加算出力デー
タ値とを比較する第1のコンパレータおよび下側しきい
値と加算出力データ値とを比較する第２のコンパレータ
を具備することが特に好ましい。
タ値とを比較する第1のコンパレータおよび下側しきい
値と加算出力データ値とを比較する第２のコンパレータ
を具備することが特に好ましい。
【００１７】本発明に係るデジタルデータの加算回路の
好ましい実施形態について、本発明の特徴部分を説明す
るべく添付した図面を参照しつつ、以下に説明する。
好ましい実施形態について、本発明の特徴部分を説明す
るべく添付した図面を参照しつつ、以下に説明する。
【００１８】図３は本発明に係るデジタルデータの加算
回路のブロック図である。図３により明らかなように、
本発明に係る加算回路１は、デジタル入力値を適用する
ための第１のデータ入力２および第２のデータ入力３を
具備している。入力データ値は、バッファ記憶のための
ｎ個の並行データライン４，５を経てそれぞれｎビット
幅で入力レジスタ６，７に書き込まれる。入力レジスタ
６，７は、それぞれクロック信号入力８，９を具備す
る。２つの入力レジスタ６，７のクロック信号入力８，
９は、クロックライン１０，１１，１２を経て加算回路
１にあるクロック信号の分岐ノード１３に接続されてい
る。クロック信号の分岐ノード１３は、内部クロックラ
イン１４を経て加算回路１のクロック信号入力１５に接
続される。入力レジスタ６，７のデータ出力は、ｎ個の
並行データライン１６，１７を経てデジタル加算器２０
のデータ入力１８，１９に接続されている。デジタル加
算器２０は、全加算器の構成を有することが好ましい。
デジタル加算器２０は、デジタルデータ入力１８，１９
にある２つのデジタル入力データ値を加算し、データ出
力２１から加算出力データ値を伝送する。
回路のブロック図である。図３により明らかなように、
本発明に係る加算回路１は、デジタル入力値を適用する
ための第１のデータ入力２および第２のデータ入力３を
具備している。入力データ値は、バッファ記憶のための
ｎ個の並行データライン４，５を経てそれぞれｎビット
幅で入力レジスタ６，７に書き込まれる。入力レジスタ
６，７は、それぞれクロック信号入力８，９を具備す
る。２つの入力レジスタ６，７のクロック信号入力８，
９は、クロックライン１０，１１，１２を経て加算回路
１にあるクロック信号の分岐ノード１３に接続されてい
る。クロック信号の分岐ノード１３は、内部クロックラ
イン１４を経て加算回路１のクロック信号入力１５に接
続される。入力レジスタ６，７のデータ出力は、ｎ個の
並行データライン１６，１７を経てデジタル加算器２０
のデータ入力１８，１９に接続されている。デジタル加
算器２０は、全加算器の構成を有することが好ましい。
デジタル加算器２０は、デジタルデータ入力１８，１９
にある２つのデジタル入力データ値を加算し、データ出
力２１から加算出力データ値を伝送する。
【００１９】形成された加算出力データ値のｎ−ｍ個の
最下位ビット（ＬＳＢ）は、ｎ−ｍ個の並列データビッ
トライン２２を経て直接的に下流の飽和回路２４のデー
タ入力２３に適用される。
最下位ビット（ＬＳＢ）は、ｎ−ｍ個の並列データビッ
トライン２２を経て直接的に下流の飽和回路２４のデー
タ入力２３に適用される。
【００２０】形成された加算出力データ値のｍ個の最上
位ビット（ＭＳＢ）は、ｍ個の並列データビットライン
２５を経てクロックステート制御されるラッチレジスタ
２７のデータ入力２６に適用される。クロックステート
制御されるラッチレジスタ２７は、制御入力２８を具備
する。この制御入力２８は、制御ライン２９を経てイン
バータ回路３１の出力３０に接続されている。インバー
タ回路３１は、入力３２を具備し、この入力３２は、信
号ライン３３を経てクロック信号の分岐ノード１３に接
続されている。インバータ回路３１は、入力３２にある
クロック信号ＣＬＫを反転させ、制御信号ＥＮとしてク
ロックステート制御されるラッチレジスタ２７の制御入
力２８に伝送される。クロックステート制御されるラッ
チレジスタ２７は、データ出力３４を有し、このデータ
出力３４は、ｍ個のデータビットライン３５を経て下流
の飽和回路２４のデータ入力２３に接続されている。飽
和回路２４は、データ入力２３にある加算出力データ値
を上側データしきい値Ｓmaxおよび下側データしきい値
Ｓminによって定められたデータ値域内に制限する。上
下のデータしきい値Ｓmax，Ｓminは、設定ライン３６，
３７を経て加算回路１の設定接続部３８，３９により設
定され得ることがより好ましい。飽和回路２４は、デー
タ出力４０を具備し、このデータ出力４０は、ｎ個の並
列データビットラインライン４１を経て加算回路１のデ
ータ出力レジスタ４３のデータ入力４２に接続されてい
る。データ出力レジスタ４３はクロック信号入力４４を
具備し、このクロック信号入力４４は、クロック信号ラ
イン４５を経てクロック信号の分岐ノード１３に接続さ
れている。データ出力レジスタ４３は、飽和回路２４に
より制限された加算出力データ値をバッファ記憶し、ｎ
個の並列接続されたデータビットライン４６を経て加算
回路１のデータ出力４７に接続されている。
位ビット（ＭＳＢ）は、ｍ個の並列データビットライン
２５を経てクロックステート制御されるラッチレジスタ
２７のデータ入力２６に適用される。クロックステート
制御されるラッチレジスタ２７は、制御入力２８を具備
する。この制御入力２８は、制御ライン２９を経てイン
バータ回路３１の出力３０に接続されている。インバー
タ回路３１は、入力３２を具備し、この入力３２は、信
号ライン３３を経てクロック信号の分岐ノード１３に接
続されている。インバータ回路３１は、入力３２にある
クロック信号ＣＬＫを反転させ、制御信号ＥＮとしてク
ロックステート制御されるラッチレジスタ２７の制御入
力２８に伝送される。クロックステート制御されるラッ
チレジスタ２７は、データ出力３４を有し、このデータ
出力３４は、ｍ個のデータビットライン３５を経て下流
の飽和回路２４のデータ入力２３に接続されている。飽
和回路２４は、データ入力２３にある加算出力データ値
を上側データしきい値Ｓmaxおよび下側データしきい値
Ｓminによって定められたデータ値域内に制限する。上
下のデータしきい値Ｓmax，Ｓminは、設定ライン３６，
３７を経て加算回路１の設定接続部３８，３９により設
定され得ることがより好ましい。飽和回路２４は、デー
タ出力４０を具備し、このデータ出力４０は、ｎ個の並
列データビットラインライン４１を経て加算回路１のデ
ータ出力レジスタ４３のデータ入力４２に接続されてい
る。データ出力レジスタ４３はクロック信号入力４４を
具備し、このクロック信号入力４４は、クロック信号ラ
イン４５を経てクロック信号の分岐ノード１３に接続さ
れている。データ出力レジスタ４３は、飽和回路２４に
より制限された加算出力データ値をバッファ記憶し、ｎ
個の並列接続されたデータビットライン４６を経て加算
回路１のデータ出力４７に接続されている。
【００２１】図４は本発明に係る加算回路に含まれる飽
和回路のブロック図である。飽和回路２４は、設定ライ
ン３６にある上側データしきい値Ｓmaxとデータ入力２
３にある加算出力データ値とを比較する第１のコンパレ
ータ４８を具備している。この目的のために、第１のコ
ンパレータ４８は、第１の信号入力４９および第２の信
号入力５０を具備する。つまり、ライン５１を経て加算
器２０により出力された加算出力データ値を受け取るた
め、およびライン５２を経て上側データしきい値Ｓmax
を受け取るためである。第１のコンパレータ４８は、制
御ライン５３を経て第１のマルチプレクサ５４を制御す
る。この第１のマルチプレクサ５４は、データライン５
６から第１のデータ入力５５を経て上側データしきい値
Ｓmaxを受け取り、データライン５８から第２のデータ
入力５７を経て加算出力データ値ＡＤＤoutを受け取
る。
和回路のブロック図である。飽和回路２４は、設定ライ
ン３６にある上側データしきい値Ｓmaxとデータ入力２
３にある加算出力データ値とを比較する第１のコンパレ
ータ４８を具備している。この目的のために、第１のコ
ンパレータ４８は、第１の信号入力４９および第２の信
号入力５０を具備する。つまり、ライン５１を経て加算
器２０により出力された加算出力データ値を受け取るた
め、およびライン５２を経て上側データしきい値Ｓmax
を受け取るためである。第１のコンパレータ４８は、制
御ライン５３を経て第１のマルチプレクサ５４を制御す
る。この第１のマルチプレクサ５４は、データライン５
６から第１のデータ入力５５を経て上側データしきい値
Ｓmaxを受け取り、データライン５８から第２のデータ
入力５７を経て加算出力データ値ＡＤＤoutを受け取
る。
【００２２】第１のマルチプレクサ５４の出力値はデー
タライン５９を経て飽和回路２４における第２のコンパ
レータの第１の信号入力６０に適用される。第２のコン
パレータ６１は、第２の信号入力６２を具備し、この第
２の信号入力は、ライン６３を経て設定ライン３７から
設定可能な下側データしきい値Ｓminを受け取る。第２
のコンパレータ６１は制御ライン６４を経て第２のマル
チプレクサ６５を制御する。この第２のマルチプレクサ
６５は、データライン６７から第１のデータ入力６６を
経て下側データしきい値Ｓminを受け取る。また、第２
のマルチプレクサ６５は、第２のデータ入力６８を具備
し、データライン６９を経て第１のマルチプレクサ５４
から伝送されたデータ値が第２のデータ入力６８に適用
される。第２のマルチプレクサ６５の出力側は、ライン
７０を経て飽和回路２４の出力４０に接続されている。
タライン５９を経て飽和回路２４における第２のコンパ
レータの第１の信号入力６０に適用される。第２のコン
パレータ６１は、第２の信号入力６２を具備し、この第
２の信号入力は、ライン６３を経て設定ライン３７から
設定可能な下側データしきい値Ｓminを受け取る。第２
のコンパレータ６１は制御ライン６４を経て第２のマル
チプレクサ６５を制御する。この第２のマルチプレクサ
６５は、データライン６７から第１のデータ入力６６を
経て下側データしきい値Ｓminを受け取る。また、第２
のマルチプレクサ６５は、第２のデータ入力６８を具備
し、データライン６９を経て第１のマルチプレクサ５４
から伝送されたデータ値が第２のデータ入力６８に適用
される。第２のマルチプレクサ６５の出力側は、ライン
７０を経て飽和回路２４の出力４０に接続されている。
【００２３】第１のコンパレータ４８が、加算器２０か
ら出力された加算出力データ値ＡＤＤoutが設定された
上側データしきい値Ｓmaxより大きいことを検出した場
合、第１のコンパレータ４８は、制御ライン５３を介し
て第１のマルチプレクサ５４を制御し、第１のマルチプ
レクサ５４において第１のデータ入力５５が出力側のデ
ータライン５９に接続するように切り替える。反対に、
第１のコンパレータ４８が、加算出力データ値ＡＤＤou
tが上側データしきい値Ｓmaxより小さいことを検出した
場合、第１のコンパレータ４８は、制御ライン５３を介
して第１のマルチプレクサ５４を制御し、第１のマルチ
プレクサ５４において第２のデータ入力５７が出力側の
データライン５９に接続するように切り替える。したが
って、現実の加算出力データ値をもとに処理される。
ら出力された加算出力データ値ＡＤＤoutが設定された
上側データしきい値Ｓmaxより大きいことを検出した場
合、第１のコンパレータ４８は、制御ライン５３を介し
て第１のマルチプレクサ５４を制御し、第１のマルチプ
レクサ５４において第１のデータ入力５５が出力側のデ
ータライン５９に接続するように切り替える。反対に、
第１のコンパレータ４８が、加算出力データ値ＡＤＤou
tが上側データしきい値Ｓmaxより小さいことを検出した
場合、第１のコンパレータ４８は、制御ライン５３を介
して第１のマルチプレクサ５４を制御し、第１のマルチ
プレクサ５４において第２のデータ入力５７が出力側の
データライン５９に接続するように切り替える。したが
って、現実の加算出力データ値をもとに処理される。
【００２４】第２のコンパレータ６１は、データライン
５９にある実際のデータ値と下側データしきい値Ｓmin
とを比較し、同様に、制御ライン６４を介して第２のマ
ルチプレクサ６５を制御する。データライン５９にある
実際のデータ値が下側データしきい値Ｓminより小さい
場合、第２のマルチプレクサ６５のデータ入力６６が飽
和回路２４のデータ出力４０に接続するように切り替え
られる。一方、データライン５９にある実際のデータ値
が下側データしきい値Ｓminより大きい場合、第２のマ
ルチプレクサ６５の第２のデータ入力６８が飽和回路２
４のデータ出力４０に接続するように切り替えられる。
５９にある実際のデータ値と下側データしきい値Ｓmin
とを比較し、同様に、制御ライン６４を介して第２のマ
ルチプレクサ６５を制御する。データライン５９にある
実際のデータ値が下側データしきい値Ｓminより小さい
場合、第２のマルチプレクサ６５のデータ入力６６が飽
和回路２４のデータ出力４０に接続するように切り替え
られる。一方、データライン５９にある実際のデータ値
が下側データしきい値Ｓminより大きい場合、第２のマ
ルチプレクサ６５の第２のデータ入力６８が飽和回路２
４のデータ出力４０に接続するように切り替えられる。
【００２５】図４に具体的に示されているように、飽和
回路２４は、２つのコンパレータ回路４８，６１および
２つのマルチプレクサ５４，６５によって実現されてい
る。
回路２４は、２つのコンパレータ回路４８，６１および
２つのマルチプレクサ５４，６５によって実現されてい
る。
【００２６】２つのデータしきい値Ｓmax，Ｓminは、よ
り好ましくは以下のようなものが選ばれる。 Ｓmax＝２(n-1)−１ Ｓmin＝−２(n-1)
り好ましくは以下のようなものが選ばれる。 Ｓmax＝２(n-1)−１ Ｓmin＝−２(n-1)
【００２７】上側データしきい値Ｓmaxは、最上位ビッ
トＭＳＢとして１つの０および最下位ビットＬＳＢとし
てｎ−１個の１を含んでいる。それゆえ、Ｓmaxは次の
ように表される。 Ｓmax＝２(n-1)−１
トＭＳＢとして１つの０および最下位ビットＬＳＢとし
てｎ−１個の１を含んでいる。それゆえ、Ｓmaxは次の
ように表される。 Ｓmax＝２(n-1)−１
【００２８】下側データしきい値Ｓminは、最上位ビッ
トＭＳＢとして１つの１および最下位ビットＬＳＢとし
てｎ−１個の０を含んでいる。
トＭＳＢとして１つの１および最下位ビットＬＳＢとし
てｎ−１個の０を含んでいる。
【００２９】下側データしきい値Ｓminは、結果的に次
のように表される。 Ｓmin＝−２(n-1)
のように表される。 Ｓmin＝−２(n-1)
【００３０】図５は図３に示されるような本発明に係る
加算回路において信号が立ち上がる様子を示した時系列
図である。クロック信号入力１５には、加算回路１に共
通のクロック信号ＣＬＫがある。時刻ｔ0において、入
力データレジスタ６，７に置かれている入力データ値
Ａ，Ｂは、クロック信号ＣＬＫが立ち上がることによっ
て時刻ｔ1で示される特定の信号伝送時間の後に立ち上
がり、デジタル加算器２０のデータ入力１８，１９に向
けてデータを伝送する。時刻ｔ2になると、デジタル出
力信号ＡＤＤoutがデジタル加算器２０のデータ出力２
１に到達する。データ出力２１に出力される出力データ
値は、時刻ｔ4まで変動し、その後確定する。
加算回路において信号が立ち上がる様子を示した時系列
図である。クロック信号入力１５には、加算回路１に共
通のクロック信号ＣＬＫがある。時刻ｔ0において、入
力データレジスタ６，７に置かれている入力データ値
Ａ，Ｂは、クロック信号ＣＬＫが立ち上がることによっ
て時刻ｔ1で示される特定の信号伝送時間の後に立ち上
がり、デジタル加算器２０のデータ入力１８，１９に向
けてデータを伝送する。時刻ｔ2になると、デジタル出
力信号ＡＤＤoutがデジタル加算器２０のデータ出力２
１に到達する。データ出力２１に出力される出力データ
値は、時刻ｔ4まで変動し、その後確定する。
【００３１】インバータ回路３１によって反転されたク
ロック信号（ＣＬＫ）’は、イネーブル信号ＥＮとして
ラッチ回路２９の制御入力２８に表れる。時刻ｔ0から
時刻ｔ6の間では、ラッチ回路２７により最上位ビット
ＭＳＢでないものが飽和回路２４に伝送されるように切
り替えられる。時刻ｔ2から時刻ｔ4の間では、データビ
ットがデジタル加算器２０のデータ出力２１において前
後に変動する。
ロック信号（ＣＬＫ）’は、イネーブル信号ＥＮとして
ラッチ回路２９の制御入力２８に表れる。時刻ｔ0から
時刻ｔ6の間では、ラッチ回路２７により最上位ビット
ＭＳＢでないものが飽和回路２４に伝送されるように切
り替えられる。時刻ｔ2から時刻ｔ4の間では、データビ
ットがデジタル加算器２０のデータ出力２１において前
後に変動する。
【００３２】時刻ｔ3から時刻ｔ4の間では、最下位ビッ
トＬＳＢのグリッチングが飽和回路２４のデータ出力４
０において生じる。最上位ビットＭＳＢ−ＳＡＴoutが
飽和回路２４のデータ入力２３において安定であるた
め、上側データしきい値Ｓmaxと下側データしきい値Ｓm
inとの間で起きる前後変動（トグリング）は、発生しな
くなり、その結果、ビット切替の命令が出される回数が
最小限になる。このように、本発明に係る加算回路１に
よれば、最上位ビットＭＳＢのためのラッチレジスタ２
７により、飽和回路２４内の切り替えによる電力損失が
最小限となる。
トＬＳＢのグリッチングが飽和回路２４のデータ出力４
０において生じる。最上位ビットＭＳＢ−ＳＡＴoutが
飽和回路２４のデータ入力２３において安定であるた
め、上側データしきい値Ｓmaxと下側データしきい値Ｓm
inとの間で起きる前後変動（トグリング）は、発生しな
くなり、その結果、ビット切替の命令が出される回数が
最小限になる。このように、本発明に係る加算回路１に
よれば、最上位ビットＭＳＢのためのラッチレジスタ２
７により、飽和回路２４内の切り替えによる電力損失が
最小限となる。
【００３３】飽和回路２４のデータ出力４０において生
じるトグリングまたは前後変動を最大限抑制するため、
ラッチされた最上位ビットＭＳＢの数ｍは以下のように
選ばれることが好ましい。 ｍ ＞ １
じるトグリングまたは前後変動を最大限抑制するため、
ラッチされた最上位ビットＭＳＢの数ｍは以下のように
選ばれることが好ましい。 ｍ ＞ １
【００３４】ｍの値が増加すると飽和回路２４内の切り
替えによる電力損失は降下するが、ラッチレジスタ２７
内の切替命令のために切り替えによる電力損失は増加す
る。加算回路１全体で切り替えによる電力損失を最小限
にするためには、以下のようにすることで達成される。 ｍ＝１＋２
替えによる電力損失は降下するが、ラッチレジスタ２７
内の切替命令のために切り替えによる電力損失は増加す
る。加算回路１全体で切り替えによる電力損失を最小限
にするためには、以下のようにすることで達成される。 ｍ＝１＋２
【００３５】加算されるための入力データのデータビッ
ト幅ｎは一般的に２０データビット以上である。選択さ
れたしきい値Ｓmin，Ｓmaxによって、４または５データ
ビットの値がｍとして選ばれるのが好ましい。
ト幅ｎは一般的に２０データビット以上である。選択さ
れたしきい値Ｓmin，Ｓmaxによって、４または５データ
ビットの値がｍとして選ばれるのが好ましい。
【図１】 デジタルデータの加算回路を表す図である。
【図２】 従来の加算回路における信号の立ち上がりを
表す時系列図である。
表す時系列図である。
【図３】 本発明に係るデジタルデータの加算回路のブ
ロック図である。
ロック図である。
【図４】 本発明に係る加算回路に含まれる飽和回路の
ブロック図である。
ブロック図である。
【図５】 本発明に係る加算回路において信号が立ち上
がる様子を示した時系列図である。
がる様子を示した時系列図である。
１…加算回路 ２…第１のデータ入力 ３…第２のデー
タ入力 ４…データライン ５…データライン ６…入
力レジスタ ７…入力レジスタ ８…クロック信号入力
９…クロック信号入力 １０…クロックライン １１
…クロックライン １２…クロックライン １３…クロ
ック信号分岐ノード １４…内部クロックライン １５
…クロック信号入力 １６…データライン １７…デー
タライン １８…データ入力 １９…データ入力 ２０…デジタル
加算器 ２１…デジタル加算器の出力 ２２…ＬＳＢ用
データライン ２３…データ入力 ２４…飽和回路 ２
５…ＭＳＢ用データライン ２６…データ入力 ２７…
クロックステート制御されたラッチレジスタ ２８…制
御入力 ２９…制御ライン ３０…インバータ回路の出
力 ３１…インバータ回路 ３２…インバータ回路の入
力 ３３…信号ライン ３４…データ出力 ３５…デー
タライン ３６…設定ライン ３７…設定ライン ３８
…設定接続部 ３９…設定接続部 ４０…飽和回路の出
力 ４１…飽和回路の出力 ４２…データ入力 ４３…出力
レジスタ ４４…クロック信号入力 ４５…クロック信
号ライン ４６…データビットライン ４７…加算回路
のデータ出力 ４８…コンパレータ回路 ４９…第１の
信号入力 ５０…第２の信号入力 ５１…ライン ５２
…ライン ５３…制御ライン ５４…第１のマルチプレ
クサ ５５…第１のデータ出力 ５６…データライン
５７…第２のデータ入力 ５８…データライン ５９…
データライン ６０…第１の信号入力 ６１…第２のコ
ンパレータ ６２…第２の信号入力 ６３…ライン ６
４…制御ライン ６５…第２のマルチプレクサ ６６…
第１のデータ入力 ６７…データライン ６８…第２の
データ入力 ６９…データライン ７０…ライン
タ入力 ４…データライン ５…データライン ６…入
力レジスタ ７…入力レジスタ ８…クロック信号入力
９…クロック信号入力 １０…クロックライン １１
…クロックライン １２…クロックライン １３…クロ
ック信号分岐ノード １４…内部クロックライン １５
…クロック信号入力 １６…データライン １７…デー
タライン １８…データ入力 １９…データ入力 ２０…デジタル
加算器 ２１…デジタル加算器の出力 ２２…ＬＳＢ用
データライン ２３…データ入力 ２４…飽和回路 ２
５…ＭＳＢ用データライン ２６…データ入力 ２７…
クロックステート制御されたラッチレジスタ ２８…制
御入力 ２９…制御ライン ３０…インバータ回路の出
力 ３１…インバータ回路 ３２…インバータ回路の入
力 ３３…信号ライン ３４…データ出力 ３５…デー
タライン ３６…設定ライン ３７…設定ライン ３８
…設定接続部 ３９…設定接続部 ４０…飽和回路の出
力 ４１…飽和回路の出力 ４２…データ入力 ４３…出力
レジスタ ４４…クロック信号入力 ４５…クロック信
号ライン ４６…データビットライン ４７…加算回路
のデータ出力 ４８…コンパレータ回路 ４９…第１の
信号入力 ５０…第２の信号入力 ５１…ライン ５２
…ライン ５３…制御ライン ５４…第１のマルチプレ
クサ ５５…第１のデータ出力 ５６…データライン
５７…第２のデータ入力 ５８…データライン ５９…
データライン ６０…第１の信号入力 ６１…第２のコ
ンパレータ ６２…第２の信号入力 ６３…ライン ６
４…制御ライン ６５…第２のマルチプレクサ ６６…
第１のデータ入力 ６７…データライン ６８…第２の
データ入力 ６９…データライン ７０…ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ネタルバル フィリップ スウェーデン王国 58243 リンコエピン グ グリップガタン ３ Ｆターム(参考） 5B022 AA00 BA02 CA01 CA04 CA08 DA06 FA09
Claims (7)
- 【請求項１】 デジタルデータの加算回路であって、 デジタル加算器（２０）のデータ入力（１８，１９）に
入力されるデジタル入力データ値を加算し、加算出力デ
ータ値を形成して前記デジタル加算器（２０）の出力
（２１）に出力するためのデジタル加算器（２０）であ
って、前記データ入力（１８，１９）が予め定められた
データビット幅ｎを有するデジタル加算器（２０）と、 前記加算出力データ値を上側データしきい値（Ｓmax）
および下側データしきい値（Ｓmin）によって定められ
たデータ値域内で制限し、飽和回路（２４）のデータ入
力（２３）に入力するための飽和回路（２４）とを具備
し、 クロック信号（ＣＬＫ）が与えられたときに前記加算出
力データ値のｎ−ｍ個の最下位ビット（ＬＳＢ）が前記
飽和回路（２４）のデータ入力（２３）に直接入力さ
れ、反転されたクロック信号（（ＣＬＫ）’）が与えら
れたときに前記加算出力データ値のｍ個の最上位ビット
（ＭＳＢ）がクロックステート制御されたラッチレジス
タ（２７）を経て前記飽和回路（２４）のデータ入力
（２３）に入力されるように切り替わることを特徴とす
る加算回路。 - 【請求項２】 前記加算回路は、前記デジタル入力デー
タ値をバッファ記憶するための入力レジスタ（６，７）
をさらに具備することを特徴とする請求項１記載の加算
回路。 - 【請求項３】 前記加算回路は、前記飽和回路（２４）
により制限された前記加算出力データ値をバッファ記憶
するための出力レジスタ（４３）をさらに具備すること
を特徴とする請求項１または２記載の加算回路。 - 【請求項４】 前記加算回路は、前記デジタル入力デー
タ値をバッファ記憶するための入力レジスタ（６，７）
および前記飽和回路（２４）により制限された前記加算
出力データ値をバッファ記憶するための出力レジスタ
（４３）をさらに具備し、 前記入力レジスタ（６，７）および前記出力レジスタ
（４３）は、クロック信号（ＣＬＫ）を適用するために
クロック信号ラインに接続されていることを特徴とする
請求項１記載の加算回路。 - 【請求項５】 前記クロックステート制御されたラッチ
レジスタ（２７）は、インバータ回路（３１）を経て前
記クロック信号ラインに接続された制御入力（２８）を
具備することを特徴とする請求項１〜４のいずれかに記
載の加算回路。 - 【請求項６】 前記２つのデータしきい値（Ｓmin，Ｓm
ax）は設定できることを特徴とする請求項１〜５のいず
れかに記載の加算回路。 - 【請求項７】 前記飽和回路（２４）は、前記上側しき
い値（Ｓmax）と前記加算出力データ値とを比較する第1
のコンパレータ（４８）および前記下側しきい値（Ｓmi
n）と前記加算出力データ値とを比較する第２のコンパ
レータ（６１）を具備することを特徴とする請求項１〜
６のいずれかに記載の加算回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10041511A DE10041511C1 (de) | 2000-08-24 | 2000-08-24 | Additionsschaltung für digitale Daten |
| DE10041511.3 | 2000-08-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002132492A true JP2002132492A (ja) | 2002-05-10 |
| JP3453570B2 JP3453570B2 (ja) | 2003-10-06 |
Family
ID=7653596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252692A Expired - Fee Related JP3453570B2 (ja) | 2000-08-24 | 2001-08-23 | デジタルデータの加算回路 |
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|---|---|
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| EP (1) | EP1184783B1 (ja) |
| JP (1) | JP3453570B2 (ja) |
| DE (2) | DE10041511C1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266581B2 (en) | 2003-06-23 | 2007-09-04 | Oki Electric Industry Co., Ltd. | Arithmetic circuit |
| JP2010020625A (ja) * | 2008-07-11 | 2010-01-28 | Seiko Epson Corp | 信号処理プロセッサ及び半導体装置 |
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|---|---|---|---|---|
| US8085813B2 (en) * | 1999-10-28 | 2011-12-27 | Lightwaves Systems, Inc. | Method for routing data packets using an IP address based on geo position |
| US9900734B2 (en) | 1999-10-28 | 2018-02-20 | Lightwaves Systems, Inc. | Method for routing data packets using an IP address based on geo position |
| US8766773B2 (en) | 2001-03-20 | 2014-07-01 | Lightwaves Systems, Inc. | Ultra wideband radio frequency identification system, method, and apparatus |
| US7545868B2 (en) | 2001-03-20 | 2009-06-09 | Lightwaves Systems, Inc. | High bandwidth data transport system |
| US7461118B2 (en) | 2003-04-09 | 2008-12-02 | Infineon Technologies Ag | Arithmetic logic unit with merged circuitry for comparison, minimum/maximum selection and saturation for signed and unsigned numbers |
| US8257398B2 (en) * | 2003-06-18 | 2012-09-04 | Jackson Roger P | Polyaxial bone screw with cam capture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4382179A (en) * | 1980-07-21 | 1983-05-03 | Ncr Corporation | Address range timer/counter |
| US4760374A (en) * | 1984-11-29 | 1988-07-26 | Advanced Micro Devices, Inc. | Bounds checker |
| US5010509A (en) * | 1988-10-05 | 1991-04-23 | United Technologies Corporation | Accumulator for complex numbers |
| US4970676A (en) * | 1989-04-04 | 1990-11-13 | Rca Licensing Corporation | Digital word-serial multiplier circuitry |
| JPH0997178A (ja) * | 1995-09-29 | 1997-04-08 | Matsushita Electric Ind Co Ltd | 飽和演算処理装置および方法 |
| US6519620B1 (en) * | 1999-04-22 | 2003-02-11 | International Business Machines Corporation | Saturation select apparatus and method therefor |
-
2000
- 2000-08-24 DE DE10041511A patent/DE10041511C1/de not_active Expired - Fee Related
-
2001
- 2001-08-17 DE DE50104365T patent/DE50104365D1/de not_active Expired - Lifetime
- 2001-08-17 EP EP01119936A patent/EP1184783B1/de not_active Expired - Lifetime
- 2001-08-22 US US09/935,791 patent/US6868432B2/en not_active Expired - Fee Related
- 2001-08-23 JP JP2001252692A patent/JP3453570B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266581B2 (en) | 2003-06-23 | 2007-09-04 | Oki Electric Industry Co., Ltd. | Arithmetic circuit |
| JP2010020625A (ja) * | 2008-07-11 | 2010-01-28 | Seiko Epson Corp | 信号処理プロセッサ及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE50104365D1 (de) | 2004-12-09 |
| US6868432B2 (en) | 2005-03-15 |
| DE10041511C1 (de) | 2001-08-09 |
| EP1184783B1 (de) | 2004-11-03 |
| US20020075975A1 (en) | 2002-06-20 |
| JP3453570B2 (ja) | 2003-10-06 |
| EP1184783A1 (de) | 2002-03-06 |
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