KR100300548B1 - 바운싱제거회로 - Google Patents

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Abstract

본 발명은 스위칭 수단으로부터 발생한 논리신호를 N비트 쉬프트 레지스터를 이용하여 쉬프트시킨 다음, 쉬프트 레지스터에서 출력되는 N비트의 신호가 모두 동일한 논리값을 가질 때에만 상기 스위칭 수단으로부터 발생한 논리신호가 다음단으로 출력되도록 하여, 바운싱을 제거함은 물론 출력신호의 전달선을 하나만 구비하도록 하여 다음단 회로와의 인터페이스를 간략화하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 쉬프트 레지스터와 검출부, 출력부를 포함하여 이루어진다. 쉬프트 레지스터는 스위칭 수단의 온/오프 동작에 의해 발생한 논리값 0 또는 1의 논리신호를 입력으로 받고, 논리신호가 클럭신호에 의해 쉬프트되어 N비트의 출력신호를 발생시킨다. 검출부는 N비트의 출력신호를 입력으로 받고, N비트의 출력신호가 모두 동일한 논리값을 가질 때 논리값 1의 검출신호를 발생시킨다. 출력부는 N비트의 출력신호의 최상위비트를 입력으로 받고, 검출신호의 논리값이 1일 때 인에이블 되어 N비트의 출력신호의 최상위비트를 출력한다. 이에 본 발명은 바운싱이 제거되는 효과를 제공함은 물론 출력신호의 전달선을 하나만 구비함으로써 다음단 회로와의 인터페이스가 간단해지는 효과를 제공한다.

Description

바운싱 제거회로
본 발명은 바운싱 제거회로에 관한 것으로, 특히 디지탈 논리회로에서 스위칭수단의 스위칭 동작에 의한 바운싱으로 인하여 출력신호의 논리상태가 불안정해지는 것을 방지하기 위한 바운싱 제거회로에 관한 것이다.
일반적으로 종래의 바운싱 제거회로는 RS 래치를 사용하였는데, 이와 같은 종래의 바운싱 제거회로를 도 1에 나타내었다.
도 1에서 스위치(SW1)가 A지점에 연결되어있는 상태가 오래동안 지속되었다면 낸드 게이트(NAND1)의 입력 S는 논리값 0이 되고, 다른 낸드 게이트(NAND2)의 입력 R은 논리값 1이된다. 이 상태에서 스위치(SW1)가 B지점에 연결되면 낸드 게이트(NAND2)의 입력신호 R의 논리값은 0이 되고, 낸드 게이트(NAND1)의 입력신호 S의 논리값은 1이된다.
이때 입력신호 R에서는 순간적으로 다수개의 펄스신호가 발생하는 바운싱이 일어난다. 그러나 이때 다른 입력신호 S의 논리값이 1로 고정되기 때문에 입력신호 R에 발생하는 바운싱은 출력신호 Q, /Q에 아무런 영향도 미치지 못한다. 즉 바운싱이 제거되는 것이다. 이와 같은 동작은 입력신호 S와 R 상호간에 보완적으로 이루어진다.
그러나 상술한 스위칭 동작에 의해 두 개의 입력신호 S와 R에 모두 바운싱이 발생하면 상호 보완이 이루어지지 않아 출력신호는 어쩔 수 없이 불안정해질 수밖에 없다.
또한 하나의 스위칭 수단에 대해 두 개의 신호 전달선이 필요하기 때문에, 많은 수의 스위칭 수단을 구비하는 경우에는 스위칭 수단과 다음단 회로 사이의 인터페이스가 매우 복잡해진다.
본 발명은 스위칭 수단으로부터 발생한 논리신호를 N비트 쉬프트 레지스터를 이용하여 쉬프트시킨 다음, 쉬프트 레지스터에서 출력되는 N비트의 신호가 모두 동일한 논리값을 가질 때에만 상기 스위칭 수단으로부터 발생한 논리신호가 다음단으로 출력되도록 하여, 바운싱을 제거함은 물론 출력신호의 전달선을 하나만 구비하도록 하여 다음단 회로와의 인터페이스를 간략화하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 쉬프트 레지스터와 검출부, 출력부를 포함하여 이루어진다.
쉬프트 레지스터는 스위칭 수단의 온/오프 동작에 의해 발생한 논리값 0 또는 1의 논리신호를 입력으로 받고, 논리신호가 클럭신호에 의해 쉬프트되어 N비트의 출력신호를 발생시킨다.
검출부는 N비트의 출력신호를 입력으로 받고, N비트의 출력신호가 모두 동일한 논리값을 가질 때 논리값 1의 검출신호를 발생시킨다.
출력부는 N비트의 출력신호의 최상위비트를 입력으로 받고, 검출신호의 논리값이 1일 때 인에이블 되어 N비트의 출력신호의 최상위비트를 출력한다.
도 1은 종래의 바운싱 제거회로를 나타낸 회로도.
도 2a는 본 발명에 따른 바운싱 제거회로의 회로도.
도 2b는 도 2a에 나타낸 본 발명에 따른 바운싱 제거회로의 검출부를 나타낸 회로도.
도 3은 본 발명에 따른 바운싱 제거회로의 동작 특성을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
SW1, SW2 : 스위치 NAND1, NAND2 : 낸드 게이트
R : 저항 21 : 쉬프트 레지스터
22 : 클럭 발생기 23 : 검출부
24 : 출력부 XNOR : 배타적 노어 게이트
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2 내지 도 3을 참조하여 설명하면 다음과 같다. 먼저 도 2a는 본 발명에 따른 바운싱 제거회로의 회로도이며, 도 2b는 도 2a에 나타낸 본 발명에 따른 바운싱 제거회로의 검출부를 나타낸 회로도이다.
도 2a에 나타낸 바와 같이, 전원전압(VDD)과 접지(VSS) 사이에는 스위치(SW2)와 저항(R)이 직렬 연결된다. 스위치(SW2)와 저항(R) 사이의 노드(A)에서 발생하는 신호가 바운싱 제거회로의 입력신호가 된다.
쉬프트 레지스터(21)는 상술한 스위치(SW2)에서 발생한 입력신호를 입력받아 쉬프트시켜서 N비트의 출력신호를 발생시킨다. 이 쉬프트 레지스터(21)는 별도로 마련된 클럭 발생기(22)에서 발생하는 소정 주파수의 클럭신호에 의해 쉬프트 동작이 이루어진다.
쉬프트 레지스터(21)에서 출력되는 N비트의 출력신호는 검출부(23)에 입력된다. 검출부(23)는 입력된 N비트의 신호의 논리값이 모두 동일한 경우, 즉 모두 0이거나 모두 1인 경우에만 논리값 1의 검출신호를 발생시킨다.
검출부(23)에서 발생한 검출신호는 출력부(24)에 인에이블 신호(E)로서 입력된다. 또한 이 출력부(24)에는 상술한 쉬프트 레지스터(21)에서 출력되는 N비트의 출력신호 가운데 최상위 비트인 N번째 비트가 데이타 신호(D)로서 입력된다. 출력부(24)는 인에이블 신호(E)의 논리값이 1일 때에만 입력된 데이타 신호(D)를 출력한다.
도 2b에서 검출부(23)는 배타적 노어 게이트(XNOR)로 구성되는 것을 알 수 있다. 배타적 노어 게이트(XNOR)에는 쉬프트 레지스터(21)에서 출력되는 N비트의 출력신호가 입력된다. 따라서 입력된 N비트의 신호가 모두 동일한 논리값을 가질 때 논리값 1의 인에이블 신호를 발생시키며, 적어도 1비트라도 다른 논리값을 가지면 인에이블 신호의 논리값은 0이된다.
따라서, 스위치(SW2)가 턴 오프된 상태가 오랜동안 지속되어 쉬프트 레지스터(21)의 N비트 출력신호의 논리값이 모두 0인 상태에서 스위치(SW2)가 턴 온되면 쉬프트 레지스터(21)에는 논리값 1의 신호가 입력된다.
그러나 N개의 클럭이 발생해야만 쉬프트 레지스터(21)의 출력이 모두 1이 되므로, 이때까지는 검출부(23)에서 인에이블 신호(E)가 발생하지도 않는다.
N개의 클럭이 입력되어 쉬프트 레지스터(21)의 N비트 출력이 모두 1이되면 검출부(23)에서는 논리값 1의 인에이블 신호(E)를 발생시켜서 출력부(24)를 인에이블 시킨다. 이때 쉬프트 레지스터(21)의 N비트 출력신호 가운데 최상위 비트인 N번째 비트의 논리값은 1이므로 이 논리값 1의 신호가 인에이블된 출력부(24)를 통해 다음단의 회로로 출력(OUT)되는 것이다.
도 3은 본 발명에 따른 바운싱 제거회로의 동작 특성을 나타낸 타이밍도이다. 도 3에서 A는 쉬프트 레지스터의 입력신호이며, 스위치의 턴 온 시점과 턴 오프 시점에서 바운싱이 발생한 것을 알 수 있다. 그러나 출력부의 출력신호(OUT)는 입력신호 A보다 시간 T만큼 지연된 상태에서 출력되는데, 이 시간 T는 쉬프트 레지스터의 출력신호의 논리값에 따라 검출부(23)의 인에이블 신호(E) 출력시점이 지연되기 때문이다.
클럭신호의 주파수가 F이고, 쉬프트 레지스터의 출력신호가 N비트일 때, 지연시간 T는 N/F로 표현할 수 있다.
따라서 본 발명은 스위칭 수단으로부터 발생한 논리신호를 N비트 쉬프트 레지스터를 이용하여 쉬프트시킨 다음, 쉬프트 레지스터에서 출력되는 N비트의 신호가 모두 동일한 논리값을 가질 때에만 상기 스위칭 수단으로부터 발생한 논리신호가 다음단으로 출력되도록 하여, 바운싱이 제거되는 효과를 제공함은 물론 출력신호의 전달선을 하나만 구비함으로써 다음단 회로와의 인터페이스가 간단해지는 효과를 제공한다.

Claims (1)

  1. 소정주파수의 클럭신호를 발생하는 클럭발생기화; 스위칭 수단의 온/오프 동작에 의해 발생한 논리값 0 또는 1의 논리신호가 입력되고, 상기 논리신호가 상기 클럭신호에 의해 쉬프트되어 N비트의 출력신호를 발생시키는 쉬프트 레지스터를 포함하는 바운싱 제거회로에 있어서, 상기 N비트의 출력신호가 입력되며, 상기 N비트의 출력신호가 모두 동일한 논리값을 가질 때 논리값 1의 검출신호를 발생시키도록 배타적 노이게이트로 구성된 검출부와, 상기 N비트의 출력신호의 최상위 비트가 입력되고, 상기 검출신호의 노리값이 1일때 인에이블 되어 상기 N비트의 출력신호의 최상위비트를 출력하도록 래치로 구성된 출력부를 더 포함하는 바운싱 제거회로.
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