KR100198962B1 - 글리치가 없는 d 플립플롭회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

글리치가 없는 D 플립플롭회로.

2. 발명이 해결하려고 하는 기술적 과제

입력신호의 전환시에도 글리치가 발생하지 않도록 하고자 함.

3. 발명의 해결방법의 요지

입력되는 클럭의 제어를 받아 입력된 데이타 값을 반전시키는 입력데이타 래치수단과, 상기 래치수단의 출력 값과 입력되는 클럭의 제어를 받아 출력 데이타 값을 제어하는 제어 신호를 출력하는 수단, 및 상기 제어신호 출력수단의 제어에 의해 저장된 값을 출력하는 수단을 구비한 D 플립플롭회로에 있어서, 상기 래치수단의 출력값이 하이인 경우에 상기 제어신호 출력수단의 출력값에 영향을 미치지 않도록 채널을 차단하고, 상기 래치수단의 출력 값이 로우이고, 입력된 클럭이 로우이면 상기 제어신호 출력수단의 출력값을 하이로 변환시키기 위한 전압값을 제공하는 수단을 더 포함하여 이루어짐.

4. 발명의 중요한 용도

D 플립플롭회로.

Description

글리치가 없는 D 플립플롭회로

본 발명은 글리치(glitch)를 발생하지 않는 개선된 D 플립플롭회로에 관한 것이다.

공정 기술이 발달함에 따라 하나의 칩에 더 많은 기능을 집적시키려는 노력이 증가하고 있다. 즉, 이제는 하나의 칩이 단순한 기능 블럭의 역할을 하는 것이 아니라 복잡한 하나의 시스템을 형성하고 있는 것이다.

이와 같이 복잡한 시스템을 하나의 칩에 구현할 때 클럭을 공급하는 일이 매우 어려워진다. 즉, 칩 안의 서로 다른 위치에 있는 기능 블럭에 공급되는 클럭이 연결선 등의 지연 시간 차이로 인해 비뚤어짐(skew)이 있을 경우에는 전체 시스템이 동작하지 않을 수도 있다.

이러한 문제는 클럭 공급선의 수가 많을수록 더 심각해진다. 예를 들어, 4 위상 클럭을 사용하는 시스템과 2 위상 클럭을 사용하는 시스템을 비교해보면 4 위상 클럭을 사용하는 시스템의 경우에 클럭의 비뚤어짐에 의해 시스템이 오동작할 가능성이 많다.

따라서, 가장 이상적인 경우는 하나의 클럭 신호만을 이용해서 시스템을 동작시키는 것이다. 이러한 D 플립플롭을 도 1 에 도시하였다.

도 1 은 Yuan 등이 고안한 종래의 D 플립플롭 회로도를 나타낸다.

종래의 D 플립플롭의 동작을 살펴보면 다음과 같다.

데이타 입력단(D)이 계속 로우(low) 상태를 유지하고, Q_B는 하이(high) 상태를 유지하고 있다고 가정하면, 클럭 입력단(Φ)이 로우(low)일 때 노드 A와 B는 하이(high)로 충전된다. 그리고, 클럭 입력단(Φ)이 하이(high)로 올라가면 데이타 입력단(D)의 값이 Q로 전달되는데 여기서 문제가 발생한다.

즉, 클럭 입력단(Φ)이 하이(high)로 올라갔을 때, NMOS 트랜지스터 M5와 M6에 의해 노드 B가 로우(low)로 방전되어 PMOS 트랜지스터 M7을 통해 QB를 하이(high)로 올려야 하는데, 노드 B가 로우(low)로 방전되기 전에 NMOS 트랜지스터 M8과 M9에 의해 QB가 잠깐 동안 로우(low)로 방전된다.

도 2(d) 는 SPICE 모의 실험 결과인데, 맨 밑에 도시한 것과 같이 QB의 순간적인 방전이 있는 것을 알 수 있다.

그러므로, 이러한 종래의 D 플립플롭은 입력신호의 전환시에 순간적으로 이상 전류가 발생하여 이러한 글리치로 인해 다음단에 이상 신호를 전달할 수 있어 오동작을 일으키는 문제점이 있었다.

따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 종래의 문제점인 글리치를 감소시켜 안정된 동작을 보장할 수 있는 D 플립플롭회로를 제공하는데 그 목적이 있다.

도 1 은 종래 D 플립플롭의 회로도,

도 2 는 종래 D 플립플롭과 본 발명의 시뮬레이션 결과 그래프,

도 3 은 본 발명에 따른 D 플립플롭의 회로도.

상기 목적을 달성하기 위한 본 발명은, 입력되는 클럭의 제어를 받아 입력된 데이타 값을 반전시키는 입력데이타 래치수단과, 상기 래치수단의 출력 값과 입력되는 클럭의 제어를 받아 출력 데이타 값을 제어하는 제어 신호를 출력하는 수단, 및 상기 제어신호 출력수단의 제어에 의해 저장된 값을 출력하는 수단을 구비한 D 플립플롭회로에 있어서, 상기 래치수단의 출력값이 하이인 경우에 상기 제어신호 출력수단의 출력값에 영향을 미치지 않도록 채널을 차단하고, 상기 래치수단의 출력 값이 로우이고, 입력된 클럭이 로우이면 상기 제어신호 출력수단의 출력값을 하이로 변환시키기 위한 전압값을 제공하는 수단을 더 포함한 것을 특징으로 한다.

이하, 첨부된 도 2 및 도 3 을 참조하여 본 발명의 일실시예를 상세히 설명한다.

도 2 는 종래의 D 플립플롭과 본 발명의 시뮬레이선 결과 그래프이고, 도 3 은 본 발명에 따른 D 플립플롭의 회로도를 나타낸다.

도 2 에서 시간 t=0ns 시점에서 데이타는 로우('0'), 클럭은 로우('0'), 출력 QB는 로우('0')이고, 노드 A는 하이, 노드 B는 로우인 상태에 있다면, 다음 시간 t=2.5ns에서 클럭이 하이가 되면 노드 B가 접지전위로 떨어 지면서 PMOS 트랜지스터 M7이 도통되어 출력 QB는 하이상태가 된다. 다음 클럭이 로우(low)로 있다가 하이(high)가 되어도 출력 QB는 마찬 가지로 하이(high)에 머물게 된다.

여기서, 종래의 D 플립플롭과 차이가 발생하는데, 종래의 경우에는 클럭이 로우인 동안 노드 A가 하이가 되면 노드 B도 하이로 충전되었으나, 본 발명에서는 PMOS 트랜지스터 M₁₀이 불통상태로 되어 노드 B가 하이로 충전되는 것을 막아준다. 즉, 도 2 에 나타낸 바와 같이 노드 B가 하이로 프리차지 되어서 생기는 글리치가 발생하지 않는다.

다음 2번째 클럭이 로우(low)에 있는 동안 입력 데이타가 하이(high)로 변하면 노드 A 전압이 접지전위로 방전되며, 노드 B는 하이(high)로 충전된다. 그러나, 출력은 NMOS 트랜지스터 M9가 불통 상태로서 변하지 않는다.

다음 3번째 클럭이 하이가 되면 NMOS 트랜지스터 M9가 도통하게 되면서 출력 QB는 접지전위로 방전하게 된다. 이후의 동작은 앞의 동작 설명과 유사하므로 생략한다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

상기와 같이 이루어지는 본 발명은 클럭이 로우인 동안 노드 A가 하이로 충전되어도 노드 B를 로우로 유지하도록 함으로써, 입력신호의 전환시에도 글리치의 발생을 방지할 수 있어, 시스템의 오동작을 막을 수 있는 효과가 있다.

Claims (1)

1. 입력되는 클럭의 제어를 받아 입력된 데이타 값을 반전시키는 입력데이타 래치수단과, 상기 래치수단의 출력 값과 입력되는 클럭의 제어를 받아 출력 데이타 값을 제어하는 제어 신호를 출력하는 수단, 및 상기 제어신호 출력수단의 제어에 의해 저장된 값을 출력하는 수단을 구비한 D 플립플롭회로에 있어서,

   상기 래치수단의 출력값이 하이인 경우에 상기 제어신호 출력수단의 출력값에 영향을 미치지 않도록 채널을 차단하고, 상기 래치수단의 출력 값이 로우이고, 입력된 클럭이 로우이면 상기 제어신호 출력수단의 출력값을 하이로 변환시키기 위한 전압값을 제공하는 수단을 더 포함한 것을 특징으로 하는 D 플립플롭회로.