KR100416379B1 - 고속 방전-억제 디 플립플롭 - Google Patents
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Abstract
여기에 개시되는 고속 디 플립플롭은 제 1 및 제 2 프리챠지 회로들과 제 1 내지 제 5 스위치 회로들을 포함한다. 제 1 프리챠지 회로는 클럭 신호에 응답하여 제 1 공급 전압으로 제 1 및 제 2 내부 노드들을 프리챠지하고, 제 1 스위치 회로는 입력 신호에 응답하여 제 1 내부 노드와 제 3 내부 노드 사이에 제 1 방전 경로를 제공한다. 제 2 스위치 회로는 제 1 내부 노드의 전위에 응답하여 제 2 내부 노드와 제 3 내부 노드 사이에 제 2 방전 경로를 제공한다. 제 2 프리챠지 회로는 제 2 내부 노드의 전위에 응답하여 제 1 공급 전압으로 출력 단자를 프리챠지한다. 제 3 스위치 회로는 클럭 신호와 제 2 내부 노드의 전위에 응답하여 출력 단자와 제 3 내부 노드 사이에 제 3 방전 경로를 제공한다. 제 4 스위치 회로는 클럭 신호에 응답하여 제 1 내지 제 3 방전 경로들을 제 2 공급 전압과 연결한다.
Description
본 발명은 반도체 집적 회로들에 관한 것이다. 좀 더 구체적으로, 본 발명은 클럭 신호에 동기되어 입력 신호를 저장하거나 저장된 신호를 출력하는 메모리 기능을 가지는 D 플립플롭(flip-flop)에 관한 것이다.
현대 사회의 정보 통신 기술은 사회 문화의 전반에 걸쳐서 많은 영향을 미치고 있다. 특히, 인터넷 기술, 개인용 단말기, 휴대용 컴퓨터 등의 급속한 발달로 인해서 사회 구성원이 접하고 처리해야 하는 정보량은 점점 더 늘어나고 있다. 이러한 상황과 맞물려 1GHz 이상의 클럭 속도로 동작하는 마이크로프로세서가 속속 개발되어 오고 있다. 이렇게 시스템의 고집적 및 고속화 추세에 있어서, 고속 디지털 시스템을 구성하는 내부 회로들이나 클럭 네트워크(clock network)에 대한 세심한 설계가 절실히 요구되고 있다. 고속 디지털 시스템의 내부 회로들은 크게 두가지 기능들로 구분될 수 있다. 첫번째 기능은 입력 신호에 응답하여 원하는 출력 신호를 내보내는 로직 기능이다. 두번째 기능은 클럭 신호에 동기되어 입력 신호를 저장하거나 저장된 신호를 출력하는 메모리 기능이다. 그러한 메모리 기능을 갖는 블록 내에서 가장 기본적이고 핵심이 되는 부분이 플립플롭이다.
플립플롭의 가장 기본적인 구조는 두 개의 JK 래치들을 연결한 마스터-슬레이브 구조(master-slave structure)이다. 하지만, 그러한 구조는, 너무 복잡하고 동작 속도가 느리기 때문에, 고속의 디지털 시스템에는 적용할 수 없다는 단점이 있다. 이러한 단점을 개선하기 위해서 내부 노드의 기생 커패시턴스를 이용하는 다이나믹 형태(dynamic type)의 플립플롭들이 개발되어 왔다. 하지만, 이러한 다이나믹 플립플롭은 두 종류 또는 그 보다 많은 종류의 클럭 신호들을 필요로 할 뿐만 아니라 클락 신호들 간의 스큐(skew)에 의해서 야기되는 레이싱(racing) 문제에 매우 민감하다는 단점이 있다. 이러한 단점을 극복하기 위해서 TSPC(true single phase clocking) D 플립플롭이 제안되어 왔다. TSPC D 플립플롭은 절대로 반전되지 않는 단지 하나의 클럭 신호를 사용한다. TSPC D 플립플롭은 단순한 클럭 분배(simple clock distribution), 클럭 라인들을 위한 작은 면적(low area for clock lines), 감소된 클럭 스큐 문제(reduced clock skew problem), 그리고 고속(high speed)와 같은 이점들을 제공한다. TSPC D 플립플롭의 일예가 "High-Speed D Flip-Flop"이라는 제목으로 U.S. Patent No. 6,060,927에 개시되어 있으며, 레퍼런스로 포함된다. 도 1a은 '927 특허에 개시되어 있는 것으로, 내부 커패시턴스 감소에 의해서 낮은 전력 소모 및 고속 응답을 달성할 수 있는 기술을 개시하고 있다. 도 1a에 도시된 D 플립플롭은 제 1 내지 제 3 래치들을 구비한다. 제 1 래치는 클럭 신호(CLK)와 데이터 신호(D)를 받아들여 제 1 출력 신호(Q1')를 발생한다. 제 2 래치는 제 1 출력 신호(Q1')와 클럭 신호(CLK)를 받아들여 제 2 출력 신호(Q1")를 발생한다. 제 3 래치는 제 2 출력 신호(Q1")와 클럭 신호에 응답하여 제 3 출력 신호(/Q1)를 발생한다. 인버터(17)는 제 3 출력 신호(/Q1)를 받아들이고 클럭 신호의 상승 또는 하강 에지에서 데이터 신호(Q1)를 발생한다. 제 1 및 제 2 래치들은 바람직하게 직렬 연결된 풀-업 및 풀-다운 소자들을 갖는 레이시오드-래치(ratioed-latch)로 구성된다. 제 3 래치는 바람직하게 클럭에 의해서 동작되는 래치이다.
레이시오드-래치는 항상 정적 전류(static current)가 흐르기 때문에 많은 전력을 소모하는 단점이 있다. 또한 풀-업 및 풀-다운 소자들의 연결 노드의 전압이 충분히 스윙(swing)하지 못하기 때문에, 레이시오드-래치는 노이즈에 매우 민감한 특성을 갖는다. 그러므로, 레이시오드-래치는 설계하기에 상당히 어렵다. 뿐만 아니라, 동작 특성이 트랜지스터의 사이즈에 매우 민감하기 때문에 또한 설계하기에 상당히 어렵다. 즉, 레이시오드-래치에 있어서, 풀-업 소자들은 풀-다운 소자들보다 7-8배정도 크게 설계되어야 한다.
TSPC D 플립플롭의 다른 예가 "True Type Single-Phase Shift Circuit"라는 제목으로 U.S. Patent No. 5,592,114에 개시되어 있으며, 레퍼런스로 포함된다. '114 특허에 개시되어 있는 TSPC D 플립플롭의 회로도가 도 1b에 도시되어 있다.
도 1b을 참조하면, TSPC D 플립플롭은 포지티브 에지-트리거(positive edge-triggered) D 플립플롭으로서 4개의 PMOS 트랜지스터들(MP0, MP1, MP2, MP3)과 5개의 NMOS 트랜지스터들(MN0, MN1, MN2, MN3, MN4)로 구성된다. PMOS 트랜지스터(MP0)의 게이트와 NMOS 트랜지스터(MN0)의 게이트는 데이터 신호(D)에 연결되고, PMOS 트랜지스터들(MP1, MP2)의 게이트들과 NMOS 트랜지스터들(MN2, MN3)의 게이트들은 클럭 신호(CLK)에 연결된다. PMOS 트랜지스터(MP3)의 드레인과 NMOS 트랜지스터(MN3)의 드레인은 출력 단자(Qb)에 연결된다. NMOS 트랜지스터(MN1)의 게이트는 A 노드 즉, PMOS 트랜지스터(MP1)의 드레인과 NMOS 트랜지스터(MN0)의 드레인이 공통으로 연결된 공통 드레인 노드(A)에 연결된다. PMOS 트랜지스터(MP3)의 게이트와 NMOS 트랜지스터(MN4)의 게이트는 B 노드 즉, PMOS 트랜지스터(MP2)의 드레인과 NMOS 트랜지스터(MN1)의 드레인이 공통으로 연결된 공통 드레인 노드(B)에 연결된다.
회로 동작에 있어서, 클럭 신호(CLK)가 로우 레벨(예를 들면, 접지 전압)을 갖고 데이터 신호(D)가 로우 레벨을 갖는 경우, A 노드의 전위는 데이터 신호(D)에 따라 로우 레벨 또는 하이 레벨(예를 들면, 전원 전압(Vcc))이 된다. 이와 반대로, 클럭 신호(CLK)가 로우 레벨을 갖고 데이터 신호(D)가 하이 레벨을 가지면, A 노드의 전위는 로우 레벨이 된다. 이때, B 노드는 하이 레벨로 프리챠지된다. B 노드가 프리챠지되면, 출력 단자(Qb)는 이전의 출력값을 래치하는 상태에 있게 되어 이전 출력값을 유지한다. 클럭 신호(CLK)가 로우-하이 천이(low-to-high transition)를 가지면, A 노드의 전위가 로우 레벨인지 하이 레벨인지에 따라 B 노드의 전위는 이전에 프리챠지된 레벨로 유지되거나 로우 레벨이 될 것이다. 그러므로 출력 단자(Qb)의 전위는 로우 레벨 또는 하이 레벨이 될 것이다.
도 1b에 도시된 TSPC D 플립플롭은 다음과 같은 문제점들을 갖는다.
첫번째 문제점은 도 1b에 도시된 플립플롭이 클럭 경사(clock slope) (클럭 신호의 상승 및 하강 시간)에 매우 민감하다는 점이다. 이는 이하 상세히 설명된 것이다. 도 2는 100MHz의 클럭 주파수에서 클럭 경사 (클럭 신호의 상승 및 하강 시간)을 0.3㎱로 유지하였을 때 얻어진 출력 파형들을 보여주는 도면이다. 도 2에서 점선으로 표시된 부분은, 이상적으로, 하이 레벨로 유지되어야 하는 구간이다. 그럼에도 불구하고, 출력 단자(Qb)의 전압 레벨이 불안정하게 유지되고 있다.
이러한 현상은 데이터 신호(D)가 로우 레벨이고 클럭 신호(CLK)가 하이 레벨에서 로우 레벨로 천이하는 순간 출력 단자(Qb)의 전하들이 순간적으로 방전되기 때문에 발생한다. 즉, 클럭 신호(CLK)의 경사가 완만해 질 경우, NMOS 트랜지스터들(MN3, MN4)이 순간적으로 동시에 턴 온되는 구간이 발생한다. 이는 출력 단자(Qb)의 전하들이 NMOS 트랜지스터들(MN3, MN4)을 통해 방전되게 한다. 좀 더 구체적으로 설명하면, 도 3에 도시된 바와 같이, B 노드의 전위가 로우 레벨에서 하이 레벨로 천이하고 클럭 신호(CLK)가 하이 레벨에서 로우 레벨로 천이할 때, 하이 레벨이 중복되는 구간이 발생하게 된다. 이는 NMOS 트랜지스터들(MN3, MN4)이 동시에 턴 온되게 하며, 그 결과 출력 단자(Qb)의 전하들이 턴-온된 트랜지스터들(MN3, MN4)을 통해 방전된다. 클럭 경사가 점점 더 완만해지면 질수록 하이 레벨의 중복 구간은 더욱 증가하게 된다. 클럭 경사가 점점 더 완만해지면, 이러한 현상은 더욱 심각해지고 최악의 경우 잘못된 데이터(erroneous data)가 전달될 수 있다. 결론적으로, 도 1b에 도시된 TSPC D 플립플롭은 클럭 경사에 매우 민감한 특성을 갖는다.
도 1b에 도시된 플립플롭의 두번째 문제점은 글리치(glitch)가 발생한다는 점이다. 도 4에서 점선으로 표시된 바와 같이, 글리치가 발생하는 시점은 데이터 신호(D)가 로우 레벨로 유지되고 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이할 때마다 발생한다. 이상적으로 데이터 신호(D)가 로우 레벨로 유지되는 동안, 출력 신호(Qb)는 계속 하이 레벨로 유지되어야 한다. 하지만, 도 5에서 볼 수 있듯이, 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이하고 B 노드의 전위가 하이 레벨에서 로우 레벨로 천이할 때 출력 신호(Qb)가 순간적으로 방전되었다가 다시충전되는 글리치 현상이 발생하게 된다. 이러한 글리치 현상은 NMOS 트랜지스터들(MN3, MN4)이 순간적으로 동시에 턴 온되기 때문에 발생한다. 이러한 글리치 현상이 생기면, 뒤단(next stage)의 로직 블록이 부가적으로 전력을 소모하게 된다.
세번째 문제점은 도 1b에 도시된 플립플롭이 비대칭적인 전파 지연 시간을 갖는다는 점이다. 이상적으로 TSPC D 플립플롭은 동일한 하이-로우 및 로우-하이 전파 지연 시간을 가져야 한다. 이는 전력 및 속도 측면에서 유리하기 때문이다. 하지만 도 1b에 도시된 TSPC D 플립플롭은 출력 신호(Qb)가 하이 레벨에서 로우 레벨로 천이할 경우 매우 빠르게 동작하지만, 출력 신호(Qb)가 로우 레벨에서 하이 레벨로 천이할 경우 매우 느린 동작 속도를 갖는다. 이러한 원인은 출력 신호의 천이 경로차로 인한 것이다. 즉, 도 6b에서 알 수 있듯이, B 노드가 로우 레벨로 방전됨에 따라 출력 신호(Qb)가 하이 레벨로 충전된다. 이러한 경로는 도 6a의 천이 경로와 비교하여 볼 때 더 복잡하다. 그러므로, 도 1b에 도시된 TSPC D 플립플롭은 상이한 하이-로우 및 로우-하이 전파 지연 시간을 갖는다. 도 6a 및 도 6b에서, 신호 전달 경로가 굵은 선으로 표시되어 있다.
결론적으로, 앞서 설명된 문제점들(클럭 신호의 경사에 민감한 문제와 글리치 문제)을 해결하기 위해서는, 원하지 않는 시점에서 출력 신호가 순간적으로 방전되는 것을 방지할 수 있는 새로운 구조의 TSPC D 플립플롭이 절실히 요구되고 있다.
본 발명의 목적은 원하지 않는 시점에서 출력 신호가 순간적으로 방전되는 것을 방지할 수 있는 고속 D 플립플롭을 제공하는 것이다.
본 발명의 다른 목적은 출력 신호의 글리치 현상을 방지할 수 있는 고속 D 플립플롭을 제공하는 것이다.
본 발명의 또 다른 목적은 셋업 시간을 단축시킬 수 있는 고속 D 플립플롭을 제공하는 것이다.
본 발명의 또 다른 목적은 출력 신호의 동일한 로우-하이 및 하이-로우 천이 시간들을 확보할 수 있는 고속 D 플립플롭을 제공하는 것이다.
도 1a 및 도 1b는 종래 기술에 따른 디 플립플롭을 보여주는 회로도들;
도 2는 도 1b에 도시된 디 플립플롭의 출력 파형들을 보여주는 도면;
도 3은 클럭 경사에 대한 민감도를 설명하기 위한 도면;
도 4는 도 1b에 도시된 디 플립플롭의 다른 출력 파형들을 보여주는 도면;
도 5는 글리치 현상을 설명하기 위한 도면;
도 6a 및 도 6b는 출력 신호의 하이-로우 천이 경로 및 로우-하이 천이 경로를 보여주는 도면들;
도 7은 본 발명의 바람직한 실시예에 따라 디 플립플롭을 보여주는 회로도;
도 8 및 도 9는 도 7에 도시된 디 플립플롭의 출력 파형들을 보여주는 도면들;
도 10은 종래 기술 대비 본 발명의 향상된 특성을 설명하기 위한 도면; 그리고
도 11a 및 도 11b는 종래 기술과 본 발명에 따른 셋업 시간을 설명하기 위한 회로도들이다.
(구성)
이러한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 데이터 저장 장치로서 고속 방전 억제 디 플립플롭이 제공된다. 플립플롭은 제 1 내지 제 3 노드들과, 클럭 신호에 응답하여 제 1 공급 전압으로 상기 제 1 및 제 2 노드들을 프리챠지하는 제 1 프리챠지 수단을 포함한다. 게다가, 제 1 스위치 수단은 입력 신호에 응답하여 상기 제 1 노드와 상기 제 3 노드 사이에 제 1 방전 경로를 제공한다. 제 2 스위치 수단은 상기 제 1 노드의 전위에 응답하여 상기 제 2 노드와 상기 제 3 노드 사이에 제 2 방전 경로를 제공한다. 제 2 프리챠지 수단은 상기 제 2 노드의 전위에 응답하여 상기 제 1 공급 전압으로 출력 단자를 프리챠지한다. 제 3 스위치 수단은 상기 클럭 신호와 상기 제 2 노드의 전위에 응답하여 상기 출력 단자와 상기 제 3 노드 사이에 제 3 방전 경로를 제공하고, 제 4 스위치 수단은 상기클럭 신호에 응답하여 상기 제 1 내지 제 3 방전 경로들을 제 2 공급 전압과 연결한다. 여기서, 상기 제 1 공급 전압은 전원 전압이고 상기 제 2 공급 전압은 접지 전압이다.
이 실시예에 있어서, 상기 제 1 프리챠지 수단은 상기 제 1 공급 전압과 상기 제 1 노드 사이에 연결되며, 상기 클럭 신호에 따라 턴 온/오프되는 제 1 PMOS 트랜지스터와; 그리고 상기 제 1 공급 전압과 상기 제 2 노드 사이에 연결되며, 상기 클럭 신호에 따라 턴 온/오프되는 제 2 PMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제 1 스위치 수단은 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 1 노드와 상기 제 3 노드 사이에 형성되는 전류 통로 및 상기 입력 신호를 받아들이도록 연결되는 게이트를 갖는다.
이 실시예에 있어서, 상기 제 2 스위치 수단은 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 2 노드와 상기 제 3 노드 사이에 형성되는 전류 통로 및 상기 제 1 노드에 연결되는 게이트를 갖는다.
이 실시예에 있어서, 상기 제 2 프리챠지 수단은 PMOS 트랜지스터로 구성되며, 상기 PMOS 트랜지스터는 상기 제 1 공급 전압과 상기 출력 단자 사이에 형성되는 전류 통로 및 상기 제 2 노드에 연결되는 게이트를 갖는다.
이 실시예에 있어서, 상기 제 3 스위치 수단은 제 1 및 제 2 NMOS 트랜지스터들로 구성되며, 상기 제 1 및 제 2 NMOS 트랜지스터들의 전류 통로들은 상기 출력 단자와 상기 제 3 노드 사이에 직렬로 형성되며, 그것의 게이트들은 상기 클럭 신호와 상기 제 2 노드에 각각 연결된다.
이 실시예에 있어서, 상기 제 4 스위치 수단은 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 3 노드와 상기 제 2 공급 전압 사이에 형성되는 전류 통로와 상기 클럭 신호를 받아들이도록 연결되는 게이트를 갖는다.
본 발명의 다른 특징에 따르면, 하나의 클럭 신호에 동기되어 입력 신호를 저장하는 디 플립플립 회로는 입력 신호를 공급하는 제 1 입력 단자, 클럭 신호를 공급받는 제 2 입력 단자, 출력 신호를 출력하는 출력 단자, 전원 전압을 공급받는 제 1 전원 단자, 그리고 접지 전압을 공급받는 제 2 전원 단자를 포함한다. 제 1 전하 공급 수단은 상기 제 1 전원 단자와 제 1 내부 노드 사이에 연결되며, 상기 클럭 신호에 동기되어 동작하고, 제 2 전하 공급 수단은 상기 제 1 전원 단자와 제 2 내부 노드 사이에 연결되며, 상기 클럭 신호에 동기되어 동작한다. 제 3 전하 공급 수단은 상기 제 1 전원 단자와 상기 출력 단자 사이에 연결되며, 상기 제 2 내부 노드의 전위에 동기되어 동작한다. 제 1 전하 방전 수단은 상기 제 1 내부 노드와 제 3 내부 노드 사이에 연결되며, 상기 입력 신호에 동기되어 동작한다. 제 2 전하 방전 수단은 상기 제 2 내부 노드와 상기 제 3 내부 노드 사이에 연결되며, 상기 제 1 내부 노드의 전위에 동기되어 동작한다. 제 3 전하 방전 수단은 상기 출력 단자와 상기 제 3 내부 노드 사이에 연결되며, 상기 제 2 내부 노드의 전위와 상기 클럭 신호에 동기되어 동작한다. 전하 방전 경로 제공 수단은 상기 제 1 내지 제 3 전하 방전 수단 중 적어도 하나를 상기 제 2 전원 단자에 연결한다.
본 발명의 또 다른 특징에 따르면, 디 플립플롭은 전원 전압을 공급받는 제 1 전원 단자와; 접지 전압을 공급받는 제 2 전원 단자와; 상기 제 1 전원 단자와제 1 내부 노드 사이에 연결되며, 클럭 신호에 응답하여 동작하는 제 1 도전형의 제 1 MOS 트랜지스터와; 상기 제 1 전원 단자와 제 2 내부 노드 사이에 연결되며, 상기 클럭 신호에 응답하여 동작하는 상기 제 1 도전형의 제 2 MOS 트랜지스터와; 상기 제 1 전원 단자와 출력 단자 사이에 연결되며, 상기 제 2 내부 노드의 전위에 응답하여 동작하는 상기 제 1 도전형의 제 3 NMOS 트랜지스터와; 상기 제 1 내부 노드와 제 3 내부 노드 사이에 연결되며, 입력 신호에 응답하여 동작하는 제 2 도전형의 제 1 MOS 트랜지스터와; 상기 제 2 내부 노드와 상기 제 3 내부 노드 사이에 연결되며, 상기 제 1 내부 노드의 전위에 응답하여 동작하는 상기 제 2 도전형의 제 2 MOS 트랜지스터와; 상기 출력 단자와 상기 제 3 내부 노드 사이에 직렬 연결되는 상기 제 2 도전형의 제 3 및 제 4 MOS 트랜지스터들과; 상기 제 2 도전형의 제 3 MOS 트랜지스터는 상기 클럭 신호에 응답하여 동작하고, 상기 제 2 도전형의 제 4 MOS 트랜지스터는 상기 제 2 내부 노드의 전위에 응답하여 동작하며; 그리고 상기 제 3 내부 노드와 상기 제 2 전원 단자 사이에 연결되며, 상기 클럭 신호에 응답하여 동작하는 상기 제 2 도전형의 제 5 NMOS 트랜지스터로 구성된다.
(작용)
이러한 장치에 의하면, 출력 신호가 원하지 않는 시점에서 방전되는 것을 억제할 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명의 바람직한 실시예에 따른 고속 D 플립플롭을 보여주는 회로도가 도 7에 도시되어 있다. 도 8은 도 7에 도시된 플립플롭의 파형들을 보여주는 도면이다.
도 7을 참조하면, 본 발명에 따른 고속 D 플립플롭은 3개의 PMOS 트랜지스터들(MP10, MP11, MP12)과 5개의 NMOS 트랜지스터들(MN10, MN11, MN12, MN13, MN14)을 포함한다. PMOS 트랜지스터(MP10)의 게이트는 클럭 신호(CLK)를 받아들이도록 연결되며, NMOS 트랜지스터(MN10)의 게이트는 데이터 신호(D)를 받아들이도록 연결되어 있다. PMOS 트랜지스터(MP10)의 소오스는 전원 전압(Vcc)에 연결되고, 그것의 드레인은 A 노드에 연결된다. NMOS 트랜지스터(MN10)의 드레인은 A 노드 즉, PMOS 트랜지스터(MP10)의 드레인에 연결되고, 그것의 소오스는 C 노드에 즉, NMOS 트랜지스터(MN14)의 드레인에 연결된다. NMOS 트랜지스터(MN14)의 게이트는 클럭 신호(CLK)를 받아들이도록 연결되어 있고, 그것의 소오스는 접지되어 있다.
계속해서 도 7을 참조하면, PMOS 트랜지스터(MP11)의 게이트는 클럭 신호(CLK)를 받아들이도록 연결되고, 그것의 소오스는 전원 전압(Vcc)에 연결되며, 그것의 드레인은 B 노드에 연결되어 있다. NMOS 트랜지스터(MN11)는 A 노드에 연결되는 게이트, B 노드에 연결되는 드레인, 그리고 C 노드에 연결되는 소오스를 갖는다. 게이트가 B 노드에 연결된 PMOS 트랜지스터(MP12)는 전원 전압(Vcc)에 연결된 소오스와 출력 단자(Qb)에 연결된 드레인을 갖는다. NMOS 트랜지스터(MN12)의 게이트는 클럭 신호(CLK)를 받아들이도록 연결되며, 그것의 드레인은 출력 단자(Qb)에 연결되어 있다. 게이트가 B 노드에 연결된 NMOS 트랜지스터(MN13)는 NMOS 트랜지스터(MN12)의 소오스에 연결된 드레인과 C 노드에 연결된 소오스를 갖는다.
회로 동작에 있어서, 클럭 신호(CLK)가 로우 레벨일 때, 데이터 신호(D)에 관계없이 A 및 B 노드들은 대응하는 PMOS 트랜지스터들(MP10, MP11)을 통해 하이 레벨로 프리챠지된다. NMOS 트랜지스터(MN14)가 턴 오프되기 때문에, C 노드 역시 하이 레벨로 프리챠지된다. 클럭 신호(CLK)가 하이 레벨일 때, 각 노드(A, B, Qb)의 전위는 데이터 신호(D)에 따라 결정될 것이다. 예를 들면, 클럭 신호(CLK)가 하이 레벨이고 데이터 신호(D)가 로우 레벨일 때, A 노드는 이전에 프리챠지된 상태를 유지한다. 이때, B 노드의 프리챠지된 전압이 NMOS 트랜지스터들(MN11, MN14)을 통해 방전되기 때문에, 출력 단자(Qb)는 PMOS 트랜지스터(MP12)를 통해 전원 전압(Vcc)의 하이 레벨까지 충전된다. 즉, 출력 신호(Qb)는, 도 8에 도시된 바와 같이, 하이 레벨이 된다. 이와 반대로, 클럭 신호(CLK)가 하이 레벨이고 데이터 신호(D)가 로우 레벨에서 하이 레벨로 천이할 때, A 노드의 프리챠지된 전압은 NMOS 트랜지스터들(MN10, MN14)을 통해 방전된다. 이는 B 노드의 프리챠지된 전압이 그대로 유지되게 하며, 그 결과 출력 단자(Qb)는 NMOS 트랜지스터들(MN12, MN13, MN14)을 통해 접지된다. 즉, 출력 신호(Qb)는, 도 8에 도시된 바와 같이, 로우 레벨이 된다.
도 7에서 알 수 있듯이, 본 발명에 따른 고속 D 플립플롭은 단지 하나의 방전 경로만을 가지고 있다. 그러한 방전 경로는 클럭 신호(CLK)에 따라 턴 온/오프되는 NMOS 트랜지스터(MN14)를 통해 형성된다. 이러한 회로 구조에 의하면, 출력 신호(Qb)가 원하지 않는 시점에서 방전되는 것을 억제할 수 있다. 즉, 출력신호(Qb)가 원하지 않는 시점에서 방전되는 것을 억제함으로써, 종래 기술에 따른 D 플립플롭과 비교하여 볼 때, 클럭 경사에 대한 면역성(immunity)이 증가할 뿐만 아니라 글리치 현상이 제거될 수 있다. 이는 이하 상세히 설명될 것이다.
앞서 설명된 바와 같이, 클럭 신호의 경사에 민감하기 때문에 잘못된 데이터의 전송 문제와 글리치 문제는, 원하지 않는 시점에서 출력 신호(Qb)가 방전되기 때문에 야기된다. 이러한 문제점들은 출력 신호(Qb)가 원하지 않는 시점에서 방전되는 것을 억제시킴으로써 해결될 수 있다. 기본적으로, 출력 신호(Qb)의 방전 동작은 출력 단자(Qb)와 접지 전압(GND) 사이에 직렬 연결되는 NMOS 트랜지스터들(MN12, MN13, MN14)을 통해 이루어진다. 이러한 방전 경로에 의하면, 먼저, NMOS 트랜지스터(MN14)의 드레인 즉, C 노드가 완전히 방전된 후에 출력 단자(Qb)가 방전될 수 있다. 불필요한 방전이 발생할 시점에서 C 노드에 항상 일정한 전하가 충전되어 있으므로 출력 노드의 전하가 방전되기 위해서는 반드시 C 노드의 전하가 먼저 방전되어야 한다는 것이다. 이렇게 C 노드의 전하가 방전되는데 걸리는 시간만큼 출력 단자(Qb)의 원하지 않는 방전이 순간적으로 억제될 수 있고, 따라서 클럭 경사 민감도 문제와 글리치 문제를 기존 구조에 비해 월등히 향상시킬 수 있게 된다. 이러한 점에서, 본 발명에 따른 고속 D 플립플롭은 방전-억제 D 플립플롭(discharge-suppressed D flip-flop)이라 할 수 있다.
도 8에서 점선으로 표시된 부분을 참조하면, 데이터 신호(D)가 로우 레벨을 갖고 클럭 신호(CLK)가 하이 레벨에서 로우 레벨로 천이할 때 생기는 현상은 도 2에서 점선으로 표시된 부분과 비교하여 볼 때 생기지 않는다. 뿐만 아니라, 데이터신호(D)가 로우 레벨을 갖고 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이할 때 생기는 글리치 현상은, 도 4 및 도 9에서 알 수 있듯이, 생기지 않는다. 종합적으로 살펴볼 때, 도 10에 도시된 바와 같이, 본 발명에 따른 D 플립플롭의 글리치 현상 및 클럭 신호의 민감도는 종래 기술에 따른 D 플립플롭과 비교하여 볼 때 현저하게 감소된다. 즉, 클럭 경사에 대한 면역성이 크게 향상된다.
게다가, 본 발명에 따른 D 플립플롭은 종래 기술과 비교하여 볼 때 상대적으로 짧은 셋업 시간을 갖는다. 셋업 시간(setup time)이란, 도 11a 및 도 11b을 참조하면, A 노드가 하이 레벨로 충전되는 데 걸리는 시간이다. 종래 기술에 따른 TSPC D 플립플롭을 보여주는 도 11a의 경우, A 노드는 2개의 PMOS 트랜지스터들(MP0, MP1)을 통해 하이 레벨로 충전된다. 본 발명에 따른 D 플립플롭을 보여주는 도 11b의 경우, A 노드는 단지 하나의 PMOS 트랜지스터(MP10)를 통해 하이 레벨로 충전된다. 그러므로, 본 발명에 따른 D 플립플롭의 셋업 시간은 종래 기술의 그것과 비교하여 볼 때 상대적으로 짧아진다.
다음의 표 1은 종래 기술에 따른 플립 플롭의 셋업 시간, 전파 지연 시간 및 전체 지연 시간을 보여준다.
다음의 표 2는 본 발명에 따른 따른 플립 플롭의 셋업 시간, 전파 지연 시간및 전체 지연 시간을 보여준다.
표 1에서, 출력 신호(Qb)의 로우-하이 천이 시간(0.02781㎱)과 출력 신호(Qb)의 하이-로우 천이 시간(0.06154㎱)이 매우 비대칭적임을 알 수 있다. 이에 반해서, 표 2에서, 출력 신호(Qb)의 로우-하이 천이 시간(0.04285㎱)과 출력 신호(Qb)의 하이-로우 천이 시간(0.04828㎱)이 거의 대칭적임을 알 수 있다. 결과적으로 전체 지연 시간이 감소되어 약 30%의 속도 향상 효과를 얻을 수 있다. 이러한 속도 향상은 출력 신호(Qb)가 로우 레벨에서 하이 레벨로 천이할 때 C 노드의 충전된 전하들이 출력 신호(Qb)를 하이로 밀어 올려주는(boosting) 역할을 하기 때문이다. 즉, 출력 신호(Qb)가 로우 레벨에서 하이 레벨로 천이하는 초기 구간 동안, NMOS 트랜지스터들(MN12, MN13)이 턴 온되어 C 노드의 전하들이 출력 단자로 넘어가며, 그 결과 출력 단자(Qb)의 전압이 올라가게 된다. 종래 기술에 따른 D 플립플롭 구조에 있어서, 초기 구간 동안 NMOS 트랜지스터들(MN3, MN4)이 턴 온되게 되면 출력 단자(Qb)의 전압이 방전되기 때문에 동작 속도가 느려지게 된다. 이는 글리치 현상과 유사하다. 결과적으로, 본 발명에 따른 D 플립플롭의 로우-하이 천이 시간을 줄여주는 대신에, 출력 신호가 3개의 NMOS 트랜지스터들을 통해 반전되기 때문에, 본 발명에 따른 D 플립플롭의 하이-로우 천이 시간은 증가하게 된다. 하지만, 이는 플립플롭의 동작 속도에 영향을 미치지 않기 때문에, 문제가 없게 된다.
아래의 표 3에는 종래 기술과 본 발명에 따른 플립플롭들의 특성들을 보여주고 있다.
표 3에서 알 수 있듯이, 본 발명에 따른 D 플립플롭에 의하면, 셋업 시간 및 전파 지연 시간, 그리고 총 지연 시간이 단축된다. 또한, 플립플롭을 구성하는 트랜지스터들의 수가 감소되며, 그 결과 적은 면적으로 플립플롭이 구성되고 전력 소모가 감소된다. 종래 기술에 따른 D 플립플롭과 비교하여 볼 때, 본 발명에 따른 D 플립플롭은 향상된 클럭 경사 면역성을 가질 뿐만 아니라 글리치 현상이 거의 생기지 않는다.
종래 기술에 따른 TSPC D 플립플롭의 문제점들을 해결함으로써 본 발명에 따른 방전-억제 D 플립플롭은 보다 안정적이고 고속 동작을 가능하게 한다. 그러므로, 본 발명에 따른 방전-억제 D 플립플롭은 초고속 마이크로프로세서 및 고속 동기 디지털 시스템, 유무선 통신용 프리스케일러 등에 적용 가능하다.
TSPC 디 플립플롭에서 글리치 문제와 클럭 경사 민감도(clock slope sensitivity) 문제가 발생하는 원인은, 앞서 설명된 바와 같이, 궁극적으로 출력 노드(Qb)의 원하지 않는 방법에서 비록된다. 이러한 글리치 현상을 없애기 위해서 여러가지 방법들 중 하나가 Q. Huang에 의해서 제안되었던 "글리치 없는 TSPC 디 플립플롭(glitch-free TSPC D flip-flop)" 구조이다. 이는 IEEE J. Of Solid-State Circuits(Vol. 31, No. 3, pp. 456-465, 1996년 3월)에 "Speed Optimization Of Edge-Triggered CMOS Circuits For Gigahertz Single-Phase Clocks"라는 제목으로 도 7에 게재되어 있다. 하지만, 상기 논문에 게재된 플립플롭은 12개의 트랜지스터들로 구성되어 있는 반면에, 본 발명의 플립플롭은 9개의 트랜지스터들로 구성된다. 결과적으로, 본 발명의 플립플롭은 논문의 플립플롭과 비교하여 볼 때 집적화하기에 유리하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 원하지 않는 시점에서 출력 신호가 방전되는 것을 억제함으로써 클럭 신호의 경사에 대한 면역성 및 글리치 현상을 크게 향상시킬 수 있다.게다가, 셋업 시간 및 전달 지연 시간이 단축될 수 있다.
Claims (19)
- 제 1 내지 제 3 노드들(A, B, C)과;클럭 신호(CLK)에 응답하여 제 1 공급 전압으로 상기 제 1 및 제 2 노드들을 프리챠지하는 제 1 프리챠지 수단(MP10, MP11)과;입력 신호(D)에 응답하여 상기 제 1 노드와 상기 제 3 노드 사이에 제 1 방전 경로를 제공하는 제 1 스위치 수단(MN10)과;상기 제 1 노드의 전위에 응답하여 상기 제 2 노드와 상기 제 3 노드 사이에 제 2 방전 경로를 제공하는 제 2 스위치 수단(MN11)과;상기 제 2 노드의 전위에 응답하여 상기 제 1 공급 전압으로 출력 단자를 프리챠지하는 제 2 프리챠지 수단(MP12)과;상기 클럭 신호와 상기 제 2 노드의 전위에 응답하여 상기 출력 단자와 상기 제 3 노드 사이에 제 3 방전 경로를 제공하는 제 3 스위치 수단(MN12, MN13)과; 그리고상기 클럭 신호에 응답하여 상기 제 1 내지 제 3 방전 경로들을 제 2 공급 전압과 연결하기 위한 제 4 스위치 수단(MN14)을 포함하는 데이터 저장 장치.
- 제 1 항에 있어서,상기 제 1 공급 전압은 전원 전압이고 상기 제 2 공급 전압은 접지 전압인 데이터 저장 장치.
- 제 1 항에 있어서,상기 제 1 프리챠지 수단은상기 제 1 공급 전압과 상기 제 1 노드 사이에 연결되며, 상기 클럭 신호에 따라 턴 온/오프되는 제 1 PMOS 트랜지스터와; 그리고상기 제 1 공급 전압과 상기 제 2 노드 사이에 연결되며, 상기 클럭 신호에 따라 턴 온/오프되는 제 2 PMOS 트랜지스터를 포함하는 데이터 저장 장치.
- 제 1 항에 있어서,상기 제 1 스위치 수단은 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 1 노드와 상기 제 3 노드 사이에 형성되는 전류 통로 및 상기 입력 신호를 받아들이도록 연결되는 게이트를 갖는 데이터 저장 장치.
- 제 1 항에 있어서,상기 제 2 스위치 수단은 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 2 노드와 상기 제 3 노드 사이에 형성되는 전류 통로 및 상기 제 1 노드에 연결되는 게이트를 갖는 데이터 저장 장치.
- 제 1 항에 있어서,상기 제 2 프리챠지 수단은 PMOS 트랜지스터로 구성되며, 상기 PMOS 트랜지스터는 상기 제 1 공급 전압과 상기 출력 단자 사이에 형성되는 전류 통로 및 상기 제 2 노드에 연결되는 게이트를 갖는 데이터 저장 장치.
- 제 1 항에 있어서,상기 제 3 스위치 수단은 제 1 및 제 2 NMOS 트랜지스터들로 구성되며, 상기 제 1 및 제 2 NMOS 트랜지스터들의 전류 통로들은 상기 출력 단자와 상기 제 3 노드 사이에 직렬로 형성되며, 그것의 게이트들은 상기 클럭 신호와 상기 제 2 노드에 각각 연결되는 데이터 저장 장치.
- 제 1 항에 있어서,상기 제 4 스위치 수단은 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 3 노드와 상기 제 2 공급 전압 사이에 형성되는 전류 통로와 상기 클럭 신호를 받아들이도록 연결되는 게이트를 갖는 데이터 저장 장치.
- 하나의 클럭 신호에 동기되어 입력 신호를 저장하는 디 플립플립 회로에 있어서:입력 신호를 공급하는 제 1 입력 단자와;클럭 신호를 공급받는 제 2 입력 단자와;출력 신호를 출력하는 출력 단자와;전원 전압을 공급받는 제 1 전원 단자와;접지 전압을 공급받는 제 2 전원 단자와;상기 제 1 전원 단자와 제 1 내부 노드 사이에 연결되며, 상기 클럭 신호에 동기되어 동작하는 제 1 전하 공급 수단과;상기 제 1 전원 단자와 제 2 내부 노드 사이에 연결되며, 상기 클럭 신호에 동기되어 동작하는 제 2 전하 공급 수단과;상기 제 1 전원 단자와 상기 출력 단자 사이에 연결되며, 상기 제 2 내부 노드의 전위에 동기되어 동작하는 제 3 전하 공급 수단과;상기 제 1 내부 노드와 제 3 내부 노드 사이에 연결되며, 상기 입력 신호에 동기되어 동작하는 제 1 전하 방전 수단과;상기 제 2 내부 노드와 상기 제 3 내부 노드 사이에 연결되며, 상기 제 1 내부 노드의 전위에 동기되어 동작하는 제 2 전하 방전 수단과;상기 출력 단자와 상기 제 3 내부 노드 사이에 연결되며, 상기 제 2 내부 노드의 전위와 상기 클럭 신호에 동기되어 동작하는 제 3 전하 방전 수단과; 그리고상기 제 1 내지 제 3 전하 방전 수단 중 적어도 하나를 상기 제 2 전원 단자에 연결하는 전하 방전 경로 제공 수단을 포함하는 것을 특징으로 하는 디 플립플롭 회로.
- 제 9 항에 있어서,상기 제 1 전하 공급 수단은 상기 제 1 전원 단자와 상기 제 1 내부 노드 사이에 연결되며, 상기 클럭 신호에 따라 턴 온/오프되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 디 플립플롭 회로.
- 제 9 항에 있어서,상기 제 2 전하 공급 수단은 상기 제 1 전원 단자와 상기 제 2 내부 노드 사이에 연결되며, 상기 클럭 신호에 따라 턴 온/오프되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 디 플립플롭 회로.
- 제 9 항에 있어서,상기 제 3 전하 공급 수단은 상기 제 1 전원 단자와 상기 출력 단자 사이에 연결되며 상기 제 2 내부 노드의 전위에 따라 턴 온/오프되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 디 플립플롭 회로.
- 제 9 항에 있어서,제 1 전하 방전 수단은 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 1 내부 노드와 상기 제 3 내부 노드 사이에 연결되며 상기 입력 신호에 따라 턴 온/오프되는 것을 특징으로 하는 디 플립플롭 회로.
- 제 9 항에 있어서,상기 제 2 전하 방전 수단은 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 2 내부 노드와 상기 제 3 내부 노드 사이에 연결되며 상기 제 1 내부 노드의 전위에 따라 턴 온/오프되는 것을 특징으로 하는 디 플립플롭 회로.
- 제 9 항에 있어서,상기 제 3 전하 방전 수단은 제 1 및 제 2 NMOS 트랜지스터들로 구성되며, 상기 제 1 및 제 2 NMOS 트랜지스터들의 전류 통로들은 상기 출력 단자와 상기 제 3 내부 노드 사이에 직렬로 형성되며, 그것의 게이트들은 상기 클럭 신호와 상기 제 2 내부 노드에 각각 연결되는 것을 특징으로 하는 디 플립플롭 회로.
- 제 9 항에 있어서,상기 전하 방전 경로 제공 수단은,NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 제 3 내부 노드와 상기 제 2 전원 단자 사이에 연결되며 상기 클럭 신호에 따라 턴 온/오프되는 것을 특징으로 하는 디 플립플롭 회로.
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0059041A KR100416379B1 (ko) | 2001-09-24 | 2001-09-24 | 고속 방전-억제 디 플립플롭 |
| US10/228,870 US6680638B2 (en) | 2001-09-24 | 2002-08-26 | High-speed discharge-suppressed D flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0059041A KR100416379B1 (ko) | 2001-09-24 | 2001-09-24 | 고속 방전-억제 디 플립플롭 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030026057A KR20030026057A (ko) | 2003-03-31 |
| KR100416379B1 true KR100416379B1 (ko) | 2004-01-31 |
Family
ID=19714610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0059041A KR100416379B1 (ko) | 2001-09-24 | 2001-09-24 | 고속 방전-억제 디 플립플롭 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6680638B2 (ko) |
| KR (1) | KR100416379B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1696564A1 (en) * | 2003-11-20 | 2006-08-30 | Advantest Corporation | Variable delay circuit |
| JP4205628B2 (ja) * | 2004-04-30 | 2009-01-07 | 富士通株式会社 | 高速フリップフロップ回路 |
| TWI278800B (en) | 2004-10-28 | 2007-04-11 | Au Optronics Corp | Current-driven OLED panel and related pixel structure |
| KR101231237B1 (ko) * | 2005-12-29 | 2013-02-08 | 매그나칩 반도체 유한회사 | 디 플립플롭 |
| KR100667041B1 (ko) * | 2006-02-20 | 2007-01-10 | 인천대학교 산학협력단 | 플립플롭 |
| JP2007235739A (ja) * | 2006-03-02 | 2007-09-13 | Sony Corp | ダイナミック型フリップフロップ回路 |
| US9160317B2 (en) | 2013-03-15 | 2015-10-13 | Samsung Electronics Co., Ltd. | Semiconductor circuit and method of operating the same |
| US9924466B1 (en) * | 2015-05-11 | 2018-03-20 | Cadence Design Systems, Inc. | Dynamic flip-flop and multiplexer for sub-rate clock data serializer |
| US10922465B2 (en) * | 2018-09-27 | 2021-02-16 | Arm Limited | Multi-input logic circuitry |
| TWI756964B (zh) | 2020-12-03 | 2022-03-01 | 智原科技股份有限公司 | D型正反器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592114A (en) | 1994-07-14 | 1997-01-07 | National Science Counsil | True type single-phase shift circuit |
| KR100246194B1 (ko) | 1997-11-19 | 2000-03-15 | 김영환 | 고속동작 디 플립플롭 |
| KR100366627B1 (ko) * | 2000-08-23 | 2003-01-09 | 삼성전자 주식회사 | Ｄｔｃ 기반 플립플럽 회로 및 비교기 |
| US6448831B1 (en) * | 2001-06-12 | 2002-09-10 | Rf Micro Devices, Inc. | True single-phase flip-flop |
-
2001
- 2001-09-24 KR KR10-2001-0059041A patent/KR100416379B1/ko active IP Right Grant
-
2002
- 2002-08-26 US US10/228,870 patent/US6680638B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6680638B2 (en) | 2004-01-20 |
| US20030062941A1 (en) | 2003-04-03 |
| KR20030026057A (ko) | 2003-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130102 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140103 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20160104 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20191226 Year of fee payment: 17 |