TWI756964B - D型正反器 - Google Patents

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陳省華
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Abstract

本發明為一種真單位時脈(TSPC) D型正反器，包括四個級串接於輸入端與輸出端之間。本發明在每個級中選擇性地加入二個連接元件。再者，二個連接元件其中之一為電阻性元件，二個連接元件的其中另一為短路元件。當級與級之間的連接節點為浮接時，電阻性元件可以減緩節點電壓的變化，並防止D型正反器運作錯誤。

Description

D型正反器
本發明是一種D型正反器，且特別是有關於一種真單相位時脈D型正反器(true single-phase clock D flip-flop)。
一般來說，邏輯電路中的D型正反器都是主僕式D型正反器(master-slave type D flip-flop)。主僕式D型正反器具有較佳的抗雜訊能力，但是其尺寸(size)較大，操作速度較慢與較高耗能的缺點。
在積體電路中，動態電路(dynamic circuit)會使用時脈信號(clock signal)來運作。真單相位時脈D型正反器(true single-phase clock D flip-flop，以下簡稱TSPC D型正反器)即屬於一種動態電路。由於動態電路具有較高速、省面積、低耗能的優點，所以動態電路已經被設計在邏輯電路或者特殊應用集成電路(ASIC)中。
本發明提出一種D型正反器，包括：一第一連接元件，具有一第一端與一第二端，該第一連接元件的該第一端接收一第一供應電壓；一第一個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第一型電晶體的該閘極端接收一輸入信號，該第一個第一型電晶體的該第一汲/源端連接至該第一連接元件的該第二端，該第一個第一型電晶體的該第二汲/源端連接至一第一節點；一第一個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第二型電晶體的該閘極端接收一時脈信號，該第一個第二型電晶體的該第一汲/源端連接至該第一節點；一第二個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第二個第二型電晶體的該閘極端接收該輸入信號，該第二個第二型電晶體的該第一汲/源端連接至該第一個第二型電晶體的該第二汲/源端；一第二連接元件，具有一第一端與一第二端，該第二連接元件的該第一端連接至該第二個第二型電晶體的該第二汲/源端，該第二連接元件的該第二端接收一第二供應電壓；一第二個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第二個第一型電晶體的該閘極端接收該時脈信號，該第二個第一型電晶體的該第一汲/源端接收該第一供應電壓；一第三個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第一型電晶體的該閘極端連接至該第一節點，該第三個第一型電晶體的該第一汲/源端耦合至該第二個第一型電晶體的該第二汲/源端，該第三個第一型電晶體的該第二汲/源端連接至一第二節點；一第三個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第二型電晶體的該閘極端接收該時脈信號，該第三個第二型電晶體的該第一汲/源端耦合至該第二節點，該第三個第二型電晶體的該第二汲/源端接收該第二供應電壓；一第四個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第四個第一型電晶體的該閘極端連接至該第二節點，該第四個第一型電晶體的該第一汲/源端耦合至該第一供應電壓；一第五個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第五個第一型電晶體的該閘極端接收該時脈信號，該第五個第一型電晶體的該第一汲/源端連接至該第四個第一型電晶體的該第二汲/源端，該第五個第一型電晶體的該第二汲/源端連接至一第三節點；以及一第四個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第四個第二型電晶體的該閘極端連接至該第二節點，該第四個第二型電晶體的該第一汲/源端連接至該第三節點，該第四個第二型電晶體的該第二汲/源端耦合至該第二供應電壓；其中，該第一連接元件與該第二連接元件的其中之一為一電阻性元件，該第一連接元件與該第二連接元件的其中另一為一短路元件。
本發明提出一種D型正反器，包括：一第一個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第一型電晶體的該閘極端接收一輸入信號，該第一個第一型電晶體的該第一汲/源端 接收一第一供應電壓，該第一個第一型電晶體的該第二汲/源端連接至一第一節點；一第一個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第二型電晶體的該閘極端接收一時脈信號，該第一個第二型電晶體的該第一汲/源端連接至該第一節點；一第二個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第二個第二型電晶體的該閘極端接收該輸入信號，該第二個第二型電晶體的該第一汲/源端連接至該第一個第二型電晶體的該第二汲/源端，該第二個第二型電晶體的該第二汲/源端接收一第二供應電壓；一第二個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第二個第一型電晶體的該閘極端接收該時脈信號，該第二個第一型電晶體的該第一汲/源端接收該第一供應電壓；一第一連接元件，具有一第一端與一第二端，該第一連接元件的該第一端連接至該第二個第一型電晶體的該第二汲/源端；一第三個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第一型電晶體的該閘極端連接至該第一節點，該第三個第一型電晶體的該第一汲/源端連接至該第一連接元件的該第二端，該第三個第一型電晶體的該第二汲/源端連接至一第二節點；一第二連接元件，具有一第一端與一第二端，該第二連接元件的該第一端連接至該第二節點；一第三個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第二型電晶體的該閘極端接收該時脈信號，該第三個第二型電晶體的該第一汲/源端連接至該第二連接元件的該第二端，該第三個第二型電晶體的該第二汲/源端接收該第二供應電壓；一第四個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第四個第一型電晶體的該閘極端連接至該第二節點，該第四個第一型電晶體的該第一汲/源端耦合至該第一供應電壓；一第五個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第五個第一型電晶體的該閘極端接收該時脈信號，該第五個第一型電晶體的該第一汲/源端連接至該第四個第一型電晶體的該第二汲/源端，該第五個第一型電晶體的該第二汲/源端連接至一第三節點；以及一第四個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第四個第二型電晶體的該閘極端連接至該第二節點，該第四個第二型電晶體的該第一汲/源端連接至該第三節點，該第四個第二型電晶體的該第二汲/源端耦合至該第二供應電壓；其中，該第一連接元件與該第二連接元件的其中之一為一電阻性元件，該第一連接元件與該第二連接元件的其中另一為一短路元件。
本發明提出一種D型正反器，包括：一第一個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第一型電晶體的該閘極端接收一輸入信號，該第一個第一型電晶體的該第一汲/源端 接收一第一供應電壓，該第一個第一型電晶體的該第二汲/源端連接至一第一節點；一第一個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第二型電晶體的該閘極端接收一時脈信號，該第一個第二型電晶體的該第一汲/源端連接至該第一節點；一第二個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第二個第二型電晶體的該閘極端接收該輸入信號，該第二個第二型電晶體的該第一汲/源端連接至該第一個第二型電晶體的該第二汲/源端，該第二個第二型電晶體的該第二汲/源端接收一第二供應電壓；一第二個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第二個第一型電晶體的該閘極端接收該時脈信號，該第二個第一型電晶體的該第一汲/源端接收該第一供應電壓；一第三個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第一型電晶體的該閘極端連接至該第一節點，該第三個第一型電晶體的該第一汲/源端連接至該第二個第一型電晶體的該第二汲/源端，該第三個第一型電晶體的該第二汲/源端連接至一第二節點；一第三個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第二型電晶體的該閘極端接收該時脈信號，該第三個第二型電晶體的該第一汲/源端連接至該第二節點，該第三個第二型電晶體的該第二汲/源端接收該第二供應電壓；一第一連接元件，具有一第一端與一第二端，該第一連接元件的該第一端接收該第一供應電壓；一第四個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第四個第一型電晶體的該閘極端連接至該第二節點，該第四個第一型電晶體的該第一汲/源端連接至該第一連接元件的該第二端；一第五個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第五個第一型電晶體的該閘極端接收該時脈信號，該第五個第一型電晶體的該第一汲/源端連接至該第四個第一型電晶體的該第二汲/源端，該第五個第一型電晶體的該第二汲/源端連接至一第三節點；一第四個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第四個第二型電晶體的該閘極端連接至該第二節點，該第四個第二型電晶體的該第一汲/源端連接至該第三節點；以及一第二連接元件，具有一第一端與一第二端，該第二連接元件的該第一端連接至該第四個第二型電晶體的該第二汲/源端，該第二連接元件的該第二端接收該第二供應電壓；其中，該第一連接元件與該第二連接元件的其中之一為一電阻性元件，該第一連接元件與該第二連接元件的其中另一為一短路元件。
本發明提出一種D型正反器，包括：一第一個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第一型電晶體的該閘極端接收一輸入信號，該第一個第一型電晶體的該第一汲/源端 接收一第一供應電壓，該第一個第一型電晶體的該第二汲/源端連接至一第一節點；一第一個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第二型電晶體的該閘極端接收一時脈信號，該第一個第二型電晶體的該第一汲/源端連接至該第一節點；一第二個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第二個第二型電晶體的該閘極端接收該輸入信號，該第二個第二型電晶體的該第一汲/源端連接至該第一個第二型電晶體的該第二汲/源端，該第二個第二型電晶體的該第二汲/源端接收一第二供應電壓；一第二個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第二個第一型電晶體的該閘極端接收該時脈信號，該第二個第一型電晶體的該第一汲/源端接收該第一供應電壓；一第三個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第一型電晶體的該閘極端連接至該第一節點，該第三個第一型電晶體的該第一汲/源端連接至該第二個第一型電晶體的該第二汲/源端，該第三個第一型電晶體的該第二汲/源端連接至一第二節點；一第三個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第二型電晶體的該閘極端接收該時脈信號，該第三個第二型電晶體的該第一汲/源端連接至該第二節點，該第三個第二型電晶體的該第二汲/源端接收該第二供應電壓；一第四個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第四個第一型電晶體的該閘極端連接至該第二節點，該第四個第一型電晶體的該第一汲/源端接收該第一供應電壓；一第五個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第五個第一型電晶體的該閘極端接收該時脈信號，該第五個第一型電晶體的該第一汲/源端連接至該第四個第一型電晶體的該第二汲/源端，該第五個第一型電晶體的該第二汲/源端連接至一第三節點；一第四個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第四個第二型電晶體的該閘極端連接至該第二節點，該第四個第二型電晶體的該第一汲/源端連接至該第三節點，該第四個第二型電晶體的該第二汲/源端接收該第二供應電壓；以及一第一電容元件，具有一第一端與一第二端閘極端，其中該第一電容元件的該第一端連接至該第一節點，該第一電容元件的該第二端接收該第一供應電壓或者該第二供應電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下:
請參照第1A圖與第1B圖，其所繪示為TSPC D型正反器。其中，第1A圖為負觸發(negative trigger)TSPC D型正反器，第1B圖為正觸發(positive trigger)TSPC D型正反器。
如第1A圖所示，負觸發TSPC D型正反器110包括：p型電晶體(p-type transistor)Mp1~Mp6以及n型電晶體(n-type transistor)Mn1~Mn5。其中，p型電晶體與n型電晶體為不同型態的電晶體。舉例來說，p型電晶體為第一型電晶體(first-type transistor)，n型電晶體為第二型電晶體(second-type transistor)。
負觸發TSPC D型正反器110的輸入端至輸出端之間串接四級(four stages)，第一級包括：p型電晶體Mp1與n型電晶體Mn1、Mn2，第二級包括：p型電晶體Mp2、Mp3與n型電晶體Mn3，第三級包括：p型電晶體Mp4、Mp5與n型電晶體Mn4，第四級包括：p型電晶體Mp6與n型電晶體Mn5。
在第一級中，p型電晶體Mp1的閘極端接收輸入信號D，p型電晶體Mp1的第一汲/源端(drain/source terminal)接收供應電壓Vdd，p型電晶體Mp1的第二汲/源端連接至節點a2。n型電晶體Mn1的閘極端接收時脈信號CK，n型電晶體Mn1的第一汲/源端連接節點a2。n型電晶體Mn2的閘極端接收輸入信號D，n型電晶體Mn2的第一汲/源端連接至n型電晶體Mn1的第二汲/源端，n型電晶體Mn2的第二汲/源端接收供應電壓GND。其中，供應電壓Vdd大於供應電壓GND，例如供應電壓Vdd為3.3V，供應電壓GND為0V。
在第二級中，p型電晶體Mp2的閘極端接收時脈信號CK，p型電晶體Mp2的第一汲/源端接收供應電壓Vdd。p型電晶體Mp3的閘極端連接至節點a2，p型電晶體Mp3的第一汲/源端連接至p型電晶體Mp2的第二汲/源端，p型電晶體Mp3的第二汲/源端連接至節點b2。n型電晶體Mn3的閘極端接收時脈信號CK，n型電晶體Mn3的第一汲/源端連接至節點b2，n型電晶體Mn3的第二汲/源端接收供應電壓GND。
在第三級中，p型電晶體Mp4的閘極端連接至節點b2，p型電晶體Mp4的第一汲/源端接收供應電壓Vdd。p型電晶體Mp5的閘極端接收時脈信號CK，p型電晶體Mp5的第一汲/源端連接至p型電晶體Mp4的第二汲/源端，p型電晶體Mp5的第二汲/源端連接至節點c2。n型電晶體Mn4的閘極端連接至節點b2，n型電晶體Mn4的第一汲/源端連接至節點c2，n型電晶體Mn4的第二汲/源端接收供應電壓GND。
在第四級中，p型電晶體Mp6與n型電晶體Mn5形成一反相器(inverter)112。反相器112的輸入端連接至節點c2，反相器112的輸出端產生輸出信號Q。其中，p型電晶體Mp6的閘極端連接至節點c2，p型電晶體Mp6的第一汲/源端接收供應電壓Vdd，p型電晶體Mp6的第二汲/源端產生輸出信號Q。n型電晶體Mn5的閘極端連接至節點c2，n型電晶體Mn5的第一汲/源端連接至p型電晶體Mp6的第二汲/源端，n型電晶體Mn5的第二汲/源端接收供應電壓GND。
如第1B圖所示，正觸發TSPC D型正反器120包括：n型電晶體Mn1~Mn6以及p型電晶體Mp1~Mp5。其中，p型電晶體與n型電晶體為不同型態的電晶體。舉例來說，n型電晶體為第一型電晶體，p型電晶體為第二型電晶體。
正觸發TSPC D型正反器120的輸入端至輸出端之間串接四級(four stages)，第一級包括：p型電晶體Mp1、Mp2與n型電晶體Mn1，第二級包括：p型電晶體Mp3與n型電晶體Mn2、Mn3，第三級包括：p型電晶體Mp4與n型電晶體Mn4、Mn5，第四級包括：p型電晶體Mp5與n型電晶體Mn6。
在第一級中，n型電晶體Mn1的閘極端接收輸入信號D，n型電晶體Mn1的第一汲/源端接收供應電壓GND，n型電晶體Mn1的第二汲/源端連接至節點d2。p型電晶體Mp1的閘極端接收時脈信號CK，p型電晶體Mp1的第一汲/源端連接節點d2。p型電晶體Mp2的閘極端接收輸入信號D，p型電晶體Mp2的第一汲/源端連接至p型電晶體Mp1的第二汲/源端，p型電晶體Mp2的第二汲/源端接收供應電壓Vdd。其中，供應電壓Vdd大於供應電壓GND，例如供應電壓Vdd為3.3V，供應電壓GND為0V。
在第二級中，n型電晶體Mn2的閘極端接收時脈信號CK，n型電晶體Mn2的第一汲/源端接收供應電壓GND。n型電晶體Mn3的閘極端連接至節點d2，n型電晶體Mn3的第一汲/源端連接至n型電晶體Mn2的第二汲/源端，n型電晶體Mn3的第二汲/源端連接至節點e2。p型電晶體Mp3的閘極端接收時脈信號CK，p型電晶體Mp3的第一汲/源端連接至節點e2，p型電晶體Mp3的第二汲/源端接收供應電壓Vdd。
在第三級中，n型電晶體Mn4的閘極端連接至節點e2，n型電晶體Mn4的第一汲/源端接收供應電壓GND。n型電晶體Mn5的閘極端接收時脈信號CK，n型電晶體Mn5的第一汲/源端連接至n型電晶體Mn4的第二汲/源端，n型電晶體Mn5的第二汲/源端連接至節點f2。p型電晶體Mp4的閘極端連接至節點e2，p型電晶體Mp4的第一汲/源端連接至節點f2，p型電晶體Mp4的第二汲/源端接收供應電壓Vdd。
在第四級中，p型電晶體Mp5與n型電晶體Mn6形成一反相器122。反相器122的輸入端連接至節點f2，反相器122的輸出端產生輸出信號Q。其中，n型電晶體Mn6的閘極端連接至節點f2，n型電晶體Mn6的第一汲/源端接收供應電壓GND，n型電晶體Mn6的第二汲/源端產生輸出信號Q。p型電晶體Mp5的閘極端連接至節點f2，p型電晶體Mp5的第一汲/源端連接至n型電晶體Mn6的第二汲/源端，p型電晶體Mp5的第二汲/源端接收供應電壓Vdd。
由於正觸發TSPC D型正反器120與負觸發TSPC D型正反器110的運作類似，以下僅以負觸發TSPC D型正反器110為例，介紹節點a2、b2、c2浮接(floating)時的現象。請參照第2A圖與第2B圖，其所繪示為負觸發TSPC D型正反器的相關信號示意圖。
於時間點ta至時間點tb之間，時脈信號CK為低準位(例如供應電壓GND)且輸入信號D為高準位(例如供應電壓Vdd)，p型電晶體Mp1與n型電晶體Mn1關閉(turn off)，使得節點a2為浮接(floating)。理論上，當節點a2浮接時，節點a2需要維持在低準位。然而，由於p型電晶體Mp1有較大的漏電流(leakage current)，而漏電流充電(charge)節點a2，使得節點a2的電壓逐漸上升。當節點a2於浮接時，如果節點a2的電壓上升過高進而關閉p型電晶體Mp2，將造成D型正反器110運作錯誤(function fail)。
於時間點td至時間點te之間，節點a2的電壓為高準位且時脈信號CK為低準位，p型電晶體Mp3與n型電晶體Mn3關閉(turn off)，使得節點b2為浮接(floating)。理論上，當節點b2浮接時，節點b2需要維持在低準位。然而，由於p型電晶體Mp2與Mp3有較大的漏電流(leakage current)，而漏電流充電(charge)節點b2，使得節點b2的電壓逐漸上升。當節點b2於浮接時，如果節點b2的電壓上升過高進而關閉p型電晶體Mp4並開啟n型電晶體Mn4，將造成D型正反器110運作錯誤(function fail)。
同理，於時間點tb至時間點tc之間，節點b2為低準位且時脈信號CK為高準位，n型電晶體Mn4與p型電晶體Mp5關閉(turn off)，使得節點c2為浮接(floating)。理論上，當節點c2浮接時，節點c2需要維持在低準位。然而，由於p型電晶體Mp4與Mp5有較大的漏電流(leakage current)，而漏電流充電(charge)節點c2，使得節點c2的電壓逐漸上升。如果節點c2的電壓上升過高進而關閉p型電晶體Mp6並開啟n型電晶體Mn5，將造成D型正反器110運作錯誤(function fail)。
請參照第2B圖，其所繪示為節點a2於浮接時的細部信號示意圖。於時間點ta，時脈信號CK由高準位改變為低準位，p型電晶體Mp2開啟(turn on)且n型電晶體Mn3關閉(turn off)，使得節點b2由低準位改變為高準位。因此，如時間點ta至時間點tf所示，由於米勒效應(Miller effect)，節點b2的電壓上升，造成節點a2的電壓快速地由低準位被提昇 (boost)。之後，如時間點ta至時間點tf所示，由於節點a2為浮接，p型電晶體Mp1的漏電流充電(charge)節點a2，使得節點a2的電壓逐漸上升。
另外，節點b2與節點c2並未受到米勒效應的影響。節點b2與節點c2的電壓僅受到漏電電流的影響。
一般來說，尺寸(size)較大的電晶體，其驅動能力(driving strength)較強，且會產生較大的漏電流(leakage current)。
根據以上的說明可知，在TSPC D型正反器110、120中，如果設計p型電晶體具有較強的驅動能力，則p型電晶體也會產生較大的漏電流。因此，當TSPC D型正反器110、120中的節點於浮接時，節點的電壓會逐漸地被充電至電源電壓Vdd。同理，如果設計n型電晶體具有較強的驅動能力，則n型電晶體也會產生較大的漏電流。因此，當TSPC D型正反器110、120中的節點於浮接時，節點的電壓會逐漸地被放電(discharge)至電源電壓GND。
由於TSPC D型正反器110、120不可避免地會被電晶體的漏電流所影響。為了防止D型正反器110、120運作錯誤(function fail)，本發明以降低電晶體漏電流為目的來設計TSPC D型正反器。再者，以下係以負觸發TSPC D型正反器為例來說明本發明，當然本發明所揭露的技術內容也可以運用於正觸發TSPC D型正反器，此處不再贅述。
請參照第3A圖至第3C圖，其所繪示為本發明TSPC D型正反器的第一實施例。相較於第1A圖的負觸發TSPC D型正反器110，其差異在於D型正反器310的第一級中增加二個連接元件(connecting device)312、314。以下僅介紹二個連接元件312、314的連接關係，其餘不再贅述。
如第3A圖所示，D型正反器310的連接元件312具有第一端與第二端。連接元件312的第一端接收供應電壓Vdd，連接元件312的第二端連接至p型電晶體Mp1的第一汲/源端。再者，連接元件314具有第一端與第二端。連接元件314的第一端連接至n型電晶體Mn2的第二汲/源端，連接元件314的第二端接收供應電壓GND。根據本發明的第一實施例，二個連接元件312、314其中之一為電阻性元件(resistive element)，二個連接元件312、314其中另一為短路元件(short circuit element)。
根據本發明的第一實施例，在D型正反器310中，根據p型電晶體與n型電晶體的驅動強度來設計二個連接元件312、314。
如第3B圖所示，於D型正反器310中，設計p型電晶體Mp1的驅動強度大於(stronger)n型電晶體Mn1、Mn2的驅動強度時，則連接元件312為電阻性元件且連接元件314為短路元件。當節點a2為浮接時，由於供應電壓Vdd至節點a2之間的充電路徑(charging path)中包括電阻性元件，因此可以減少p型電晶體Mp1的漏電流，用以降低節點a2的電壓上升速度，使得D型正反器310能夠正確地運作。
如第3C圖所示，於D型正反器310中，如果設計p型電晶體Mp1的驅動強度小於(weaker)n型電晶體Mn1、Mn2的驅動強度時，則連接元件312為短路元件且連接元件314為電阻性元件。
基本上，在第一實施例中，短路元件可以利用金屬導線(metal wire)來實現。而電阻性元件除了利用多晶矽電阻(poly resistor)來實現之外，也可以利用其他電子元件來實現，以下說明之。
請參照第4A圖至第4D圖，其所繪示為電阻性元件的各種範例。如第4A圖所示，在第一級中，供應電壓Vdd與節點a2之間充電路徑的連接元件312係由p型電晶體Mpx來實現。p型電晶體Mpx的閘極端接收輸入信號D，p型電晶體Mpx的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx的第二汲/源端連接至p型電晶體Mp1的第一汲/源端。
如第4B圖所示，在第一級中，供應電壓Vdd與節點a2之間充電路徑的連接元件312係由p型電晶體Mpx1、Mpx2與n型電晶體Mnx1來實現。而利用p型電晶體Mpx1與n型電晶體Mnx1形成一偏壓電路(bias circuit)用以提供偏壓電壓Vb至p型電晶體Mpx2的閘極端。其中，p型電晶體Mpx1的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx1的閘極端與第二汲/源端互相連接，n型電晶體Mnx1的閘極端連接至p型電晶體Mpx1的閘極端，n型電晶體Mnx1的第一汲/源端產生偏壓電壓Vb，n型電晶體Mnx1的第二汲/源端接收供應電壓GND，p型電晶體Mpx2的閘極端接收偏壓電壓Vb，p型電晶體Mpx2的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx2的第二汲/源端連接至p型電晶體Mp1的第一汲/源端。
如第4C圖所示，在第一級中，節點a2與供應電壓 GND之間放電路徑的連接元件314係由n型電晶體Mny來實現。n型電晶體Mny的閘極端接收輸入信號D，n型電晶體Mny的第一汲/源端連接至n型電晶體Mn2的第二汲/源端，n型電晶體Mny的第二汲/源端接收供應電壓GND。
如第4D圖所示，在第一級中，節點a2與供應電壓 GND之間放電路徑的連接元件314係由n型電晶體Mny1、Mny2與p型電晶體Mpy1來實現。而利用p型電晶體Mpy1與n型電晶體Mny1形成一偏壓電路(bias circuit)用以提供偏壓電壓Vb至n型電晶體Mny2的閘極端。其中，p型電晶體Mpy1的第一汲/源端接收供應電壓Vdd，p型電晶體Mpy1的第二汲/源端產生偏壓電壓Vb，n型電晶體Mny1的閘極端連接至p型電晶體Mpy1的閘極端，n型電晶體Mny1的閘極端與第一汲/源端相互連接，n型電晶體Mny1的第二汲/源端接收供應電壓GND，n型電晶體Mny2的閘極端接收偏壓電壓Vb，n型電晶體Mny2的第一汲/源端連接至n型電晶體Mn2的第二汲/源端，n型電晶體Mny2的第二汲/源端接收供應電壓GND。
請參照第5A圖至第5C圖，其所繪示為本發明TSPC D型正反器的第二實施例。相較於第1A圖的負觸發TSPC D型正反器110，其差異在於D型正反器510第二級中增加二個連接元件512、514。以下僅介紹二個連接元件512、514的連接關係，其餘不再贅述。
D型正反器510的連接元件512具有第一端與第二端。連接元件512的第一端連接至p型電晶體Mp2的第二汲/源端，連接元件512的第二端連接至p型電晶體Mp3的第一汲/源端。再者，連接元件514具有第一端與第二端。連接元件514的第一端連接至節點b2，連接元件514的第二端連接至n型電晶體Mn3的第一汲/源端。根據本發明的第二實施例，二個連接元件512、514其中之一為電阻性元件，二個連接元件512、514其中另一為短路元件。
根據本發明的第二實施例，在D型正反器510中，根據p型電晶體與n型電晶體的驅動強度來設計二個連接元件512、514。
如第5B圖所示，於D型正反器510中，設計p型電晶體Mp2、Mp3的驅動強度大於(stronger)n型電晶體Mn3的驅動強度時，則連接元件512為電阻性元件且連接元件514為短路元件。當節點b2為浮接時，由於供應電壓Vdd至節點b2之間的充電路徑(charging path)中包括電阻性元件，因此可以減少p型電晶體Mp2、Mp3的漏電流，用以降低節點b2的電壓上升速度，使得D型正反器510能夠正確地運作。
如第5C圖所示，於D型正反器510中，如果設計p型電晶體Mp2、Mp3的驅動強度小於(weaker)n型電晶體Mn3的驅動強度時，則連接元件512為短路元件且連接元件514為電阻性元件。
相同地，在第二實施例中，短路元件可以利用金屬導線(metal wire)來實現。而電阻性元件除了利用多晶矽電阻(poly resistor)來實現之外，也可以利用其他電子元件來實現，以下說明之。
請參照第6A圖至第6D圖，其所繪示為電阻性元件的各種範例。如第6A圖所示，在第二級中，供應電壓Vdd與節點b2之間充電路徑的連接元件512係由p型電晶體Mpx來實現。p型電晶體Mpx的閘極端連接至節點a2，p型電晶體Mpx的第一汲/源端連接至p型電晶體Mp2的第二汲/源端，p型電晶體Mpx的第二汲/源端連接至p型電晶體Mp3的第一汲/源端。
如第6B圖所示，在第二級中，供應電壓Vdd與節點b2之間充電路徑的連接元件512係由p型電晶體Mpx1、Mpx2與n型電晶體Mnx1來實現。而利用p型電晶體Mpx1與n型電晶體Mnx1形成一偏壓電路(bias circuit)用以提供偏壓電壓Vb至p型電晶體Mpx2的閘極端。其中，p型電晶體Mpx1的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx1的閘極端與第二汲/源端互相連接，n型電晶體Mnx1的閘極端連接至p型電晶體Mpx1的閘極端，n型電晶體Mnx1的第一汲/源端產生偏壓電壓Vb，n型電晶體Mnx1的第二汲/源端接收供應電壓GND，p型電晶體Mpx2的閘極端接收偏壓電壓Vb，p型電晶體Mpx2的第一汲/源端連接至p型電晶體Mp2的第二汲/源端，p型電晶體Mpx3的第二汲/源端連接至p型電晶體Mp3的第一汲/源端。
如第6C圖所示，在第二級中，節點b2與供應電壓 GND之間放電路徑的連接元件514係由n型電晶體Mny來實現。n型電晶體Mny的閘極端連接至節點a2，n型電晶體Mny的第一汲/源端連接至節點b2，n型電晶體Mny的第二汲/源端連接至n型電晶體Mn3的第一汲/源端。
如第6D圖所示，在第二級中，節點b2與供應電壓 GND之間放電路徑的連接元件514係由n型電晶體Mny1、Mny2與p型電晶體Mpy1來實現。而利用p型電晶體Mpy1與n型電晶體Mny1形成一偏壓電路(bias circuit)用以提供偏壓電壓Vb至n型電晶體Mny2的閘極端。其中，p型電晶體Mpy1的第一汲/源端接收供應電壓Vdd，p型電晶體Mpy1的第二汲/源端產生偏壓電壓Vb，n型電晶體Mny1的閘極端連接至p型電晶體Mpy1的閘極端，n型電晶體Mny1的閘極端與第一汲/源端相互連接，n型電晶體Mny1的第二汲/源端接收供應電壓GND，n型電晶體Mny2的閘極端接收偏壓電壓Vb，n型電晶體Mny2的第一汲/源端連接至節點b2，n型電晶體Mny2的第二汲/源端連接至n型電晶體Mn3的第一汲/源端。
請參照第7A圖至第7C圖，其所繪示為本發明TSPC D型正反器的第三實施例。相較於第1A圖的負觸發TSPC D型正反器110，其差異在於D型正反器710第三級中增加二個連接元件712、714。以下僅介紹二個連接元件712、714的連接關係，其餘不再贅述。
D型正反器710的連接元件712具有第一端與第二端。連接元件712的第一端接收供應電壓Vdd，連接元件712的第二端連接至p型電晶體Mp4的第一汲/源端。再者，連接元件714具有第一端與第二端。連接元件714的第一端連接至n型電晶體Mn4的第二汲/源端，連接元件714的第二端連接收供應電壓GND。根據本發明的第三實施例，二個連接元件712、714其中之一為電阻性元件，二個連接元件712、714其中另一為短路元件。
根據本發明的第三實施例，在D型正反器710中，根據p型電晶體與n型電晶體的驅動強度來設計二個連接元件712、714。
如第7B圖所示，於D型正反器710中，設計p型電晶體Mp4、Mp5的驅動強度大於(stronger)n型電晶體Mn4的驅動強度時，則連接元件712為電阻性元件且連接元件714為短路元件。當節點c2為浮接時，由於供應電壓Vdd至節點c2之間的充電路徑(charging path)中包括電阻性元件，因此可以減少p型電晶體Mp4、Mp4的漏電流，用以降低節點c2的電壓上升速度，使得D型正反器710能夠正確地運作。
如第7C圖所示，於D型正反器710中，如果設計p型電晶體Mp4、Mp5的驅動強度小於(weaker)n型電晶體Mn4的驅動強度時，則連接元件712為短路元件且連接元件714為電阻性元件。
相同地，在第三實施例中，短路元件可以利用金屬導線(metal wire)來實現。而電阻性元件除了利用多晶矽電阻(poly resistor)來實現之外，也可以利用其他電子元件來實現，以下說明之。
請參照第8A圖至第8F圖，其所繪示為電阻性元件的各種範例。如第8A圖所示，在第三級中，供應電壓Vdd與節點c2之間充電路徑的連接元件712係由p型電晶體Mpx來實現。p型電晶體Mpx的閘極端連接至節點b2，p型電晶體Mpx的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx的第二汲/源端連接至p型電晶體Mp4的第一汲/源端。
再者，第8A圖中的電阻性元件，亦即p型電晶體Mpx，可由第二級中的p型電晶體Mp2來取代。如第8B圖所示，供應電壓Vdd與節點c2之間充電路徑的連接元件712係由p型電晶體Mp2來實現。p型電晶體Mp2的閘極端接收時脈信號CK，p型電晶體Mp2的第一汲/源端接收供應電壓Vdd，p型電晶體Mp2的第二汲/源端連接至p型電晶體Mp4的第一汲/源端。
如第8C圖所示，在第三級中，供應電壓Vdd與節點c2之間充電路徑的連接元件712係由p型電晶體Mpx1、Mpx2與n型電晶體Mnx1來實現。而利用p型電晶體Mpx1與n型電晶體Mnx1形成一偏壓電路(bias circuit)用以提供偏壓電壓Vb至p型電晶體Mpx2的閘極端。其中，p型電晶體Mpx1的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx1的閘極端與第二汲/源端互相連接，n型電晶體Mnx1的閘極端連接至p型電晶體Mpx1的閘極端，n型電晶體Mnx1的第一汲/源端產生偏壓電壓Vb，n型電晶體Mnx1的第二汲/源端接收供應電壓GND，p型電晶體Mpx2的閘極端接收偏壓電壓Vb，p型電晶體Mpx2的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx2的第二汲/源端連接至p型電晶體Mp4的第一汲/源端。
如第8D圖所示，在第三級中，節點c2與供應電壓 GND之間放電路徑的連接元件714係由n型電晶體Mny來實現。n型電晶體Mny的閘極端連接至節點b2，n型電晶體Mny的第一汲/源端連接至n型電晶體Mn4的第二汲/源端，n型電晶體Mny的第二汲/源端接收供應電壓GND。
再者，第8D圖中的電阻性元件，亦即n型電晶體Mny，可由第二級中的n型電晶體Mn3來取代。如第8E圖所示，節點c2與供應電壓GND之間放電路徑的連接元件714係由n型電晶體Mn3來實現。n型電晶體Mn3的閘極端接收時脈信號CK，n型電晶體Mn3的第一汲/源端連接至n型電晶體Mn4的第二汲/源端，n型電晶體Mn3的第二汲/源端接收供應電壓GND。
如第8F圖所示，在第三級中，節點c2與供應電壓 GND之間放電路徑的連接元件714係由n型電晶體Mny1、Mny2與p型電晶體Mpy1來實現。而利用p型電晶體Mpy1與n型電晶體Mny1形成一偏壓電路(bias circuit)用以提供偏壓電壓Vb至n型電晶體Mny2的閘極端。其中，p型電晶體Mpy1的第一汲/源端接收供應電壓Vdd，p型電晶體Mpy1的第二汲/源端產生偏壓電壓Vb，n型電晶體Mny1的閘極端連接至p型電晶體Mpy1的閘極端，n型電晶體Mny1的閘極端與第一汲/源端相互連接，n型電晶體Mny1的第二汲/源端接收供應電壓GND，n型電晶體Mny2的閘極端接收偏壓電壓Vb，n型電晶體Mny2的第一汲/源端連接至n型電晶體Mn4的第二汲/源端，n型電晶體Mny2的第二汲/源端接收供應電壓GND。
再者，本發明更可以根據上述的三種實施例來組合成其他D型正反器。舉例來說，在第一級中增加二個連接元件，且在第二級中增加二個連接元件，進而組成D型正反器。或者，在第一級中增加二個連接元件，且在第三級中增加二個連接元件，進而組成D型正反器。或者，在第二級中增加二個連接元件，且在第三級中增加二個連接元件，進而組成D型正反器。或者，在三個級中皆增加二個連接元件，進而組成D型正反器。
再者，為了要降低米勒效應(Miller effect)的影響，本發明更在節點a2連接至少一電容元件(capacitance device)。請參照第9A圖與第9B圖，其所繪示為本發明TSPC D型正反器的第四實施例。相較於第1A圖的負觸發TSPC D型正反器110，其差異在於D型正反器910的節點a2連接一電容元件，用以降低輸入信號D的保持時間(hold time)，提昇D型正反器的運作速度。以下僅介紹電容元件的連接關係，其餘不再贅述。
如第9A圖所示，D型正反器910的電容元件912具有第一端與第二端。電容元件912的第一端連接至節點a2，電容元件912的第二端接收供應電壓GND。
如第9B圖所示，D型正反器920的電容元件914具有第一端與第二端。電容元件914的第一端連接至節點a2，電容元件914的第二端接收供應電壓Vdd。
當然，本發明更可以根據上述的D型正反器910、920組成其他D型正反器。舉例來說，D型正反器的節點a2連接二個電容元件，其中一個電容元件連接於節點a2與供應電壓Vdd之間，另一個電容元件連接於節點a2與供應電壓GND之間。
基本上，在第四實施例中，電容元件可以利用金屬-絕緣物-金屬電容器(Metal-Insulator-Metal capacitor，簡稱MIM capacitor)來實現。除此之外，電容元件也可以利用其他電子元件來實現，以下說明之。
請參照第10A圖至第10E圖，其所繪示為電容元件的各種範例。如第10A圖所示，電容元件912由n型電晶體Mnx來實現。n型電晶體Mnx的閘極端連接至節點a2，n型電晶體Mnx的第一汲/源端與第二汲/源端接收供應電壓GND。
如第10B圖所示，電容元件914由p型電晶體Mpx來實現。p型電晶體Mpx的閘極端連接至節點a2，p型電晶體Mpx的第一汲/源端與第二汲/源端接收供應電壓Vdd。
如第10C圖所示，二個電容元件912、914分別由n型電晶體Mnx與來p型電晶體Mpx來實現。n型電晶體Mnx的閘極端連接至節點a2，n型電晶體Mnx的第一汲/源端與第二汲/源端接收供應電壓GND，p型電晶體Mpx的閘極端連接至節點a2，p型電晶體Mpx的第一汲/源端與第二汲/源端接收供應電壓Vdd。
如第10D圖所示，二個電容元件912、914分別由n型電晶體Mnx與來p型電晶體Mpx來實現。p型電晶體Mpx的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx的第二汲/源端連接至節點a2，n型電晶體Mnx的閘極端連接至節點a2，n型電晶體Mnx的第一汲/源端連接至p型電晶體Mpx的閘極端，n型電晶體Mnx的第二汲/源端接收供應電壓GND。
如第10E圖所示，二個電容元件912、914分別由n型電晶體Mnx與來p型電晶體Mpx來實現。p型電晶體Mpx的第一汲/源端接收供應電壓Vdd，p型電晶體Mpx的閘極端連接至節點a2，n型電晶體Mnx的閘極端連接至p型電晶體Mpx的第二汲/源端， n型電晶體Mnx的第一汲/源端連接至節點a2，n型電晶體Mnx的第二汲/源端接收供應電壓GND。
當然，根據本發明的第四實施例，在此領域的技術人員也可以將電容元件搭配於上述第一實施例至第三實施例，組成其他各種 D型正反器。舉例來說，在第一級中增加二個連接元件，且在節點a2連接電容元件，進而組成D型正反器。或者，在第二級中增加二個連接元件，且在節點a2連接電容元件，進而組成D型正反器。或者，在第三級中增加二個連接元件，且在節點a2連接電容元件，進而組成D型正反器。或者，在第一級中增加二個連接元件，在第二級中增加二個連接元件，且在節點a2連接電容元件，進而組成D型正反器。或者，在第一級中增加二個連接元件，在第三級中增加二個連接元件，且在節點a2連接電容元件，進而組成D型正反器。或者，在第二級中增加二個連接元件，在第三級中增加二個連接元件，且在節點a2連接電容元件，進而組成D型正反器。或者，在三個級中皆增加二個連接元件，且在節點a2連接電容元件，進而組成D型正反器。
再者，上述的四個實施例中，D型正反器皆包括四個級串接於輸入端與輸出端之間。由於第四級為反相器，在此領域的技術人員可以根據實際需求來省略第四級的反相器，使得D型正反器接收輸入信號D，並根據時脈信號來產生反相輸出信號。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
112,122:反相器 110,120,310,510,710,910:D型正反器 312,314,512,514,712,714:連接元件 912,914:電容元件
第1A圖與第1B圖為TSPC D型正反器； 第2A圖與第2B圖為負觸發TSPC D型正反器的相關信號示意圖； 第3A圖至第3C圖為本發明TSPC D型正反器的第一實施例； 第4A圖至第4D圖為電阻性元件的各種範例； 第5A圖至第5C圖為本發明TSPC D型正反器的第二實施例； 第6A圖至第6D圖為電阻性元件的各種範例； 第7A圖至第7C圖為本發明TSPC D型正反器的第三實施例； 第8A圖至第8F圖為電阻性元件的各種範例； 第9A圖與第9B圖為本發明TSPC D型正反器的第四實施例；以及 第10A圖至第10E圖為電容元件的各種範例。
112:反相器
310:D型正反器
312,314:連接元件

Claims (42)

  1. 一種D型正反器，包括： 一第一連接元件，具有一第一端與一第二端，該第一連接元件的該第一端接收一第一供應電壓； 一第一個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第一型電晶體的該閘極端接收一輸入信號，該第一個第一型電晶體的該第一汲/源端連接至該第一連接元件的該第二端，該第一個第一型電晶體的該第二汲/源端連接至一第一節點； 一第一個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第二型電晶體的該閘極端接收一時脈信號，該第一個第二型電晶體的該第一汲/源端連接至該第一節點； 一第二個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第二個第二型電晶體的該閘極端接收該輸入信號，該第二個第二型電晶體的該第一汲/源端連接至該第一個第二型電晶體的該第二汲/源端； 一第二連接元件，具有一第一端與一第二端，該第二連接元件的該第一端連接至該第二個第二型電晶體的該第二汲/源端，該第二連接元件的該第二端接收一第二供應電壓； 一第二個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第二個第一型電晶體的該閘極端接收該時脈信號，該第二個第一型電晶體的該第一汲/源端接收該第一供應電壓； 一第三個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第一型電晶體的該閘極端連接至該第一節點，該第三個第一型電晶體的該第一汲/源端耦合至該第二個第一型電晶體的該第二汲/源端，該第三個第一型電晶體的該第二汲/源端連接至一第二節點； 一第三個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第二型電晶體的該閘極端接收該時脈信號，該第三個第二型電晶體的該第一汲/源端耦合至該第二節點，該第三個第二型電晶體的該第二汲/源端接收該第二供應電壓； 一第四個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第四個第一型電晶體的該閘極端連接至該第二節點，該第四個第一型電晶體的該第一汲/源端耦合至該第一供應電壓； 一第五個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第五個第一型電晶體的該閘極端接收該時脈信號，該第五個第一型電晶體的該第一汲/源端連接至該第四個第一型電晶體的該第二汲/源端，該第五個第一型電晶體的該第二汲/源端連接至一第三節點；以及 一第四個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第四個第二型電晶體的該閘極端連接至該第二節點，該第四個第二型電晶體的該第一汲/源端連接至該第三節點，該第四個第二型電晶體的該第二汲/源端耦合至該第二供應電壓； 其中，該第一連接元件與該第二連接元件的其中之一為一電阻性元件，該第一連接元件與該第二連接元件的其中另一為一短路元件。
  2. 如請求項1所述之D型正反器，更包括一反向器，該反向器的一輸入端連接至該第三節點，該反向器的一輸出端產生一輸出信號。
  3. 如請求項1所述之D型正反器，其中該第一連接元件為該電阻元件，該第一連接元件包括一第七個第一型電晶體，該第七個第一型電晶體的一閘極端接收該輸入信號或者一偏壓電壓，該第七個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第七個第一型電晶體的一第二汲/源端連接至該第一個第一型電晶體的該第一汲/源端。
  4. 如請求項3所述之D型正反器，其中該第一連接元件更包括一第包括一第八個第一型電晶體與一第六個第二型電晶體，該第八個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第八個第一型電晶體的一閘極端與連接至該第八個第一型電晶體的一第二汲/源端，該第六個第二型電晶體的一閘極端連接至該第八個第一型電晶體的該閘極端，該第六個第二型電晶體的一第一汲/源端產生該偏壓電壓，該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  5. 如請求項1所述之D型正反器，其中該第二連接元件為該電阻元件，該第二連接元件包括一第六個第二型電晶體，該第六個第二型電晶體的一閘極端接收該輸入信號或者一偏壓電壓，該第六個第二型電晶體的一第一汲/源端連接至該第二個第二型電晶體的該第二汲/源端，該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  6. 如請求項5所述之D型正反器，其中該第二連接元件更包括一第包括一第七個第一型電晶體與一第七個第二型電晶體，該第七個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第七個第一型電晶體的一第二汲/源端產生該偏壓電壓，第七個第二型電晶體的一閘極端連接至該第七個第一型電晶體的一閘極端，該第七個第二型電晶體的該閘極端連接至該第七個第二型電晶體的一第一汲/源端，該第七個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  7. 如請求項1所述之D型正反器，更包括一第三連接元件與一第四連接元件；其中該第三連接元件連接於該第二個第一型電晶體的該第二汲/源端與該第三個第一型電晶體的該第一汲/源端之間，使得該第三個第一型電晶體的該第一汲/源端耦合至該第二個第一型電晶體的該第二汲/源端；其中該第四連接元件連接於該第三個第二型電晶體的該第一汲/源端與該第二節點之間，使得該第三個第二型電晶體的該第一汲/源端耦合至該第二節點；其中該第三連接元件與該第四連接元件的其中之一為該電阻性元件，該第三連接元件與該第四連接元件的其中另一為該短路元件。
  8. 如請求項7所述之D型正反器，其中該第三連接元件為該電阻元件，該第三連接元件包括一第七個第一型電晶體，該第七個第一型電晶體的一閘極端連接至該第一節點號或者接收一偏壓電壓，該第七個第一型電晶體的一第一汲/源端連接至該第二個第一型電晶體的該第二汲/源端，該第七個第一型電晶體的一第二汲/源端連接至該第三個第一型電晶體的該第一汲/源端。
  9. 如請求項8所述之D型正反器，其中該第三連接元件更包括一第包括一第八個第一型電晶體與一第六個第二型電晶體，該第八個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第八個第一型電晶體的一閘極端與連接至該第八個第一型電晶體的一第二汲/源端，該第六個第二型電晶體的一閘極端連接至該第八個第一型電晶體的該閘極端，該第六個第二型電晶體的一第一汲/源端產生該偏壓電壓，該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  10. 如請求項7所述之D型正反器，其中該第四連接元件為該電阻元件，該第四連接元件包括一第六個第二型電晶體，該第六個第二型電晶體的一閘極端連接至該第一節點或者接收一偏壓電壓，該第六個第二型電晶體的一第一汲/源端連接至該第二節點，該第六個第二型電晶體的一第二汲/源端連接至該第三個第二型電晶體的該第一汲/源端。
  11. 如請求項10所述之D型正反器，其中該第四連接元件更包括一第包括一第七個第一型電晶體與一第七個第二型電晶體，該第七個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第七個第一型電晶體的一第二汲/源端產生該偏壓電壓，第七個第二型電晶體的一閘極端連接至該第七個第一型電晶體的一閘極端，該第七個第二型電晶體的該閘極端連接至該第七個第二型電晶體的一第一汲/源端，該第七個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  12. 如請求項7所述之D型正反器，更包括一第五連接元件與一第六連接元件；其中該第五連接元件連接於該第一供應電壓與該第四個第一型電晶體的該第一汲/源端之間，使得該第四個第一型電晶體的該第一汲/源端耦合至該第一供應電壓；其中該第六連接元件連接於該第四個第二型電晶體的該第二汲/源端與該第二供應電壓之間，使得該第四個第二型電晶體的該第二汲/源端耦合至該第二供應電壓；其中該第五連接元件與該第六連接元件的其中之一為該電阻性元件，該第五連接元件與該第六連接元件的其中另一為該短路元件。
  13. 如請求項12所述之D型正反器，其中該第四個第一型電晶體的該第一汲/源端連接至該第二個第一型電晶體的該第二汲/源端，使得該第四個第一型電晶體的該第一汲/源端耦合至該第一供應電壓。
  14. 如請求項12所述之D型正反器，其中該第四個第二型電晶體的該第二汲/源端連接至該第三個第二型電晶體的該第一汲/源端，使得該第四個第二型電晶體的該第二汲/源端耦合至該第二供應電壓。
  15. 如請求項12所述之D型正反器，其中該第五連接元件為該電阻元件，該第五連接元件包括一第七個第一型電晶體，該第七個第一型電晶體的一閘極端連接至該第二節點號或者接收一偏壓電壓，該第七個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第七個第一型電晶體的一第二汲/源端連接至該第四個第一型電晶體的該第一汲/源端。
  16. 如請求項15所述之D型正反器，其中該第五連接元件更包括一第包括一第八個第一型電晶體與一第六個第二型電晶體，該第八個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第八個第一型電晶體的一閘極端與連接至該第八個第一型電晶體的一第二汲/源端，該第六個第二型電晶體的一閘極端連接至該第八個第一型電晶體的該閘極端，該第六個第二型電晶體的一第一汲/源端產生該偏壓電壓，該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  17. 如請求項12所述之D型正反器，其中該第六連接元件為該電阻元件，該第六連接元件包括一第六個第二型電晶體，該第六個第二型電晶體的一閘極端連接至該第二節點或者接收一偏壓電壓，該第六個第二型電晶體的一第一汲/源端連接至第四個第二型電晶體的該第二汲/源端，該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  18. 如請求項17所述之D型正反器，其中該第六連接元件更包括一第包括一第七個第一型電晶體與一第七個第二型電晶體，該第七個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第七個第一型電晶體的一第二汲/源端產生該偏壓電壓，第七個第二型電晶體的一閘極端連接至該第七個第一型電晶體的一閘極端，該第七個第二型電晶體的該閘極端連接至該第七個第二型電晶體的一第一汲/源端，該第七個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  19. 如請求項1所述之D型正反器，更包括一第三連接元件與一第四連接元件；其中該第三連接元件連接於該第一供應電壓與該第四個第一型電晶體的該第一汲/源端之間，使得該第四個第一型電晶體的該第一汲/源端耦合至該第一供應電壓；其中該第四連接元件連接於該第四個第二型電晶體的該第二汲/源端與該第二供應電壓之間，使得該第四個第二型電晶體的該第二汲/源端耦合至該第二供應電壓；其中該第三連接元件與該第四連接元件的其中之一為該電阻性元件，該第三連接元件與該第四連接元件的其中另一為該短路元件。
  20. 如請求項1所述之D型正反器，其中該些第一型電晶體為p型電晶體，該些第二型電晶體為n型電晶體，且該第一供應電壓大於該第二供應電壓。
  21. 如請求項1所述之D型正反器，其中該些第一型電晶體為n型電晶體，該些第二型電晶體為p型電晶體，該第二供應電壓大於該第一供應電壓。
  22. 如請求項1所述之D型正反器，更包括一電容元件連接於該第一節點。
  23. 一種D型正反器，包括： 一第一個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第一型電晶體的該閘極端接收一輸入信號，該第一個第一型電晶體的該第一汲/源端 接收一第一供應電壓，該第一個第一型電晶體的該第二汲/源端連接至一第一節點； 一第一個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第二型電晶體的該閘極端接收一時脈信號，該第一個第二型電晶體的該第一汲/源端連接至該第一節點； 一第二個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第二個第二型電晶體的該閘極端接收該輸入信號，該第二個第二型電晶體的該第一汲/源端連接至該第一個第二型電晶體的該第二汲/源端，該第二個第二型電晶體的該第二汲/源端接收一第二供應電壓； 一第二個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第二個第一型電晶體的該閘極端接收該時脈信號，該第二個第一型電晶體的該第一汲/源端接收該第一供應電壓； 一第一連接元件，具有一第一端與一第二端，該第一連接元件的該第一端連接至該第二個第一型電晶體的該第二汲/源端； 一第三個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第一型電晶體的該閘極端連接至該第一節點，該第三個第一型電晶體的該第一汲/源端連接至該第一連接元件的該第二端，該第三個第一型電晶體的該第二汲/源端連接至一第二節點； 一第二連接元件，具有一第一端與一第二端，該第二連接元件的該第一端連接至該第二節點； 一第三個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第二型電晶體的該閘極端接收該時脈信號，該第三個第二型電晶體的該第一汲/源端連接至該第二連接元件的該第二端，該第三個第二型電晶體的該第二汲/源端接收該第二供應電壓； 一第四個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第四個第一型電晶體的該閘極端連接至該第二節點，該第四個第一型電晶體的該第一汲/源端耦合至該第一供應電壓； 一第五個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第五個第一型電晶體的該閘極端接收該時脈信號，該第五個第一型電晶體的該第一汲/源端連接至該第四個第一型電晶體的該第二汲/源端，該第五個第一型電晶體的該第二汲/源端連接至一第三節點；以及 一第四個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第四個第二型電晶體的該閘極端連接至該第二節點，該第四個第二型電晶體的該第一汲/源端連接至該第三節點，該第四個第二型電晶體的該第二汲/源端耦合至該第二供應電壓； 其中，該第一連接元件與該第二連接元件的其中之一為一電阻性元件，該第一連接元件與該第二連接元件的其中另一為一短路元件。
  24. 如請求項23所述之D型正反器，更包括一反向器，該反向器的一輸入端連接至該第三節點，該反向器的一輸出端產生一輸出信號。
  25. 如請求項23所述之D型正反器，更包括一第三連接元件與一第四連接元件；其中該第三連接元件連接於該第一供應電壓與該第四個第一型電晶體的該第一汲/源端之間，使得該第四個第一型電晶體的該第一汲/源端耦合至該第一供應電壓；其中該第四連接元件連接於該第四個第二型電晶體的該第二汲/源端與該第二供應電壓之間，使得該第四個第二型電晶體的該第二汲/源端耦合至該第二供應電壓；其中該第三連接元件與該第四連接元件的其中之一為該電阻性元件，該第三連接元件與該第四連接元件的其中另一為該短路元件。
  26. 如請求項23所述之D型正反器，其中該些第一型電晶體為p型電晶體，該些第二型電晶體為n型電晶體，且該第一供應電壓大於該第二供應電壓。
  27. 如請求項23所述之D型正反器，其中該些第一型電晶體為n型電晶體，該些第二型電晶體為p型電晶體，該第二供應電壓大於該第一供應電壓。
  28. 如請求項23所述之D型正反器，更包括一電容元件連接於該第一節點。
  29. 一種D型正反器，包括： 一第一個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第一型電晶體的該閘極端接收一輸入信號，該第一個第一型電晶體的該第一汲/源端 接收一第一供應電壓，該第一個第一型電晶體的該第二汲/源端連接至一第一節點； 一第一個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第二型電晶體的該閘極端接收一時脈信號，該第一個第二型電晶體的該第一汲/源端連接至該第一節點； 一第二個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第二個第二型電晶體的該閘極端接收該輸入信號，該第二個第二型電晶體的該第一汲/源端連接至該第一個第二型電晶體的該第二汲/源端，該第二個第二型電晶體的該第二汲/源端接收一第二供應電壓； 一第二個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第二個第一型電晶體的該閘極端接收該時脈信號，該第二個第一型電晶體的該第一汲/源端接收該第一供應電壓； 一第三個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第一型電晶體的該閘極端連接至該第一節點，該第三個第一型電晶體的該第一汲/源端連接至該第二個第一型電晶體的該第二汲/源端，該第三個第一型電晶體的該第二汲/源端連接至一第二節點； 一第三個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第二型電晶體的該閘極端接收該時脈信號，該第三個第二型電晶體的該第一汲/源端連接至該第二節點，該第三個第二型電晶體的該第二汲/源端接收該第二供應電壓； 一第一連接元件，具有一第一端與一第二端，該第一連接元件的該第一端接收該第一供應電壓； 一第四個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第四個第一型電晶體的該閘極端連接至該第二節點，該第四個第一型電晶體的該第一汲/源端連接至該第一連接元件的該第二端； 一第五個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第五個第一型電晶體的該閘極端接收該時脈信號，該第五個第一型電晶體的該第一汲/源端連接至該第四個第一型電晶體的該第二汲/源端，該第五個第一型電晶體的該第二汲/源端連接至一第三節點； 一第四個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第四個第二型電晶體的該閘極端連接至該第二節點，該第四個第二型電晶體的該第一汲/源端連接至該第三節點；以及 一第二連接元件，具有一第一端與一第二端，該第二連接元件的該第一端連接至該第四個第二型電晶體的該第二汲/源端，該第二連接元件的該第二端接收該第二供應電壓； 其中，該第一連接元件與該第二連接元件的其中之一為一電阻性元件，該第一連接元件與該第二連接元件的其中另一為一短路元件。
  30. 如請求項29所述之D型正反器，更包括一反向器，該反向器的一輸入端連接至該第三節點，該反向器的一輸出端產生一輸出信號。
  31. 如請求項29所述之D型正反器，其中該些第一型電晶體為p型電晶體，該些第二型電晶體為n型電晶體，且該第一供應電壓大於該第二供應電壓。
  32. 如請求項29所述之D型正反器，其中該些第一型電晶體為n型電晶體，該些第二型電晶體為p型電晶體，該第二供應電壓大於該第一供應電壓。
  33. 如請求項29所述之D型正反器，更包括一電容元件連接於該第一節點。
  34. 一種D型正反器，包括： 一第一個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第一型電晶體的該閘極端接收一輸入信號，該第一個第一型電晶體的該第一汲/源端 接收一第一供應電壓，該第一個第一型電晶體的該第二汲/源端連接至一第一節點； 一第一個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第一個第二型電晶體的該閘極端接收一時脈信號，該第一個第二型電晶體的該第一汲/源端連接至該第一節點； 一第二個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第二個第二型電晶體的該閘極端接收該輸入信號，該第二個第二型電晶體的該第一汲/源端連接至該第一個第二型電晶體的該第二汲/源端，該第二個第二型電晶體的該第二汲/源端接收一第二供應電壓； 一第二個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第二個第一型電晶體的該閘極端接收該時脈信號，該第二個第一型電晶體的該第一汲/源端接收該第一供應電壓； 一第三個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第一型電晶體的該閘極端連接至該第一節點，該第三個第一型電晶體的該第一汲/源端連接至該第二個第一型電晶體的該第二汲/源端，該第三個第一型電晶體的該第二汲/源端連接至一第二節點； 一第三個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第三個第二型電晶體的該閘極端接收該時脈信號，該第三個第二型電晶體的該第一汲/源端連接至該第二節點，該第三個第二型電晶體的該第二汲/源端接收該第二供應電壓； 一第四個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，該第四個第一型電晶體的該閘極端連接至該第二節點，該第四個第一型電晶體的該第一汲/源端接收該第一供應電壓； 一第五個第一型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第五個第一型電晶體的該閘極端接收該時脈信號，該第五個第一型電晶體的該第一汲/源端連接至該第四個第一型電晶體的該第二汲/源端，該第五個第一型電晶體的該第二汲/源端連接至一第三節點； 一第四個第二型電晶體，具有一閘極端、一第一汲/源端與一第二汲/源端，其中該第四個第二型電晶體的該閘極端連接至該第二節點，該第四個第二型電晶體的該第一汲/源端連接至該第三節點，該第四個第二型電晶體的該第二汲/源端接收該第二供應電壓； 以及 一第一電容元件，具有一第一端與一第二端，其中該第一電容元件的該第一端連接至該第一節點，該第一電容元件的該第二端接收該第一供應電壓或者該第二供應電壓。
  35. 如請求項34所述之D型正反器，更包括一反向器，該反向器的一輸入端連接至該第三節點，該反向器的一輸出端產生一輸出信號。
  36. 如請求項34所述之D型正反器，其中該些第一型電晶體為p型電晶體，該些第二型電晶體為n型電晶體，且該第一供應電壓大於該第二供應電壓。
  37. 如請求項34所述之D型正反器，其中該些第一型電晶體為n型電晶體，該些第二型電晶體為p型電晶體，該第二供應電壓大於該第一供應電壓。
  38. 如請求項34所述之D型正反器，其中該第一電容元件包括一第六個第二型電晶體，該第六個第二型電晶體的一閘極端連接至該第一節點，該第六個第二型電晶體的一第一汲/源端與該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  39. 如請求項34所述之D型正反器，其中該第一電容元件包括一第七個第一型電晶體，該第七個第一型電晶體的一閘極端連接至該第一節點，該第七個第一型電晶體的一第一汲/源端與該第七個第一型電晶體的一第二汲/源端接收該第一供應電壓。
  40. 如請求項34所述之D型正反器，更包括一第二電容元件，該第一電容元件包括一第六個第二型電晶體，該第二電容元件包括一第七個第一型電晶體，該第六個第二型電晶體的一閘極端連接至該第一節點，該第六個第二型電晶體的一第一汲/源端與該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓，該第七個第一型電晶體的一閘極端連接至該第一節點，該第七個第一型電晶體的一第一汲/源端與該第七個第一型電晶體的一第二汲/源端接收該第一供應電壓。
  41. 如請求項34所述之D型正反器，更包括一第二電容元件，該第一電容元件包括一第六個第二型電晶體，該第二電容元件包括一第七個第一型電晶體，該第七個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第七個第一型電晶體的一第二汲/源端連接至該第一節點，該第六個第二型電晶體的一閘極端連接至該第一節點，該第六個第二型電晶體的一第一汲/源端連接至該第七個第一型電晶體的一閘極端，該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓。
  42. 如請求項34所述之D型正反器，更包括一第二電容元件，該第一電容元件包括一第六個第二型電晶體，該第二電容元件包括一第七個第一型電晶體，該第七個第一型電晶體的一第一汲/源端接收該第一供應電壓，該第七個第一型電晶體的一閘極端連接至該第一節點，該第六個第二型電晶體的一閘極端連接至該第七個第一型電晶體的一第二汲/源端，該第六個第二型電晶體的一第一汲/源端連接至該第一節點，該第六個第二型電晶體的一第二汲/源端接收該第二供應電壓。
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