CN101471642A - 一种基于电荷恢复的单相功率时钟触发器 - Google Patents

Abstract

本发明是一种基于电荷恢复的单相功率时钟触发器。包括：输入反相器，用于产生两个反相的信号送给电荷恢复单元；交叉耦合的电荷恢复单元，用于降低电路功耗；RS触发器，用于锁存电荷回收单元的输出。其中，反相器的输入和输出分别连接交叉耦合电荷恢复单元的两个输入端；交叉耦合电荷恢复单元的两个输出端分别连接RS触发器的两个输入端。该触发器采用单相功率时钟(类似正弦的电源)Pclk完成D触发器的功能，输入和输出信号采用方波，可以直接与传统的CMOS逻辑电路级联完成逻辑。本发明相对于传统触发器的优点如下：功耗低，尤其在数据变化率低的情况下可以实现极低功耗；晶体管数目少；采用单相时钟。

Description

一种基于电荷恢复的单相功率时钟触发器

技术领域

本发明属于低功耗集成电路设计技术领域，是一种电荷恢复逻辑时序电路，具体涉及一种基于电荷恢复的单相功率时钟触发器。它虽然基于电荷恢复逻辑，但可以直接与传统的CMOS逻辑电路级联完成逻辑。

背景技术

电荷恢复(charge recovery)技术，也叫做能量恢复或绝热电路技术，是近十几年来兴起的一种低功耗电路技术，采用这种技术可以明显地降低电路的功耗，现已成为低功耗集成电路技术研究领域的一个热点。利用这种技术，理论上功耗可以降为零，因此起初这种技术被称为绝热电路技术。

为了说明电荷恢复逻辑的优势，下面比较传统的CMOS电路和电荷恢复电路的功耗。图1给出了一种常用的D触发器的电路图，可以看到该触发器主要由几个反相器组成，因此以反相器为例说明传统CMOS电路的功耗。图2为传统的反相器，图3为反相器充放电时的等效电路。假设反相器中PMOS管的等效电阻为R，电源电压为Vdd，等效的负载电容为C，则在一次充电过程中，消耗的总能量为：

$E={\∫}_0^{t0}\mathrm{UIdt}={\∫}_0^{\mathrm{Vdd}}\mathrm{Vdd}\×C\frac{\mathrm{du}}{\mathrm{dt}}\×\mathrm{dt}={\∫}_0^{\mathrm{Vdd}}\mathrm{Vdd}\×\mathrm{Cdu}=C\×{\mathrm{Vdd}}^2---(1-1)$

而存储在电容上的能量为：

$E_C={\∫}_0^{t0}{U}_C\mathrm{Idt}={\∫}_0^{\mathrm{Vdd}}{U}_C\×C\frac{{\mathrm{dU}}_C}{\mathrm{dt}}\×\mathrm{dt}=\frac{C\×{\mathrm{Vdd}}^2}{2}---(1-2)$

则消耗在电阻上的能量为： $E_R=\frac{C\×{\mathrm{Vdd}}^2}{2}---(1-3)$

放电时，存储在电容上的电荷放电到地。从而可知CMOS电路的功耗可以表示为：

$P=\underset{i}{\mathrm{\Σ}}{C}_i\×V_i^2\×f_i---(1-4)$

式中f_i为电路逻辑单元的开关频率。

在电荷恢复技术中，时钟信号同时做电路的电源，因此又称为功率时钟。功率时钟的上升时间和下降时间比较大，见图5。在充电时，功率时钟由0缓慢的变化到Vdd，电阻两端的电压差很小，流过电阻的电流可以认为近似不变，因此，可以等效为恒流源通过电阻向电容充电。假设功率时钟的峰峰值为Vdd，充电时间为T，则近似的充电电流为：

$I_{\mathrm{av}}=\frac{C\×\mathrm{Vdd}}{T}---(1-5)$

则消耗在电阻R上的能量为：

$E_R^{\′}=I_{\mathrm{av}}^2\×R\×T=\frac{R\×C}{T}\×C\×{\mathrm{Vdd}}^2---(1-6)$

放电时，功率时钟由Vdd缓慢降为0，电容上的电荷回收到功率时钟中(功率时钟中的电感和电路中的电容形成谐振)，而不是放电到地。

对比式(1-3)和式(1-6)可知，当T>>2RC时，电荷恢复逻辑的功耗就将远小于传统CMOS逻辑的功耗。

绝热电路(电荷恢复电路)又可分为全绝热电路(full-adiabatic circuits)和半绝热电路(semi-adiabatic circuits)两类。前者的特点是理论上电路的功耗可以降为零，但是电路必须利用可逆逻辑完成电路的功能，同时需要较多的脉冲电源，电路结构复杂且工作频率低，实现的难度非常大，因此实用价值不大；后者相对于前者来说，电路结构简单，没有可逆逻辑的限制，电路需要的脉冲电源也较少，应用起来比较容易。半绝热电路的缺点是恢复效率没有全绝热电路高。

由于半绝热电路有着巨大的应用价值，近年来国际上对半绝热电路的研究十分活跃，涌现了许多新型的半绝热电路，但是以组合逻辑单元居多，时序逻辑单元的结构仍比较少。

发明内容

本发明的目的在于提供一种基于电荷恢复的单相功率时钟触发器，其具有功耗低和结构简单的优点，并且只需使用单相的功率时钟，可以直接和传统的CMOS逻辑级联完成逻辑，减少半绝热数字电路的设计时间。

本发明提出的基于电荷恢复的单相功率时钟触发器，包括：

输入反相器，用于产生两个反相的信号送给电荷恢复单元；

交叉耦合的电荷恢复单元，用于降低电路功耗；

RS触发器，用于锁存电荷回收单元的输出。

其中，反相器的输入和输出分别连接交叉耦合电荷恢复单元的两个输入端；交叉耦合电荷恢复单元的两个输出端分别连接RS触发器的两个输入端。

进一步，所述RS触发器为或非门构成的RS触发器。

进一步，所述输入反相器包括：

第一PMOS管(Mp5)，该管的衬底和源极接到恒定电压Vdd上，栅极接输入D；

第一NMOS管(Mn5)，该管的衬底和源极接地，栅极接输入D，漏极和所述第一PMOS管(Mp5)的漏极相连接，标记为NetC。

进一步，所述荷恢复单元包括：

第二PMOS管(Mp1)，该管的衬底和源极接到功率时钟Pclk；

第三PMOS管(Mp2)，该管的衬底和源极接到功率时钟Pclk；

第二NMOS管(Mn3)，该管的衬底和源极接地，漏极和所述第二PMOS管(Mp1)的漏极相连，标记为NetA，栅极和所述第二PMOS管(Mp1)的栅极相连，标记为NetB；

第三NMOS管(Mn4)，该管的衬底和源极接地，漏极和所述第三PMOS管(Mp2)的漏极连到NetB，栅极和所述第三PMOS管(Mp2)的栅极连到NetA；

第四NMOS管(Mn1)，该管的衬底和源极接地，漏极接NetA，栅极接输入D；

第五NMOS管(Mn2)，该管的衬底和源极接地，漏极接NetB，栅极接NetC。

进一步，所述RS触发器包括：

第四PMOS管(Mp6)，该管的衬底和源极接恒定电压Vdd，栅极接NetA；

第五PMOS管(Mp7)，该管的衬底接Vdd，源极和所述第四PMOS管(Mp6)的漏极相连；

第六NMOS管(Mn6)，该管的衬底和源极接地，栅极接NetA；

第七NMOS管(Mn7)，该管的衬底和源极接地，栅极和所述第五PMOS管(Mp7)的栅极接输出QN，漏极和所述第五PMOS管(Mp7)以及第六NMOS管(Mn6)的漏极相连形成输出Q；

第六PMOS管(Mp8)，该管的衬底和源极接恒定电压Vdd，栅极接NetB；

第七PMOS管(Mp9)，该管的衬底接Vdd，源极和所述第六PMOS管(Mp8)的漏极相连；

第八NMOS管(Mn8)，该管的衬底和源极接地，栅极接NetB；

第九NMOS管(Mn9)，该管的衬底和源极接地，栅极和所述第七PMOS管(Mp9)的栅极接输出Q，漏极和所述第七PMOS管(Mp9)以及第八NMOS管(Mn8)的漏极相连形成输出QN

进一步，所述第四NMOS管(Mn1)和第五NMOS管(Mn2)用互补的逻辑运算单元和互补的逻辑运算单元反取代，为多输入的与门、或为多输入的或门、或为多输入的同或门、或为多输入的异或门。

进一步，所述功率时钟Pclk为正弦波，输入D和输出Q、QN为方波，能够直接与传统的CMOS逻辑门级联完成逻辑结果寄存。

本发明的功率时钟Pclk为类似正弦的波形，但是输入D和输出Q、QN仍为方波，可以直接和传统的CMOS逻辑级联完成逻辑。本发明的触发器在输入数据变化率低时，可以实现极低功耗。

附图说明

图1是传统的D触发器电路结构；

图2是传统CMOS反相器电路结构；

图3是传统反相器充放电时的等效电路；

图4是本发明中电荷恢复模块充放电的路径示意图；

图5是电荷恢复逻辑充放电时的等效电路；

图6是本发明所述的一种基于电荷恢复的单相功率时钟触发器电路结构；

图7是本发明内嵌复杂逻辑时的电路结构示意图；

图8是本发明所述的一种基于电荷恢复的单相功率时钟触发器的工作波形。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

请参阅图6所示，本发明所述的一种基于电荷恢复的单相功率时钟触发器电路结构，其中包括输入反相器、电荷恢复单元和或非门组成的RS触发器三部分。输入反相器的作用是产生两个反相的信号送给电荷恢复单元，用于控制Mn1管和Mn2管的通断；电荷恢复单元采用半绝热电路技术，利用功率时钟Pclk回收电荷，以达到降低电路功耗的目的；RS触发器锁存电荷回收单元的输出，产生正确的输出。

输入反相器，包括：

PMOS管(Mp5)，该管的衬底和源极接到恒定电压Vdd上，栅极接输入D；

NMOS管(Mn5)，该管的衬底和源极接地，栅极接输入D，漏极和所述(Mp5)管的漏极相连接，标记为NetC；

交叉耦合的电荷恢复单元，包括：

PMOS管(Mp1)，该管的衬底和源极接到功率时钟Pclk；

PMOS管(Mp2)，该管的衬底和源极接到功率时钟Pclk；

NMOS管(Mn3)，该管的衬底和源极接地，漏极和所述(Mp1)管的漏极相连，标记为NetA，栅极和所述(Mp1)管的栅极相连，标记为NetB；

NMOS管(Mn4)，该管的衬底和源极接地，漏极和所述(Mp2)管的漏极连到NetB，栅极和所述(Mp2)管的栅极连到NetA；

NMOS管(Mn1)，该管的衬底和源极接地，漏极接NetA，栅极接输入D；

NMOS管(Mn2)，该管的衬底和源极接地，漏极接NetB，栅极接NetC；

或非门构成的RS触发器，包括：

PMOS管(Mp6)，该管的衬底和源极接恒定电压Vdd，栅极接NetA；

PMOS管(Mp7)，该管的衬底接Vdd，源极和所述(Mp6)管的漏极相连；

NMOS管(Mn6)，该管的衬底和源极接地，栅极接NetA；

NMOS管(Mn7)，该管的衬底和源极接地，栅极和所述(Mp7)管的栅极接输出QN，漏极和所述(Mp7)管以及(Mn6)管的漏极相连形成输出Q；

PMOS管(Mp8)，该管的衬底和源极接恒定电压Vdd，栅极接NetB；

PMOS管(Mp9)，该管的衬底接Vdd，源极和所述(Mp8)管的漏极相连；

NMOS管(Mn8)，该管的衬底和源极接地，栅极接NetB；

NMOS管(Mn9)，该管的衬底和源极接地，栅极和所述(Mp9)管的栅极接输出Q，漏极和所述(Mp9)管以及(Mn8)管的漏极相连形成输出QN；

本发明所述触发器的工作原理如下：假设初始时，输入端D为高电平“1”，则NetC端为低电平“0”，Mn1管导通，Mn2管截止，则NetA点的电压为强0，NetB点的电压为弱0。这样在功率时钟Pclk由0逐渐上升到Vdd的过程中，当Pclk<|Vthp|时(Vthp为Mp1管或Mp2管的阈值电压)，Mp1管和Mp2管截止；当Pclk接近|Vthp|时，由于亚阈值特性，有微小的电流流过Mp2，使NetB点的电压略高于0，而NetA点的电压为零(Mn1管导通)；这样当Pclk＝|Vthp|时，Mp2管导通而Mp1管截止，使NetB点的电压瞬间上升至Pclk，而NetA点的电压仍为零；当Pclk>|Vthp|时，NetB点继续跟随Pclk上升直到Vdd，而NetA点保持0电平，在这一过程中NetA点和NetB点的电压值被RS触发器采集产生输出Q＝1，QN＝0。当Pclk由Vdd降到0时，NetB点的电压跟随Pclk下降直到等于|Vthp|，在这个过程中，实现了电荷的回收，减少了不必要的能耗，同时RS触发器锁存NetA和NetB的值，使输出保持不变。当输入D＝0时，情况类似。为了进一步说明所述触发器的工作情况，图8给出了本发明的Hspice仿真波形。

在Pclk为低电平时，输入数据D发生变化不会影响输出值，但当Pclk为高电平时输入数据D发生变化，要获得正确的逻辑值就需要控制Mn1、Mn2、Mn3、Mn4、Mp1和Mp2的尺寸，这时会产生通过Mp1、Mn1或Mp2、Mn2支路的贯通电流，造成较大的功耗，因此需要仔细优化以获得最优值，降低电路的功耗。为了使所述的触发器获得正确的输出值，需要对电路中晶体管的尺寸详细设计。

本发明中的功率时钟是类似正弦的波形，同时为电路提供时钟信息和电源，这一点不同于传统的方波时钟信号。电荷恢复单元由Mn1、Mn2、Mn3、Mn4、Mp1、Mp2六个晶体管组成，见图4，其结构和经典的2N-2N2P结构相同，只不过在2N-2N2P逻辑中采用四相功率时钟，而本发明中电荷恢复单元用单相功率时钟。虽然本发明的功率时钟Pclk为类似正弦的波形，但是输入D和输出Q、QN仍为方波，可以直接和传统的CMOS逻辑级联完成逻辑。本发明的触发器在输入数据变化率低时，可以实现极低功耗。

本发明所述的(Mn1)管和(Mn2)管可以用互补的逻辑运算单元和互补的逻辑运算单元反取代，见图7，这样可以使触发器内嵌一些复杂逻辑，以节省电路版图的面积。图中的“逻辑运算单元”可以是任何复杂门，如：多输入的与门、或门、同或门、异或门等。

至此已经结合优选实施例对本发明进行了描述。应该理解，本领域技术人员在不脱离本发明的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本发明的范围不局限于上述特定实施例，而应由所附权利要求所限定。

Claims (7)

1.一种基于电荷恢复的单相功率时钟触发器，其特征在于，包括：

输入反相器，用于产生两个反相的信号送给电荷恢复单元；

交叉耦合的电荷恢复单元，用于降低电路功耗；

RS触发器，用于锁存电荷回收单元的输出；

其中，反相器的输入和输出分别连接交叉耦合电荷恢复单元的两个输入端；交叉耦合电荷恢复单元的两个输出端分别连接RS触发器的两个输入端。

2.根据权利要求1所述的单相功率时钟触发器，其特征在于，所述RS触发器为或非门构成的RS触发器。

3.根据权利要求1或2所述的单相功率时钟触发器，其特征在于，所述输入反相器包括：

第一PMOS管(Mp5)，该管的衬底和源极接到恒定电压Vdd上，栅极接输入D；

第一NMOS管(Mn5)，该管的衬底和源极接地，栅极接输入D，漏极和所述第一PMOS管(Mp5)的漏极相连接，标记为NetC。

4.根据权利要求1或2所述的单相功率时钟触发器，其特征在于，所述荷恢复单元包括：

第二PMOS管(Mp1)，该管的衬底和源极接到功率时钟Pclk；

第三PMOS管(Mp2)，该管的衬底和源极接到功率时钟Pclk；

第二NMOS管(Mn3)，该管的衬底和源极接地，漏极和所述第二PMOS管(Mp1)的漏极相连，标记为NetA，栅极和所述第二PMOS管(Mp1)的栅极相连，标记为NetB；

第三NMOS管(Mn4)，该管的衬底和源极接地，漏极和所述第三PMOS管(Mp2)的漏极连到NetB，栅极和所述第三PMOS管(Mp2)的栅极连到NetA；

第四NMOS管(Mn1)，该管的衬底和源极接地，漏极接NetA，栅极接输入D；

第五NMOS管(Mn2)，该管的衬底和源极接地，漏极接NetB，栅极接NetC。

5.根据权利要求1或2所述的单相功率时钟触发器，其特征在于，所述RS触发器包括：

第四PMOS管(Mp6)，该管的衬底和源极接恒定电压Vdd，栅极接NetA；

第五PMOS管(Mp7)，该管的衬底接Vdd，源极和所述第四PMOS管(Mp6)的漏极相连；

第六NMOS管(Mn6)，该管的衬底和源极接地，栅极接NetA；

第七NMOS管(Mn7)，该管的衬底和源极接地，栅极和所述第五PMOS管(Mp7)的栅极接输出QN，漏极和所述第五PMOS管(Mp7)以及第六NMOS管(Mn6)的漏极相连形成输出Q；

第六PMOS管(Mp8)，该管的衬底和源极接恒定电压Vdd，栅极接NetB；

第七PMOS管(Mp9)，该管的衬底接Vdd，源极和所述第六PMOS管(Mp8)的漏极相连；

第八NMOS管(Mn8)，该管的衬底和源极接地，栅极接NetB；

第九NMOS管(Mn9)，该管的衬底和源极接地，栅极和所述第七PMOS管(Mp9)的栅极接输出Q，漏极和所述第七PMOS管(Mp9)以及第八NMOS管(Mn8)的漏极相连形成输出QN。

6.根据权利要求4所述的单相功率时钟触发器，其特征在于：所述第四NMOS管(Mn1)和第五NMOS管(Mn2)用互补的逻辑运算单元和互补的逻辑运算单元反取代，为多输入的与门、或为多输入的或门、或为多输入的同或门、或为多输入的异或门。

7.根据权利要求1或2所述的单相功率时钟触发器，其特征在于：所述功率时钟Pclk为正弦波，输入D和输出Q、QN为方波，能够直接与传统的CMOS逻辑门级联完成逻辑结果寄存。

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