CN103248335B - 具有隔离阻障件的逻辑信号传输电路 - Google Patents

具有隔离阻障件的逻辑信号传输电路 Download PDF

Info

Publication number
CN103248335B
CN103248335B CN201310047451.6A CN201310047451A CN103248335B CN 103248335 B CN103248335 B CN 103248335B CN 201310047451 A CN201310047451 A CN 201310047451A CN 103248335 B CN103248335 B CN 103248335B
Authority
CN
China
Prior art keywords
latch circuit
circuit
inverter
latch
signal transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201310047451.6A
Other languages
English (en)
Other versions
CN103248335A (zh
Inventor
本多一隆
牧原哲哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN103248335A publication Critical patent/CN103248335A/zh
Application granted granted Critical
Publication of CN103248335B publication Critical patent/CN103248335B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

逻辑信号传输电路包括驱动电路（2）、隔离部分（3）和锁存器部分（4）。驱动电路（2）将输入数字信号转换成差分数字信号。隔离部分（3）阻挡直流并使差分数字信号通过。锁存器部分（4）具有偶数个反相器（4aa、4ab、4ba、4bb），反相器连接在回路中并通过以互补的方式接通和关断供电电压来输出逻辑信号。对锁存器部分（4）的输入阻抗进行设定，使得当差分数字信号的逻辑电平改变时，通过隔离部分（3）输入到锁存器部分（4）的瞬变电压改变为越过锁存器部分（4）的阈值电压。当瞬变电压改变为越过阈值电压时，逻辑信号的逻辑电平改变。

Description

具有隔离阻障件的逻辑信号传输电路
技术领域
本公开涉及用于经由隔离阻障件来传输逻辑信号的电路。
背景技术
US7755400、US4748419和US4678939公开了一种用于通过使用电容隔离器作为隔离阻障件来传输逻辑信号的电路。电容隔离器使用一对电容器来阻挡输入侧和输出侧之间的直流(DC)。例如，在US7755400中，输出侧被构造有用于边缘探测的高通滤波器(HPF)、窗口比较器、用于输出DC偏压的参考电压发生器、以及用于比较器的供电电路、以及RS触发器。
常规电路消耗大量功率，因为恒定的偏压对窗口比较器、参考电压发生器和供电电路来说是必要的。
发明内容
鉴于上述内容，本公开的目的是减小在具有隔离阻障件的逻辑信号传输电路中的功率消耗。
根据本公开的一个方面，一种逻辑信号传输电路，包括：驱动电路，其被配置成将输入数字信号转换成具有第一数字信号和第二数字信号的差分信号对；隔离部分，其被配置成阻挡直流并使所述差分信号对通过，所述隔离部分包括第一隔离阻障件和第二隔离阻障件，所述第一隔离阻障件被配置成使所述第一数字信号通过，所述第二隔离阻障件被配置成使所述第二数字信号通过；锁存器部分，其包括连接到所述第一隔离阻障件的输出端子的第一锁存器电路和连接到所述第二隔离阻障件的输出端子的第二锁存器电路；第一电路，其包括第一非门、第二非门、第一或非门和第二或非门；以及第二电路，其包括连接到所述第一电路的输出端子以保持所述第一电路的输出的RS触发器，其中所述第一非门与所述第一或非门的串联电路连接到所述第一锁存器电路的输出端子，所述第一锁存器电路的所述输出端子连接到所述第二或非门的输入端子，所述第二非门与所述第二或非门的串联电路连接到所述第二锁存器电路的输出端子，并且所述第二锁存器电路的所述输出端子连接到所述第一或非门的输入端子，所述第一锁存器电路具有偶数个第一反相器，所述偶数个第一反相器连接在第一回路中并被配置成通过以互补的方式接通和关断供电电压来输出第一逻辑信号，对所述第一锁存器电路的第一输入阻抗进行设定，使得当所述第一数字信号的逻辑电平改变时，经由所述第一隔离阻障件输入到所述第一锁存器电路的第一瞬变电压改变为越过所述第一锁存器电路的第一阈值电压，当所述第一瞬变电压改变为越过所述第一阈值电压时，所述第一逻辑信号的逻辑电平改变，所述第二锁存器电路具有偶数个第二反相器，所述偶数个第二反相器连接在第二回路中并被配置成通过以互补的方式接通和关断供电电压来输出第二逻辑信号，对所述第二锁存器电路的第二输入阻抗进行设定，使得当所述第二数字信号的逻辑电平改变时，经由所述第二隔离阻障件输入到所述第二锁存器电路的第二瞬变电压改变为越过所述第二锁存器电路的第二阈值电压，并且当所述第二瞬变电压改变为越过所述第二阈值电压时，所述第二逻辑信号的逻辑电平改变。
附图说明
根据参考附图做出的下面详细描述，本公开的上述和其它目的、特征和优点将变得更清楚。在附图中：
图1是示出根据本公开的第一实施例的逻辑信号传输电路的图；
图2是示出图1的逻辑信号传输电路的锁存器电路的详细视图的图；
图3A、图3B、图3C、图3D、图3E、图3F和图3G是示出图1的逻辑信号传输电路的电压的变化的时序图；
图4A是示出当输入电压改变为越过锁存器电路的阈值电压时到锁存器电路的输入电压的瞬变特征的图，图4B是示出当输入电压不改变为越过阈值电压时输入电压的瞬变特征的图，以及图4C是示出消耗电流对操作频率的相依性的图；
图5是示出根据本公开的第二实施例的逻辑信号传输电路的图；
图6是示出根据本公开的第三实施例的逻辑信号传输电路的图；
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I和图7J是示出图6的逻辑信号传输电路的电压的变化的时序图；
图8是示出根据本公开的第四实施例的逻辑信号传输电路的图；
图9是示出根据本公开的第五实施例的逻辑信号传输电路的图；
图10是示出根据本公开的第六实施例的封装的内部结构的图；
图11是示出图10的封装中的电气配置的图；
图12是示出根据本公开的第七实施例的封装中的电气配置的图；以及
图13是示出根据本公开的第八实施例的逻辑信号传输电路的图。
具体实施方式
(第一实施例)
下面参考图1、图2、图3A-3G和图4A-4C来描述根据本公开的第一实施例的逻辑信号传输电路1。传输电路1包括驱动电路2、隔离部分3和锁存器部分4。驱动电路2包括反相缓冲器2a和非反相缓冲器2b。反相缓冲器2a的输入连接到非反相缓冲器2b的输入。驱动电路2将被输入到逻辑信号传输电路1的输入端子IN的输入数字信号VIN转换成具有第一数字信号和第二数字信号的差分数字信号对。
隔离部分3包括一对高电压电容器3a和3b。电容器3a和3b中的每个具有相同的结构和相同的电容。例如，电容器3a和3b中的每个的电容的范围可从几皮法(pF)的十分之一到几皮法(pF)。隔离部分3的输入侧上的驱动电路2执行在大约650伏特(例如，从645伏特到650伏特)的直流(DC)电位处的逻辑操作。相反，在隔离部分3的输出侧上的电路执行在大约0伏特(例如，从0伏特到5伏特)的DC电位处的逻辑操作。也就是说，电容器3a和3b中的每个均阻挡直流并转变电压电平。
锁存器部分4包括一对锁存器电路4a和4b。锁存器电路4a连接到电容器3a。锁存器电路4b连接到电容器3b。锁存器电路4a和4b中的每个具有相同的结构。虽然下面的解释只涉及锁存器电路4a，但是以与锁存器电路4a相同的方式来配置锁存器电路4b。
锁存器电路4a具有连接在回路中的偶数个反相器(即，非门)。根据第一实施例，锁存器电路4a具有两个反相器4aa和4ab。如图2所示，第一级反相器4aa包括P沟道MOS晶体管M1、电阻器R1、电阻器R2和N沟道MOS晶体管M2。MOS晶体管M1、电阻器R1、电阻器R2和MOS晶体管M2串联连接在用于供应供电电压Vc的电源端子与地电位之间。MOS晶体管M1的栅极连接到MOS晶体管M2的栅极。例如，电阻器R1和R2中的每个可具有从大约几百欧姆(Ω)到大约几千欧姆(kΩ)的电阻。
第二级反相器4ab包括P沟道MOS晶体管M3和N沟道MOS晶体管M4。MOS晶体管M3和MOS晶体管M4串联连接在用于供应供电电压Vc的电源端子与地电位之间。MOS晶体管M3的栅极连接到MOS晶体管M4的栅极。
锁存器电路4a的输入端子IN2连接到电阻器R1和电阻器R2之间的节点(即，连接点)。此外，输入端子IN2连接到MOS晶体管M3和MOS晶体管M4的栅极之间的节点。锁存器电路4a的输出端子OUT1连接到MOS晶体管M3和MOS晶体管M4的漏极之间的节点。此外，输出端子OUT1连接到MOS晶体管M3和MOS晶体管M4的栅极之间的节点。
当逻辑高电平信号被输入到锁存器电路4a的输入端子IN2时，MOS晶体管M3被关断，而MOS晶体管M4被导通。作为结果，输出端子OUT1输出逻辑低电平信号。当输出端子OUT1输出逻辑低电平信号时，MOS晶体管M1被导通，而MOS晶体管M2被关断。
此时，MOS晶体管M3和M4中的每一个的栅极的输入阻抗可以是无限的。因此，当MOS晶体管M1和M2中的每个的导通电阻比电阻器R1和R2中的每个的电阻小得多时，锁存器电路4a的输入端子IN2的输入阻抗变得几乎等于MOS晶体管M1的导通电阻和电阻器R1的电阻的组合串联电阻。在这种情况下，MOS晶体管M1的导通电阻和电阻器R1的电阻的组合串联电阻几乎等于电阻器R1的电阻。
相反，当逻辑低电平信号被输入到锁存器电路4a的输入端子IN2时，MOS晶体管M3被导通，而MOS晶体管M4被关断。作为结果，输出端子OUT1输出逻辑高电平信号。当输出端子OUT1输出逻辑高电平信号时，MOS晶体管M1被关断，而MOS晶体管M2被导通。
此时，锁存器电路4a的输入端子IN2的输入阻抗变得几乎等于MOS晶体管M2的导通电阻和电阻器R2的电阻的组合串联电阻。在这种情况下，MOS晶体管M2的导通电阻和电阻器R2的电阻的组合串联电阻几乎等于电阻器R2的电阻。
下面参考图3A-3G和图4A-4C描述逻辑信号传输电路1中的电气瞬变现象。
图3A示出输入数字信号VIN的电压波形。图3B示出反相缓冲器2a的输出信号的电压波形。图3C示出非反相缓冲器2b的输出信号的电压波形。图3D示出电容器3a的输出信号的电压波形。图3E示出电容器3b的输出信号的电压波形。图3F示出锁存器电路4a的输出信号的电压波形。图3G示出锁存器电路4b的输出信号的电压波形。驱动电路2例如执行在大约650伏特的DC电位处的逻辑操作。反相缓冲器2a通过逻辑地反转输入数字信号VIN来输出在电压VH1和电压VL1之间的范围内的数字信号。例如，电压VH1是650伏特，而电压VL1是645伏特。相反，非反相缓冲器2b通过对输入数字信号VIN进行缓冲来输出在电压VH1和电压VL1之间的范围内的数字信号。
电容器3a阻挡直流。因此，从反相缓冲器2a输出的数字信号在电压VH2和电压VL2之间的范围内从电容器3a输出。例如，电压VH2是5伏特，而电压VL2是0伏特。同样，电容器3b阻挡直流。因此，从非反相缓冲器2b输出的数字信号在电压VH2和电压VL2之间的范围内从电容器3b输出。
锁存器电路4a对经由电容器3a从反相缓冲器2a输出的数字信号进行逻辑地反转并保持。因此，当从反相缓冲器2a输出的数字信号改变时，由锁存器电路4a保持的数字信号相应地改变。同样，锁存器电路4b对通过电容器3b从反相缓冲器2b输出的数字信号进行逻辑地反转并保持。因此，当从非反相缓冲器2b输出的数字信号改变时，由锁存器电路4b保持的数字信号相应地改变。
图4A和图4B示出锁存器电路4a的输入端子IN2的输入电压VIN2的变化。例如，锁存器电路4a的阈值电压Vref可被设定为供电电压Vc的一半(即，Vref＝Vc/2)。
例如，如图4A所示，当在输入端子IN2的逻辑电平保持低的条件下锁存器电路4a的输入端子IN2的输入电压VIN2增大到阈值电压Vref之上时，输入端子IN2的逻辑电平由于锁存器电路4a的正反馈而改变到高。
例如，如图4B所示，当在输入端子IN2的逻辑电平保持低的条件下低于阈值电压Vref的电压由于噪声而被施加到输入端子IN2时，电流流经电阻器R1或电阻器R2。相应地，随着噪声而变化的电压逐渐减小，使得输入端子IN2的输入电压VIN2能够返回到逻辑低电平的参考电压(例如，0伏特)。因此，输入端子IN2的逻辑电平保持不变，使得锁存器电路4a所保持的逻辑电平能够保持不变。
能够通过调节高通滤波器(HPF)的时间常数T(＝C·Zin)来适当地确保逻辑信号传输电路1的抗噪性(noiseimmunity)，该高通滤波器构造有电容器3a的电容C和锁存器电路4a的输入端子IN2的输入阻抗Zin。因此，优选地，应根据电容器3a的电容C来确定MOS晶体管M1和M2的导通电阻与电阻器R1和R2的电阻的组合电阻。
输入阻抗Zin取决于MOS晶体管M1和M2的导通电阻与电阻器R1和R2的电阻的组合电阻。应注意，可从锁存器电路4a省略电阻器R1和R2。当电阻器R1和R2被省略时，输入阻抗Zin取决于MOS晶体管M1和M2的导通电阻的组合电阻。可通过调节MOS晶体管M1和M2中的每个的尺寸(即，栅极的长度或宽度)来调节MOS晶体管M1和M2中的每个的导通电阻。也就是说，可通过调节MOS晶体管M1和M2的尺寸来调节输入阻抗Zin。
上面的描述基于下面的假设：锁存器电路4a的输入电压VIN2从阈值电压Vref之下增大到阈值电压Vref之上，使得锁存器电路4a的输入电压VIN2的逻辑电平能够从低改变到高。注意，当锁存器电路4a的输入电压VIN2从阈值电压Vref之上降低到阈值电压Vref之下时，锁存器电路4a的输入端子IN2的逻辑电平能够以与上面针对当锁存器电路4a的输入电压VIN2从阈值电压Vref之下增大到之上时所描述的相同的方式从高改变到低。此外，锁存器电路4b以与锁存器电路4a相同的方式操作。
图4C示出根据第一实施例的逻辑信号传输电路1和现有技术电路中的每个的消耗电流Ico和操作频率F之间的关系。如图4C所示，在现有技术电路中，不仅消耗瞬变电流Itr，而且消耗恒定的电流Ibi。相反，在逻辑信号传输电路1中，只有瞬变电流Itr被消耗，因为逻辑信号传输电路1并不具有消耗恒定电流Ibi(即，直流(dc)偏压电流)的结构。因此，消耗电流Ico在逻辑信号传输电路1中比在现有技术电路中更小。
如上所述，根据第一实施例，电容器3a阻挡从驱动电路2输出的数字信号中的直流分量。锁存器电路4a逻辑地反转并保持从电容器3a输出的数字信号。因为锁存器电路4a构造有以互补方式接通和关断供电电压Vc的MOS晶体管M1-M4，所以恒定的偏压是不需要的。
锁存器电路4a的输入阻抗Zin被设定成使得当从驱动电路2输出的数字信号的逻辑电平改变时，锁存器电路4a的输入电压VIN2改变为越过阈值电压Vref。因此，锁存器电路4a逻辑地反转和保持数据。可通过调节高通滤波器的时间常数T(＝C·Zin)来适当地确保抗噪性，该高通滤波器构造有电容器3a的电容C和锁存器电路4a的输入端子IN2的输入阻抗Zin。
连接到电容器3a的输出端的锁存器电路4a具有电阻器R1和电阻器R2。因此，可通过调节电阻器R1和R2的电阻来调节输入阻抗Zin。
当输入阻抗Zin取决于MOS晶体管M1和M2的内阻时，可通过调节MOS晶体管M1和M2的尺寸(即，栅极的长度或宽度)来调节输入阻抗Zin。
(第二实施例)
下面参考图5来描述根据本公开的第二实施例的逻辑信号传输电路110。第一实施例和第二实施例之间的差异如下。
如图5所示，逻辑信号传输电路110除了驱动电路2、隔离部分3和锁存器部分4以外还包括输出保持部分5。输出保持部分5连接到锁存器部分4的输出。输出保持部分5包括或非门5a和或非门5b。或非门5a和或非门5b被连接以形成复位-置位触发器(RS-FF)。输出保持部分5保持从锁存器部分4输出的数字信号。因此，由锁存器部分4保持的数字信号可被稳定地保持。
(第三实施例)
下面参考图6和图7来描述根据本公开的第三实施例的逻辑信号传输电路120。第二实施例和第三实施例之间的差异如下。
如图6所示，逻辑信号传输电路120包括置于锁存器部分4和输出保持部分5之间的电路6(作为第一电路)。电路6包括非门6aa、或非门6ab、非门6ba和或非门6bb。电路6用于防止由共模噪声引起的故障。
锁存器4a的输出被输入到非门6aa，且非门6aa的输出被输入到或非门6ab。锁存器电路4b的输出被输入到非门6ba，且非门6ba的输出被输入到或非门6bb。锁存器电路4a的输出被输入到或非门6bb，且锁存器电路4b的输出被输入到或非门6ab。或非门ab的输出被输入到输出保持部分5的或非门5a。或非门6bb的输出被输入到输出保持部分5的或非门5b。
在这里，假定共模正脉冲噪声电压Va叠加在输入数字信号VIN上。例如，噪声电压Va的峰间电压可以是42伏特。如图7A的左侧中所示的，噪声电压Va通过反相缓冲器2a和电容器3a输入到锁存器电路4a。同样，如图7B的左侧中所示的，噪声电压Va通过非反相缓冲器2b和电容器3b输入到锁存器电路4b。
如在图7C的左侧中所示的，即使当噪声电压Va被输入到锁存器电路4a时，噪声电压Va也被再生回到锁存器电路4a的电源电路，并因此被箝位。相反，如在图7D的左侧中所示的，被输入到电容器3b的噪声电压Va直接出现在锁存器电路4b的输入处，使得逻辑电平可根据噪声电压Va的变化而改变。
如在图7E的左侧中所示的，锁存器电路4a反转并保持被输入到锁存器电路4a的逻辑信号。即使当噪声电压Va被叠加时，噪声电压Va也被箝位在锁存器电路4a的输入端子IN2处。因此，锁存器电路4a的输出的逻辑电平在噪声电压Va的上升沿时保持不变。接着，锁存器电路4a的输出的逻辑电平在噪声电压Va的下降沿时从低改变到高。
相反，如在图7F的左侧中所示的，锁存器电路4b的输出的逻辑电平在噪声电压Va的上升沿时由于反相器4bb的功能而从高改变到低。此外，锁存器电路4b的输出的逻辑电平在噪声电压Va的下降沿时由于反相器4bb的功能而从低改变到高。也就是说，锁存器电路4b的输出的逻辑电平在噪声电压Va的上升沿和下降沿中的每个时改变。因此，当噪声电压Va叠加在输入数字信号VIN上时，锁存器电路4a和4b中的每个的输出的逻辑电平变为高。
锁存器电路4a和4b中的每个的输出被供应到电路6。如在图7G的左侧中示出的，电路6的或非门6ab的输出的逻辑电平保持不变，并在噪声电压Va的上升沿和下降沿中的每个时被保持为低。相反，如在图7H的左侧中所示的，电路6的或非门6bb的输出的逻辑电平在噪声电压Va的上升沿时从高改变到低。因此，电路6的或非门6ab和或非门6bb中的每个的输出的逻辑电平变低。
以这种方式，当噪声电压Va叠加在输入数字信号VIN上时，电路6的每个输出的逻辑电平变低。输出保持电路5用作复位-置位触发器(RS-FF)。因此，如在图7I和图7J的左侧中所示的，逻辑信号传输电路120的输出端子OUT3和输出端子OUT3B中的每个的逻辑电平保持不变。
接着，假定共模负脉冲噪声电压Vb叠加在输入数字信号VIN上。例如，噪声电压Vb的峰间电压可以是42伏特。如在图7A的右侧中所示的，噪声电压Vb通过反相缓冲器2a和电容器3a被输入到锁存器电路4a。同样，如在图7B的右侧中所示的，噪声电压Vb通过非反相缓冲器2b和电容器3b被输入到锁存器电路4b。
如在图7C的右侧中所示的，被输入到电容器3a的噪声电压Vb直接出现在锁存器电路4a的输入处，使得逻辑电平可根据噪声电压Vb的变化而改变。相反，即使当噪声电压Vb被输入到锁存器电路4b时，噪声电压Vb也被再生回到锁存器电路4b的电源电路，并因此被箝位。
如在图7E的右侧中所示的，锁存器电路4a的输出的逻辑电平在噪声电压Vb的下降沿时从低改变到高。此外，锁存器电路4a的输出的逻辑电平在噪声电压Vb的上升沿时从高改变到低。
相反，即使当噪声电压Vb被叠加时，噪声电压Vb也被箝位在锁存器电路4b的输入端子处。因此，锁存器电路4b的输出的逻辑电平在噪声电压Vb的下降沿时保持不变。接着，锁存器电路4b的输出的逻辑电平在噪声电压Vb的上升沿时从高改变到低。因此，当噪声电压Vb叠加在输入数字信号VIN上时，锁存器电路4a和4b中的每个的输出的逻辑电平变低。
锁存器电路4a和4b中的每个的输出被供应到电路6。如在图7G的右侧中示出的，电路6的或非门6ab的输出的逻辑电平保持不变，并在噪声电压Vb的上升沿和下降沿中的每个时被保持为低。相反，如在图7H的右侧中所示的，电路6的或非门6bb的输出的逻辑电平在噪声电压Vb的下降沿时从高改变到低。因此，电路6的或非门6ab和或非门6bb中的每个的输出的逻辑电平变低。以这种方式，当噪声电压Vb叠加在输入数字信号VIN上时，电路6的每个输出的逻辑电平变低。输出保持电路5用作复位-置位触发器(RS-FF)。因此，如在图7I和图7J的右侧中所示的，逻辑信号传输电路120的输出端子OUT3和输出端子OUT3B中的每个的逻辑电平保持不变。
因此，即使当共模脉冲噪声电压Va和Vb在逻辑信号的传输期间通过逻辑信号传输电路120被叠加时，共模脉冲噪声电压Va和Vb也不影响逻辑信号传输电路120的输出端子OUT3和输出端子OUT3B的逻辑电平。
如上所述，根据第三实施例，当共模脉冲噪声电压Va和Vb叠加在电路6的输入信号上时，电路6的每个输出的逻辑电平变低，使得输出保持电路5的每个输入的逻辑电平可以是低的。在这种情况下，因为输出保持电路5用作复位-置位触发器(RS-FF)，所以逻辑信号传输电路120的输出端子OUT3和输出端子OUT3B中的每个的逻辑电平保持不变。因此，电路6防止输出保持电路5的每个输入的逻辑电平同时为低的，从而防止由共模噪声引起的故障。
(第四实施例)
下面参考图8来描述根据本公开的第四实施例的逻辑信号传输电路130。第三实施例和第四实施例之间的差异如下。
如图8所示，在根据第四实施例的逻辑信号传输电路130中，锁存器电路4a包括施密特触发器反相器4ac而不是反相器4ab，而锁存器电路4b包括施密特触发器反相器4bc而不是反相器4bb。因此，即使当噪声被叠加在输入数字信号VIN上时，对输入信号中的变化的阻抗也提高，使得可减小噪声的影响。
(第五实施例)
下面参考图9来描述根据本公开的第五实施例的逻辑信号传输电路140。第三实施例和第五实施例之间的差异如下。
如图9所示，在根据第五实施例的逻辑信号传输电路140中，隔离部分3包括变压器3aa和电容器3ab。变压器3aa的初级侧连接到电容器3a，而变压器3aa的次级侧连接到电容器3ab。从反相缓冲器2a输出的数字信号通过电容器3ab输入到锁存器电路4a。电容器3ab阻挡直流。
隔离部分3还包括变压器3ba和电容器3bb。变压器3ba的初级侧连接到电容器3b，而变压器3ba的次级侧连接到电容器3bb。从非反相缓冲器2b输出的数字信号通过电容器3bb输入到锁存器电路4b。电容器3bb阻挡直流。
甚至在这样的结构中，也可得到与第三实施例相同的优点。
(第六实施例)
下面参考图10和图11来描述根据本公开的第六实施例。第六实施例与前面的实施例之间的差异如下。
图10是示出封装PKG的内部结构的平面图。半导体芯片CP1和半导体芯片CP2被合并在封装PKG中。半导体芯片CP1在高电压(例如，从645伏特到650伏特)处操作。半导体芯片CP2在低电压(例如，从0伏特到5伏特)处操作。半导体芯片CP1的焊盘PAD通过焊接线B连接到半导体芯片CP2的焊盘PAD。
图11是电容器3a的横截面视图。支撑衬底7是绝缘体上硅(SOI)衬底，例如，其包括通过绝缘层9粘合在一起的两个单晶衬底8。导电层10在单晶衬底8中形成并被沟槽隔离(trenchisolation)隔离。导电层10是扩散层，其中被注入并扩散杂质。
夹层(层间)介电层11在导电层10上形成。由导电材料制成的布线层12在夹层介电层11中形成。驱动电路2在半导体芯片CP1中形成。例如，布线层12连接到驱动电路2的反相缓冲器2a的输出端，使得反相缓冲器2a可通过布线层12将数字信号施加到导电层10。顶部布线层14和焊盘PAD在夹层介电层11上形成。
以这种方式，电容器3a具有包括导电层10、夹层介电层11、顶部布线层14和焊盘PAD的多层结构。锁存器电路4a和随后的级(例如，或非门5a)在第二半导体芯片CP2中形成。半导体芯片CP2的焊盘PAD电连接到锁存器电路4a的输入端。
注意，可以以与上面对反相缓冲器2a、电容器3a、锁存器电路4a和随后的级(例如，或非门5a)所描述的相同的方式来配置非反相缓冲器2b、电容器3b、锁存器电路4b和随后的级(例如，或非门5b)。
如上所述，根据第六实施例，电容器3a包括导电层10、顶部布线层14、以及夹在导电层10和顶部布线层14之间的夹层介电层11。因此，电容器3a可在半导体芯片CP1中形成。
驱动电路2的反相缓冲器2a在半导体芯片CP1中形成，电容器3a在半导体芯片CP1中形成。锁存器电路4a在半导体芯片CP2中形成，半导体芯片CP2在低电压下操作。半导体芯片CP1和CP2通过封装PKG内部的焊接线B相互连接。因此，根据实施例的逻辑信号传输电路可被封装在一个封装PKG中。
在第六实施例中，第一导电体和第二导电体可由诸如金属或半导体(例如硅)之类的导电材料制成。
(第七实施例)
下面参考图12来描述根据本公开的第七实施例。第七实施例与第六实施例之间的差异如下。
图12是电容器3a的横截面视图。图12所示的电容器3a的结构类似于图11所示的电容器3a的结构。图12所示的电容器3a的结构在三个点不同于图11所示的电容器3a的结构。首先，电容器3a在半导体CP2中形成，半导体CP2在低电压下操作。其次，布线层12连接到半导体芯片CP2内部的锁存器电路4a的输入端。第三，半导体芯片CP2的焊盘PAD通过焊接线B连接到半导体芯片CP1的焊盘PAD，半导体芯片CP1在高电压下操作。
甚至在这样的结构中，因为电容器3a包括导电层10、顶部布线层14、以及夹在导电层10和顶部布线层14之间的夹层介电层11，所以电容器3a可在半导体芯片CP2中形成。
锁存器电路4a在半导体芯片CP2中形成，电容器3a在半导体芯片CP2中形成。相反，驱动电路2在半导体芯片CP1中形成。半导体芯片CP1和CP2通过封装PKG内部的焊接线B相互连接。因此，根据实施例的逻辑信号传输电路可被封装在一个封装PKG中。
(第八实施例)
下面参考图13来描述根据本公开的第八实施例的逻辑信号传输电路150。第八实施例与第三实施例之间的差异如下。
根据第八实施例，锁存器部分4的一对锁存器电路中的一个锁存器电路的奇数编号的反相器的输出端子连接到锁存器部分4的该对锁存器电路中的另一锁存器电路的偶数编号的反相器的输出端子，以形成锁存器部分4的该对锁存器电路的所述一个锁存器电路的输入端子。此外，锁存器部分4的该对锁存器电路的所述一个锁存器电路的偶数编号的反相器的输出端子连接到锁存器部分4的该对锁存器电路的所述另一锁存器电路的奇数编号的反相器的输出端子，以形成锁存器部分4的该对锁存器电路的所述另一锁存器电路的输入端子。
具体地，如图13所示，根据第八实施例，在锁存器电路4a的奇数编号的反相器4aa的输出端与电容器3a的输出端之间的节点N1连接到锁存器电路4b的偶数编号的反相器4bb的输出端。节点N1用作锁存器电路4a的输入端子。此外，在锁存器电路4a的反相器4ba的输出端与电容器3b的输出端之间的节点N2连接到锁存器电路4a的反相器4ab的输出端。节点N2用作锁存器电路4b的输入端子。
在电路配置中，当反相器4aa和4ab的输出的逻辑电平相反时，反相器4aa和4ab处于稳定状态中。同样，当反相器4ba和4bb的输出的逻辑电平相反时，反相器4ba和4bb处于稳定状态中。因此，当反相器4aa和4bb的输出的逻辑电平相同时，反相器4aa和4bb处于稳定状态中，以及当反相器4ab和4ba的输出的逻辑电平相同时，反相器4ab和4ba处于稳定状态中。
当差分信号对的第一数字信号通过电容器3a被输入到节点N1时，第一数字信号被输入到反相器4ab和反相器4ba中的每个。当差分信号对的第二数字信号通过电容器3b被输入到节点N2时，第二数字信号被输入到反相器4bb和反相器4aa中的每个。
也就是说，当差分信号对的第一数字信号被同时输入到反相器4ab和反相器4ba时，差分信号对的第二数字信号被同时输入到反相器4aa和反相器4bb。因此，很可能差分信号对改变为越过锁存器部分4的阈值电压Vref。换句话说，锁存器电路4a的逻辑电平的改变对锁存器电路4b的逻辑电平的改变有影响，并且锁存器电路4b的逻辑电平的改变对锁存器电路4a的逻辑电平的改变有影响。因此，很可能反相器4aa、4ab、4ba和4bb的输出的逻辑电平改变。
(变型)
虽然参考其实施例描述了本公开，但应理解，本公开不限于这些实施例和结构。本公开旨在涵盖各种修改和等同的布置。此外，在各种组合和配置之外，包括更多、更少或仅仅单个元件的其它组合和配置也在本公开的精神和范围内。
根据实施例，锁存器4a和4b中的每个具有连接在回路中的两个反相器。包括在锁存器4a和4b中的每个中的反相器的数量不限于两个，只要该数量是偶数。
构造有齐纳二极管的箝位电路可连接到MOS晶体管M1-M4中的每个的栅极。可使用其它类型的晶体管来代替MOS晶体管M1-M4。

Claims (14)

1.一种逻辑信号传输电路，包括：
驱动电路(2)，其被配置成将输入数字信号转换成具有第一数字信号和第二数字信号的差分信号对；
隔离部分(3)，其被配置成阻挡直流并使所述差分信号对通过，所述隔离部分(3)包括第一隔离阻障件(3a)和第二隔离阻障件(3b)，所述第一隔离阻障件(3a)被配置成使所述第一数字信号通过，所述第二隔离阻障件(3b)被配置成使所述第二数字信号通过；
锁存器部分(4)，其包括连接到所述第一隔离阻障件(3a)的输出端子的第一锁存器电路(4a)和连接到所述第二隔离阻障件(3b)的输出端子的第二锁存器电路(4b)；
第一电路(6)，其包括第一非门(6aa)、第二非门(6ba)、第一或非门(6ab)和第二或非门(6bb)；以及
第二电路(5)，其包括连接到所述第一电路的输出端子以保持所述第一电路(6)的输出的RS触发器，其中
所述第一非门(6aa)与所述第一或非门(6ab)的串联电路连接到所述第一锁存器电路(4a)的输出端子，
所述第一锁存器电路(4a)的所述输出端子连接到所述第二或非门(6bb)的输入端子，
所述第二非门(6ba)与所述第二或非门(6bb)的串联电路连接到所述第二锁存器电路(4b)的输出端子，
所述第二锁存器电路(4b)的所述输出端子连接到所述第一或非门(6ab)的输入端子，
所述第一锁存器电路(4a)具有偶数个第一反相器(4aa、4ab)，所述偶数个第一反相器(4aa、4ab)连接在第一回路中并被配置成通过以互补的方式接通和关断供电电压来输出第一逻辑信号，
对所述第一锁存器电路(4a)的第一输入阻抗进行设定，使得当所述第一数字信号的逻辑电平改变时，经由所述第一隔离阻障件(3a)输入到所述第一锁存器电路(4a)的第一瞬变电压改变为越过所述第一锁存器电路(4a)的第一阈值电压，
当所述第一瞬变电压改变为越过所述第一阈值电压时，所述第一逻辑信号的逻辑电平改变，
所述第二锁存器电路(4b)具有偶数个第二反相器(4ba、4bb)，所述偶数个第二反相器(4ba、4bb)连接在第二回路中并被配置成通过以互补的方式接通和关断供电电压来输出第二逻辑信号，
对所述第二锁存器电路(4b)的第二输入阻抗进行设定，使得当所述第二数字信号的逻辑电平改变时，经由所述第二隔离阻障件(3b)输入到所述第二锁存器电路(4b)的第二瞬变电压改变为越过所述第二锁存器电路(4b)的第二阈值电压，并且
当所述第二瞬变电压改变为越过所述第二阈值电压时，所述第二逻辑信号的逻辑电平改变。
2.根据权利要求1所述的逻辑信号传输电路，其中
通过将第一电阻器(R1、R2)连接到所述第一反相器(4aa、4ab)来形成所述第一锁存器电路(4a)的所述第一输入阻抗，并且
通过将第二电阻器(R1、R2)连接到所述第二反相器(4ba、4bb)来形成所述第二锁存器电路(4b)的所述第二输入阻抗。
3.根据权利要求1所述的逻辑信号传输电路，其中
所述第一锁存器电路(4a)的所述第一反相器(4aa、4ab)是利用第一晶体管(M1、M2)构造的，
所述第一晶体管中的至少一个的内阻形成所述第一锁存器电路(4a)的所述第一输入阻抗，
所述第二锁存器电路(4b)的所述第二反相器(4ba、4bb)是利用第二晶体管构造的，以及
所述第二晶体管中的至少一个的内阻形成所述第二锁存器电路(4b)的所述第二输入阻抗。
4.根据权利要求1所述的逻辑信号传输电路，其中
所述第一锁存器电路(4a)的所述第一反相器(4aa、4ab)中的奇数编号的反相器(4aa)的输出端子连接到所述第二锁存器电路(4b)的所述第二反相器(4ba、4bb)中的偶数编号的反相器(4bb)的输出端子，以形成所述第一锁存器电路(4a)的输入端子(N1)，并且
所述第一锁存器电路(4a)的所述第一反相器(4aa、4ab)中的偶数编号的反相器(4ab)的输出端子连接到所述第二锁存器电路(4b)的所述第二反相器(4ba、4bb)中的奇数编号的反相器(4ba)的输出端子，以形成所述第二锁存器电路(4b)的输入端子(N2)。
5.根据权利要求1所述的逻辑信号传输电路，还包括：
输出保持电路(5)，其被配置成保持所述锁存器部分(4)的输出。
6.根据权利要求1所述的逻辑信号传输电路，其中
所述第一锁存器电路(4a)的所述第一反相器(4aa、4ab)和所述第二锁存器电路(4b)的所述第二反相器中的每个反相器均是施密特触发器反相器。
7.根据权利要求1所述的逻辑信号传输电路，其中
所述隔离部分(3)包括被配置成使所述差分信号对通过的变压器(3aa、3ba)。
8.根据权利要求1-7中的任一项所述的逻辑信号传输电路，其中
所述隔离部分(3)包括电容器(3a)，并且
所述电容器(3a)具有第一导电体(10)、第二导电体(14)、以及夹在所述第一导电体(10)和所述第二导电体(14)之间的电绝缘体(11)。
9.根据权利要求8所述的逻辑信号传输电路，其中
所述第二导电体(14)具有焊盘(PAD)，
所述驱动电路(2)的输出端子电连接到所述第一导电体(10)，并且
所述锁存器部分(4)的输入端子通过焊接线(B)连接到所述焊盘(PAD)。
10.根据权利要求9所述的逻辑信号传输电路，其中
在第一半导体芯片(CP1)上实施所述驱动电路(2)和所述电容器(3a)，
在不同于所述第一半导体芯片(CP1)的第二半导体芯片(CP2)上实施所述锁存器部分(4)，并且
所述第一半导体芯片(CP1)和所述第二半导体芯片(CP2)被封装在公共封装(PKG)中并通过所述封装(PKG)内部的所述焊接线(B)连接在一起。
11.根据权利要求8所述的逻辑信号传输电路，其中
所述第二导电体(14)具有焊盘(PAD)，
所述驱动电路(2)的输出端子通过焊接线(B)连接到所述焊盘(PAD)，并且
所述锁存器部分(4)的输入端子电连接到所述第一导电体(10)。
12.根据权利要求11所述的逻辑信号传输电路，其中
在第一半导体芯片(CP1)上实施所述驱动电路(2)，
在不同于所述第一半导体芯片(CP1)的第二半导体芯片(CP2)上实施所述电容器(3a)和所述锁存器部分(4)，并且
所述第一半导体芯片(CP1)和所述第二半导体芯片(CP2)被封装在公共封装(PKG)中并通过所述封装(PKG)内部的所述焊接线(B)连接在一起。
13.根据权利要求8所述的逻辑信号传输电路，其中
根据所述电容器(3a)的电容来调节所述锁存器部分(4)的所述第一输入阻抗和所述第二输入阻抗中的每一个。
14.根据权利要求8所述的逻辑信号传输电路，其中
所述第一导电体(10)和所述第二导电体(14)中的每一个都由金属或硅制成。
CN201310047451.6A 2012-02-10 2013-02-06 具有隔离阻障件的逻辑信号传输电路 Expired - Fee Related CN103248335B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012027141A JP5549692B2 (ja) 2012-02-10 2012-02-10 論理信号絶縁伝送回路
JP2012-027141 2012-02-10

Publications (2)

Publication Number Publication Date
CN103248335A CN103248335A (zh) 2013-08-14
CN103248335B true CN103248335B (zh) 2016-01-13

Family

ID=48927592

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310047451.6A Expired - Fee Related CN103248335B (zh) 2012-02-10 2013-02-06 具有隔离阻障件的逻辑信号传输电路

Country Status (3)

Country Link
US (1) US8890565B2 (zh)
JP (1) JP5549692B2 (zh)
CN (1) CN103248335B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5876799B2 (ja) * 2012-09-18 2016-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US8680690B1 (en) * 2012-12-07 2014-03-25 Nxp B.V. Bond wire arrangement for efficient signal transmission
WO2015098039A1 (ja) * 2013-12-25 2015-07-02 株式会社ソシオネクスト 信号電位変換回路
US9571075B1 (en) * 2015-02-17 2017-02-14 Altera Corporation Input voltage clamp with signal splitting and cross-over capabilities
JP6755734B2 (ja) * 2016-07-19 2020-09-16 ローム株式会社 信号伝達回路及び車両
EP3379274B1 (en) * 2017-03-23 2021-04-28 Rohde & Schwarz GmbH & Co. KG Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals
CN107567144B (zh) * 2017-09-26 2023-12-26 上海晶丰明源半导体股份有限公司 调色控制器、调色控制芯片及调光调色led驱动控制电路
CN109495134B (zh) * 2018-11-19 2022-12-09 西安理工大学 一种基于测井电缆的数据通讯传输系统及数据传输方法
JP7404632B2 (ja) * 2019-03-28 2023-12-26 セイコーエプソン株式会社 出力回路、回路装置、発振器、電子機器及び移動体
CN209803679U (zh) * 2019-07-11 2019-12-17 京东方科技集团股份有限公司 用于可穿戴设备的自动唤醒电路、可穿戴设备
CN110687336A (zh) * 2019-10-31 2020-01-14 中电科仪器仪表有限公司 一种基于电场耦合的宽带模拟信号隔离电路、方法及示波器
US10911048B1 (en) * 2019-12-23 2021-02-02 NuVia Inc. Dynamically adjustable CMOS circuit
CN111245426B (zh) * 2020-01-14 2023-04-28 华源智信半导体(深圳)有限公司 隔离电容通信电路及其失效保护方法
WO2022210551A1 (ja) * 2021-03-29 2022-10-06 ローム株式会社 アイソレータ、絶縁モジュールおよびゲートドライバ
CN113452364B (zh) * 2021-07-22 2022-12-23 苏州纳芯微电子股份有限公司 一种数字隔离器
KR20230159144A (ko) 2022-05-13 2023-11-21 삼성전자주식회사 피드백 회로를 포함하는 비교기 회로
US11749168B1 (en) * 2022-07-04 2023-09-05 Novatek Microelectronics Corp. Data receiver for achieving functions of level shifter and amplifier circuit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03178215A (ja) * 1989-11-28 1991-08-02 Samsung Semiconductor Inc リセットパルス回路
CN1165403A (zh) * 1996-04-08 1997-11-19 德克萨斯仪器股份有限公司 用于把两个集成电路直流上相互隔离的方法和设备
JPH11136293A (ja) * 1997-10-31 1999-05-21 Hitachi Ltd アイソレータ回路及びモノリシックアイソレータ
CN1801475A (zh) * 2005-01-07 2006-07-12 富士通株式会社 具有mim元件的半导体器件
CN101471642A (zh) * 2007-12-26 2009-07-01 中国科学院微电子研究所 一种基于电荷恢复的单相功率时钟触发器
CN101557213A (zh) * 2009-03-27 2009-10-14 华为技术有限公司 延迟单元、环形振荡器及pll电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3430338A1 (de) 1984-08-17 1986-04-17 Nixdorf Computer Ag, 4790 Paderborn Sendeschaltung fuer signaluebertragungssysteme
US4748419A (en) 1986-04-28 1988-05-31 Burr-Brown Corporation Isolation amplifier with precise timing of signals coupled across isolation barrier
JPS6374318A (ja) * 1986-09-18 1988-04-04 Sony Corp コンパレ−タ
JPS63198219U (zh) * 1987-06-08 1988-12-20
US5761210A (en) * 1995-06-07 1998-06-02 Discovision Associates Signal processing apparatus and method
JP3092525B2 (ja) * 1996-09-20 2000-09-25 日本電気株式会社 チョッパ型コンパレータ
JP3105862B2 (ja) * 1998-02-27 2000-11-06 日本電気株式会社 電圧比較回路
JP3504190B2 (ja) * 1999-07-21 2004-03-08 株式会社ルネサステクノロジ 半導体装置、およびこれを用いた回線インターフェイス装置および情報処理装置
JP3577541B2 (ja) * 1999-08-06 2004-10-13 株式会社日立製作所 受信回路
US6262600B1 (en) 2000-02-14 2001-07-17 Analog Devices, Inc. Isolator for transmitting logic signals across an isolation barrier
JP2002185301A (ja) * 2000-12-15 2002-06-28 Fujitsu Ltd 半導体装置及び制御方法
US6608503B2 (en) * 2001-08-10 2003-08-19 Shakti Systems, Inc. Hybrid comparator and method
JP3841072B2 (ja) * 2003-08-25 2006-11-01 セイコーエプソン株式会社 電気光学装置、および電子機器
JP4501767B2 (ja) * 2004-09-14 2010-07-14 株式会社デンソー 伝送装置
US8228092B2 (en) * 2006-09-15 2012-07-24 Texas Instruments Northern Virginia Incorporated High voltage latching and DC restoration isolation and level shifting method and apparatus
JP5087365B2 (ja) * 2007-10-25 2012-12-05 株式会社リコー 出力装置、多値出力装置、及び半導体集積装置
US7755400B2 (en) * 2008-05-29 2010-07-13 Texas Instruments Incorporated Systems and methods of digital isolation with AC/DC channel merging

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03178215A (ja) * 1989-11-28 1991-08-02 Samsung Semiconductor Inc リセットパルス回路
CN1165403A (zh) * 1996-04-08 1997-11-19 德克萨斯仪器股份有限公司 用于把两个集成电路直流上相互隔离的方法和设备
JPH11136293A (ja) * 1997-10-31 1999-05-21 Hitachi Ltd アイソレータ回路及びモノリシックアイソレータ
CN1801475A (zh) * 2005-01-07 2006-07-12 富士通株式会社 具有mim元件的半导体器件
CN101471642A (zh) * 2007-12-26 2009-07-01 中国科学院微电子研究所 一种基于电荷恢复的单相功率时钟触发器
CN101557213A (zh) * 2009-03-27 2009-10-14 华为技术有限公司 延迟单元、环形振荡器及pll电路

Also Published As

Publication number Publication date
US8890565B2 (en) 2014-11-18
JP2013165382A (ja) 2013-08-22
US20130207687A1 (en) 2013-08-15
CN103248335A (zh) 2013-08-14
JP5549692B2 (ja) 2014-07-16

Similar Documents

Publication Publication Date Title
CN103248335B (zh) 具有隔离阻障件的逻辑信号传输电路
CN107005163B (zh) 用于GaN电路负载的GaN电路驱动器
CN107408941B (zh) 电平移位器
CN105144584B (zh) 电平移位电路
US11374403B2 (en) Single-gate-oxide power inverter and electrostatic discharge protection circuit
US9966871B2 (en) Rectification device, alternator, and power conversion device
CN100446419C (zh) 半导体器件
KR102287060B1 (ko) 하이 측 전력 트랜지스터들을 구동하기 위한 통합된 하이 측 게이트 구동기 구조 및 회로
CN103563316A (zh) 接收电路及信号接收方法
CN106602901A (zh) 整流器、使用该整流器的交流发电机以及电源
CN103527381A (zh) 单片式点火器和内燃机点火装置
KR102020071B1 (ko) 송신 회로를 갖는 구동 회로 및 동작 방법
CN102298957B (zh) 去耦控制电路及半导体电路
CN102622024A (zh) 位准转换电路
CN100566167C (zh) 薄膜半导体集成电路
CN104221148B (zh) 半导体装置以及使用该半导体装置的功率转换装置
CN203870152U (zh) 电流饱和检测与箝位电路
CN103516208B (zh) 浮动偏置发生器
US20090322383A1 (en) Semiconductor device, signal transmitter, and signal transmission method
CN101390352B (zh) 使用单向强电流的双输出差分线路驱动器
CN112514231B (zh) 用于切换交流电压的电路
US10367495B2 (en) Half-bridge driver circuit
US20240154408A1 (en) Semiconductor device
JP4780302B2 (ja) 高周波スイッチ回路
US10615132B2 (en) Integrated circuit capable of operating at very high voltage and method of fabricating same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160113

Termination date: 20220206