JP5549692B2 - 論理信号絶縁伝送回路 - Google Patents
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Description
以下、第1実施形態について図1〜図4を参照しながら説明する。
図1に示すように、論理信号絶縁伝送回路1は、駆動回路2と、一対の絶縁バリア3と、一対のラッチ回路4とを備える。駆動回路2は、入力ノードが互いに接続された反転バッファ2aおよび非反転バッファ2bを備え、入力デジタル信号VINを一対の差動デジタル信号にして出力する。
図3は、各ノードの電圧波形を示している。駆動回路2は例えばDC650V付近でロジック動作している。このため、反転バッファ2aは入力デジタル信号VINを論理反転したデジタル信号を電圧VH1−VL1間で出力する。ここで例えばVH1=650V、VL1=645Vである。他方、非反転バッファ2bは、入力デジタル信号VINをバッファしたデジタル信号を電圧VH1−VL1間で出力する。
ラッチ回路4aの入力インピーダンスZinが、MOSトランジスタM1、M2の内部抵抗を用いて設定されていると、当該トランジスタのサイズ(ゲート幅、ゲート長)に応じて入力インピーダンスZinを調整できる。
図5は、本発明の第2実施形態を示すもので、前述実施形態と異なるところは、ラッチ回路の出力に出力保持回路を追加したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。
図6および図7は、本発明の第3実施形態を示すもので、前述実施形態と異なるところは、コモンモード誤動作防止回路を追加したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。
図7(A)のタイミングチャートの右側に示すように、入力デジタル信号VINの入力端子から絶縁バリア3にかけて同相の負パルスノイズ電圧Vbが重畳したものと仮定する。前述と同様に、この同相パルスノイズ電圧Vbは、反転バッファ2aおよび高耐圧キャパシタ3aを通じてラッチ回路4aに入力される。他方の差動対にも、非反転バッファ2bおよび高耐圧キャパシタ3bを通じてラッチ回路4bに入力される。
図8は、本発明の第4実施形態を示すもので、前述実施形態と異なるところは、ラッチ回路のインバータとしてシュミットトリガ入力のものを適用したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。
図9は、本発明の第5実施形態を示すもので、前述実施形態と異なるところは、絶縁バリアがデジタル信号を通過するトランスを備えるところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。
図10および図11は、本発明の第6実施形態を示すもので、前述実施形態と異なるところは、絶縁バリアが、金属またはシリコンなどの導電材料を含む第1および第2導電層を層間絶縁膜で挟んだキャパシタを用いているところにある。また、高耐圧キャパシタを高圧側(送信側回路)に設けて構成したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。
また、本実施形態によれば、高圧動作する半導体チップCP1内(送信側回路)に高耐圧キャパシタ3aを構成できる。また、駆動回路2の反転バッファ2aおよび高耐圧キャパシタ3aが同一の半導体チップCP1内に構成されると共に、ラッチ回路4aは半導体チップCP2内に構成され、これらの半導体チップCP1およびCP2はパッケージPKG内部でボンディングBによって接続されている。このため、1パッケージで構成できる。
第1または第2導電層として、導電層10、最上配線層14、ボンディングパッドPADを用いた態様を示したが、金属またはシリコンなどの導電性材料を用いれば良い。
図12は、本発明の第7実施形態を示すもので、前述実施形態と異なるところは、絶縁バリアが、金属またはシリコンを含む第1および第2導電層を層間絶縁膜で挟んで構成されたキャパシタを用いて構成されているところにある。また、高耐圧キャパシタを低圧側(受信側回路)に設けて構成したところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。
第1または第2導電層として、導電層10、最上配線層14、ボンディングパッドPADを用いた態様を示したが、金属またはシリコンなどの導電材料を用いれば良い。
図13は、本発明の第8実施形態を示すもので、前述実施形態と異なるところは、一方のラッチ回路の奇数段目のインバータの出力が他方のラッチ回路の偶数段目のインバータの出力に接続され、当該接続ノードが一方の前記ラッチ回路の入力ノードとされており、他方の前記ラッチ回路の偶数段目のインバータの出力が一方のラッチ回路の奇数段目のインバータの出力に接続され、当該接続ノードが他方の前記ラッチ回路の入力ノードとされているところにある。前述実施形態と同一または類似部分、同一または類似機能を有する要素には同一または類似符号を付して説明を省略し、前述実施形態と異なる部分について説明する。
Claims (11)
- 入力デジタル信号を一対の差動デジタル信号に変換する駆動回路(2)と、
前記駆動回路が変換した一対の差動デジタル信号をそれぞれ通過し直流を遮断する一対の絶縁バリア(3)と、
前記一対の絶縁バリア(3)の出力にそれぞれ接続されると共に、電源電圧を相補的にオンオフして論理レベルを出力するインバータ((4aa,4ab),(4ba,4bb))を偶数段ループ接続して構成され、その入力インピーダンスが、前記駆動回路(2)の一対の差動デジタル信号がそれぞれ論理変化したときに、前記一対の絶縁バリア(3)を通過して生じる入力過渡電圧がそれぞれ当該ラッチ回路(4a,4b)の論理反転しきい値電圧を跨ぐように設定された一対のラッチ回路(4)と、を備え、
一方の前記ラッチ回路(4a)の奇数段目のインバータ(4aa)の出力が他方のラッチ回路(4b)の偶数段目のインバータ(4bb)の出力に接続され、当該接続ノードが一方の前記ラッチ回路(4a)の入力ノードとされ、
他方の前記ラッチ回路(4b)の偶数段目のインバータ(4bb)の出力が一方のラッチ回路(4a)の奇数段目のインバータ(4aa)の出力に接続され、当該接続ノードが他方の前記ラッチ回路(4b)の入力ノードとされていることを特徴とする論理信号絶縁伝送回路。 - 入力デジタル信号を一対の差動デジタル信号に変換する駆動回路(2)と、
前記駆動回路が変換した一対の差動デジタル信号をそれぞれ通過し直流を遮断する一対の絶縁バリア(3)と、
前記一対の絶縁バリア(3)の出力にそれぞれ接続されると共に、電源電圧を相補的にオンオフして論理レベルを出力するインバータ((4aa,4ab),(4ba,4bb))を偶数段ループ接続して構成され、その入力インピーダンスが、前記駆動回路(2)の一対の差動デジタル信号がそれぞれ論理変化したときに、前記一対の絶縁バリア(3)を通過して生じる入力過渡電圧がそれぞれ当該ラッチ回路(4a,4b)の論理反転しきい値電圧を跨ぐように設定された一対のラッチ回路(4)と、を備え、
第1および第2反転ゲート(6aa,6ba)と第1および第2否定論理和ゲート(6ab,6bb)とを備え、前記第1反転ゲート(6aa)および前記第1否定論理和ゲート(6ab)の直列回路が一方の前記ラッチ回路(4a)の出力に接続されると共に、当該一方のラッチ回路(4a)の出力が前記第2否定論理和ゲート(6bb)の入力に接続され、前記第2反転ゲート(6ba)および第2否定論理和ゲート(6bb)の直列回路が他方のラッチ回路(4b)の出力に接続されると共に、当該他方のラッチ回路(4b)の出力が前記第1否定論理和ゲート(6ab)の入力に接続された同時Hレベル出力防止用の第1回路(6)と、
前記第1回路の出力に接続されたRSフリップフロップを備え前記第1回路の出力を保持する第2回路(5)とを備えたことを特徴とする論理信号絶縁伝送回路。 - 一方の前記ラッチ回路(4a)の奇数段目のインバータ(4aa)の出力が他方のラッチ回路(4b)の偶数段目のインバータ(4bb)の出力に接続され、当該接続ノードが一方の前記ラッチ回路(4a)の入力ノードとされ、
他方の前記ラッチ回路(4b)の偶数段目のインバータ(4bb)の出力が一方のラッチ回路(4a)の奇数段目のインバータ(4aa)の出力に接続され、当該接続ノードが他方の前記ラッチ回路(4b)の入力ノードとされていることを特徴とする請求項2記載の論理信号絶縁伝送回路。 - 前記ラッチ回路(4a,4b)の入力インピーダンスは、前記絶縁バリア(3)の出力にそれぞれ接続されたインバータ(4aa,4ba)に抵抗(R1,R2)を接続した構成を用いて設定されていることを特徴とする請求項1〜3の何れかに記載の論理信号絶縁伝送回路。
- 前記ラッチ回路の出力を保持する出力保持回路(5)を備えたことを特徴とする請求項1または3記載の論理信号絶縁伝送回路。
- 前記一対のラッチ回路のインバータ(4ac,4bc)は、シュミットトリガ入力の構成を用いていることを特徴とする請求項1〜5の何れかに記載の論理信号絶縁伝送回路。
- 前記絶縁バリアは、金属またはシリコンなどの導電材料を含む第1および第2導電層(10,14)を層間絶縁膜(11)で挟んで構成されたキャパシタ(3a)を用いることを特徴とする請求項1〜6の何れかに記載の論理信号絶縁伝送回路。
- 前記キャパシタは、
前記第2導電層(14)が前記第1導電層(10)上に層間絶縁膜を介して形成されたボンディングパッド(PAD)を備え、
前記駆動回路の出力ノードが第1導電層に電気的に接続されると共に、前記ラッチ回路の入力ノードが前記ボンディングパッド(PAD)にボンディング(B)接続されていることを特徴とする請求項7記載の論理信号絶縁伝送回路。 - 前記駆動回路および前記キャパシタが同一半導体チップ(CP1)に構成され、
前記ラッチ回路は、前記駆動回路および前記キャパシタが構成された半導体チップ(CP1)とは異なる半導体チップ(CP2)内に構成され、これらの半導体チップ(CP1,CP2)はパッケージ(PKG)内部でボンディング接続されていることを特徴とする請求項8記載の論理信号絶縁伝送回路。 - 前記キャパシタは、
前記第2導電層(14)は前記第1導電層(10)上に層間絶縁膜を介して形成されたボンディングパッド(PAD)を備えるものであって、
前記駆動回路(2)の出力ノードが前記ボンディングパッドにボンディング接続されると共に、前記ラッチ回路の入力ノードが前記第1導電層に電気的に接続されていることを特徴とする請求項7記載の論理信号絶縁伝送回路。 - 前記キャパシタおよび前記ラッチ回路が同一半導体チップ(CP2)に構成されると共に、
前記駆動回路は、前記キャパシタおよび前記ラッチ回路が構成された半導体チップ(CP2)とは異なる半導体チップ(CP1)内に構成され、これらの半導体チップはパッケージ内部でボンディング(B)接続されていることを特徴とする請求項10記載の論理信号絶縁伝送回路。
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