TWI506951B - 信號傳達電路 - Google Patents

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TWI506951B
TWI506951B TW101132477A TW101132477A TWI506951B TW I506951 B TWI506951 B TW I506951B TW 101132477 A TW101132477 A TW 101132477A TW 101132477 A TW101132477 A TW 101132477A TW I506951 B TWI506951 B TW I506951B
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Inventor
Kenichi Morokuma
Jun Tomisawa
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Mitsubishi Electric Corp
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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Description

信號傳達電路
本發明係關於經由絕緣元件而傳達信號之信號傳達電路。
舉例來說，在功率裝置(power device)中，為了驅動三相交流馬達等，而使用將電壓從直流變換成交流之變流器(inverter)。在變流器中，必須使要施加至交流馬達之高電壓與控制單元之間電性絕緣，且一直以來都是使用光耦合器(photocoupler)來作為絕緣元件。
不過，近年來，隨著變壓器(transformer)之朝向小型化、薄膜化發展，漸漸地也將光耦合器換成為使用可靠性及消耗電力、積體度、傳送速度都很良好之脈衝變壓器(pulse transformer)及電容而構成的絕緣元件。對於脈衝變壓器，除了絕緣性之外，也要求其電路的面積減小來削減成本。
又例如，為了將經由絕緣元件而傳達信號之信號傳達電路使用於三相交流馬達等，必須抑制由於來自馬達等的雜訊(noise)所造成之誤輸出。
日本特開平7-213057號公報(專利文獻1)揭示一種絕緣型信號傳達用元件。日本特開平7-213057號公報(專利文獻1)所揭示的絕緣型信號傳達用元件，係由薄膜變壓器及第一脈衝變換裝置及 第二脈衝變換裝置所構成，且使正極相連接之第1二極體及第2二極體的負極分別與連接至二次線圈之第二脈衝變換裝置的輸入側相連接，並使該第1二極體及第2二極體分別並聯連接有電阻。另外，將第1二極體及第2二極體的正極相連接點連接至第一MOS電晶體及第二MOS電晶體的源極電極以及連接至接地端子GND。
日本特開平7-213057號公報(專利文獻1)所揭示的絕緣型信號傳達用元件，係在薄膜變壓器的二次線圈上出現的脈衝信號呈現正極性(二次線圈的相反側呈現負極性)時，對第1二極體施加逆方向的偏壓(bias)，對第2二極體施加順方向的偏壓，所以第2二極體會為導通(ON)狀態，第一MOS電晶體的閘極電極與接地端子GND之間的電壓會大致為0V，第一MOS電晶體會成為不導通(OFF)狀態，二次線圈的正極性脈衝電壓幾乎完全施加於第二MOS電晶體的閘極電極與接地端子GND間，該第二MOS電晶體會變為導通(ON)，第二脈衝變換裝置的輸出端子OUT的電壓會為0V。
另一方面，在薄膜變壓器的二次線圈上出現的脈衝信號呈現負極性(二次線圈的相反側呈現正極性)時，對第1二極體施加順方向的偏壓，對第2二極體施加逆方向的偏壓，所以第1二極體會為導通(ON)狀態，第2二極體會為不導通(OFF)狀態，第二MOS電晶體的閘極電極與接地端子GND之間的電壓會大致為0V，第二MOS電晶體會成為不導通(OFF)狀態，二次線圈的脈衝電壓幾乎完全施加於第一MOS電晶體的閘極電極與接地端子GND間，該第一MOS電晶體會變為導通(ON)，第二脈衝變換裝置的輸出端子OUT的電壓會為高電壓。
因此，由於日本特開平7-213057號公報(專利文獻1)所揭示的 絕緣型信號傳達用元件可利用單一線圈來構成薄膜變壓器的二次線圈，所以可減少線圈，而可實現脈衝變壓器整體的形狀的更小型化。
[先前技術文獻] (專利文獻)
(專利文獻1)日本特開平7-213057號公報
然而，日本特開平7-213057號公報(專利文獻1)所揭示的發明，因為係利用單一線圈來構成薄膜變壓器的二次線圈，所以要使用用來對薄膜變壓器的二次線圈施加DC偏壓(DC bias)之電阻。
此用來對薄膜變壓器的二次線圈施加DC偏壓之電阻會產生熱雜訊，在薄膜變壓器的二次線圈的信號中產生雜訊，而有發生由於雜訊所造成的誤輸出之可能性。
而且，在薄膜變壓器的二次線圈中出現的信號的振幅會因為二次線圈的電阻而衰減。為了抑制信號振幅之衰減，必須加大薄膜變壓器的二次線圈的電阻，或是增加薄膜變壓器的線圈一旦加大二次線圈的電阻就會造成電路面積擴大及雜訊增大之問題，而增加薄膜變壓器的線圈的話，則會使得電路面積擴大。
本發明係鑑於上述的問題點而完成者，其目的在提供電路面積縮小且由於雜訊所造成的誤輸出也受到抑制之信號傳達電路。
本發明之信號傳達電路，係經由絕緣元件而傳達信號之信號傳達電路，具備有：接收輸入信號，且將輸入信號變換為脈衝 信號之脈衝變換裝置；包含絕緣元件，且接收脈衝變換裝置的輸出，而輸出對應的互補的第一及第二輸出信號之絕緣電路；將第一輸出信號放大之第一閘極接地電路；將第二輸出信號放大之第二閘極接地電路；汲極端子連接至第一閘極接地電路之接受第一輸出信號的節點(node)，且用來調整第一輸出信號之第一MOS電晶體；汲極端子連接至第二閘極接地電路之接受第二輸出信號的節點，且用來調整第二輸出信號之第二MOS電晶體；一端與電源節點連接，另一端與第一MOS電晶體的源極端子及第二MOS電晶體的源極端子連接之定電流源；以及比較第一閘極接地電路的輸出與第二閘極接地電路的輸出之比較器。
本發明之信號傳達電路，係利用閘極接地電路取代電阻在薄膜變壓器的輸出端子施加直流電壓，來抑制由於使用電阻所造成電路面積擴大及抵抗雜訊的能力變差之問題。以及，對於與第一MOS電晶體的閘極端子及第二MOS電晶體的閘極端子連接之偏壓端子的電壓進行調整，而可調整薄膜變壓器的輸出端子的直流電壓、及閘極接地電路的增益，來抑制信號傳達電路的誤輸出。
1、5a、5b、6a、18a、19a‧‧‧輸入端子
2、5c、5d、6b、6c、18b、19b‧‧‧輸出端子
3‧‧‧電壓源
4‧‧‧基準電位
5‧‧‧薄膜變壓器
6‧‧‧脈衝變換裝置
7、1701、1702‧‧‧偏壓端子
8、9、13、14、1503、1504、801、901‧‧‧MOS電晶體
10、11、12、1505、1506‧‧‧定電流源
15‧‧‧負載電路
15a、15b、15c、15d、24a、24b、24c、24d‧‧‧端子
16‧‧‧比較器
18、19‧‧‧閘極接地電路
20、21、22、23、201、211‧‧‧節點
100、200、300、400‧‧‧信號傳達電路
601、603、604、609‧‧‧緩衝電路
605‧‧‧延遲電路
606、607‧‧‧上升邊緣檢測電路
608、610‧‧‧反向器
1501、1502‧‧‧電阻
2401、2402‧‧‧電容
VB1、VB2、VB3‧‧‧電壓
第1圖係顯示本發明實施形態1之信號傳達電路的構成之電路圖。
第2圖係顯示實施形態1中的脈衝變換裝置的構成例A之電路圖(A)及其動作波形(B)之圖。
第3圖係顯示實施形態1中的脈衝變換裝置的構成例B之電路圖(A)及其動作波形(B)之圖。
第4圖係顯示實施形態1中的脈衝變換裝置的構成例C之電路圖(A)及其動作波形(B)之圖。
第5圖係顯示實施形態1中的脈衝變換裝置的構成例D之電路圖(A)及其動作波形(B)之圖。
第6圖係顯示實施形態1中的負載電路15的構成例A之電路圖。
第7圖係顯示實施形態1中的負載電路15的構成例B之電路圖。
第8圖係顯示實施形態1中的負載電路15的構成例C之電路圖。
第9圖係顯示使用第2圖所示的構成例A之脈衝變換裝置6的情況之信號傳達電路100進行動作時的各電壓的時間變化之圖。
第10圖係顯示本發明實施形態2之信號傳達電路200的構成之電路圖。
第11圖係顯示使用第5圖所示的構成例D之脈衝變換裝置6的情況之信號傳達電路200進行動作時的各電壓的時間變化之圖。
第12圖係顯示本發明實施形態3之信號傳達電路300的構成之電路圖。
第13圖係顯示使用第5圖所示的構成例D之脈衝變換裝置6的情況之信號傳達電路300進行動作時的各電壓的時間變化之圖。
第14圖係顯示本發明實施形態4之信號傳達電路400的構成 之電路圖。
第15圖係顯示使用第5圖所示的構成例D之脈衝變換裝置6的情況之信號傳達電路400進行動作時的各電壓的時間變化之圖。
以下，針對本發明的實施形態進行詳細的說明。以下，參照圖式來說明本發明之實施形態。此外，在以下的各實施形態中，同樣的構成元件都標以相同的符號。而且，以下的電路只是一個電路例，本發明之信號傳達電路並不限定於此。
[實施形態1]
第1圖係本發明實施形態1之信號傳達電路的構成之電路圖。參照第1圖，信號傳達電路100，係在藉由薄膜變壓器5使輸入端子1與輸出端子2電性絕緣的情況下，讓輸入信號Din從輸入端子1輸入，將之解調成輸出信號Dout然後從輸出端子2輸出之電路。
信號傳達電路100具備有：輸入端子1、輸出端子2、脈衝變換裝置6、薄膜變壓器5、PMOS電晶體8、PMOS電晶體9、偏壓端子1701,1702、定電流源10、閘極接地電路18,19、及比較器16。
脈衝變換裝置6其輸入端子6a連接至輸入端子1，其輸出端子6b及輸出端子6c分別與薄膜變壓器5的輸入端子5a及輸入端子5b連接。
薄膜變壓器5的輸入端子5a與脈衝變換裝置6的輸出端子6b連接，薄膜變壓器5的輸入端子5b與脈衝變換裝置6的輸出端子 6c連接。薄膜變壓器5的輸出端子5c與閘極接地電路18的輸入端子18a連接，薄膜變壓器5的輸出端子5d與閘極接地電路19的輸入端子19a連接。
閘極接地電路18包含負載電路15、NMOS電晶體13、及定電流源11。輸入端子18a係連接至薄膜變壓器5的輸出端子5c及PMOS電晶體8的汲極端子。輸出端子18b係連接至負載電路15與N通道MOS電晶體13的汲極之間，並且連接至比較器的一個輸入端子。
閘極接地電路18的NMOS電晶體13，其閘極端子係連接至偏壓端子7，其源極端子係連接至定電流源11的一端，其汲極端子係連接至負載電路15的端子15a。其中，偏壓端子7接受電壓VB1之施加。
閘極接地電路18中使用的定電流源11，其一端連接至NMOS電晶體13的源極端子及薄膜變壓器5的輸出端子5c，另一端連接至基準電位4。
負載電路15其端子15a連接至NMOS電晶體13的汲極端子，其端子15b連接至電壓源3，其端子15c連接至NMOS電晶體14的汲極端子，其端子15d連接至電壓源3。
閘極接地電路19的構成與閘極接地電路18相同，其輸入端子19a及輸出端子19b之連接與閘極接地電路18不同，其輸入端子19a係連接至薄膜變壓器5的輸出端子5d及PMOS電晶體9的汲極端子，其輸出端子19b係連接至比較器的另一個輸入端子。
閘極接地電路19的NMOS電晶體14，其閘極端子係連接至偏壓端子7，其源極端子係連接至定電流源12的一端，其汲極端 子係連接至負載電路15的端子15c。其中，偏壓端子7接受電壓VB1之施加。
閘極接地電路19的定電流源12，其一端連接至NMOS電晶體14的源極端子及薄膜變壓器5的輸出端子5d，另一端連接至基準電位4。
PMOS電晶體8，其閘極端子係連接至偏壓端子1701，其源極端子係連接至定電流源10的一端，其汲極端子係連接至薄膜變壓器5的輸出端子5c及閘極接地電路18的輸入端子18a。
PMOS電晶體9，其閘極端子係連接至偏壓端子1702，其源極端子係連接至定電流源10的一端，其汲極端子係連接至薄膜變壓器5的輸出端子5d及閘極接地電路19的輸入端子19a。
定電流源10其一端連接至電壓源3，另一方的端子與PMOS電晶體8的源極端子及PMOS電晶體9的源極端子連接。
比較器16，其一個輸入端子連接至閘極接地電路18的輸出端子18b，另一個輸入端子連接至閘極接地電路19的輸出端子19b，其輸出端子連接至信號傳達電路的輸出端子2。
第2圖係顯示實施形態1中的脈衝變換裝置的構成例A之電路圖(A)及其動作波形(B)之圖。
第2圖之(A)係顯示實施形態1中的脈衝變換裝置6的構成例A之電路圖，第2圖之(B)係該脈衝變換裝置6的動作波形。脈衝變換裝置6係如第2圖之(A)所示，包含緩衝(buffer)電路601及基準電位602。
緩衝電路601，其輸入端子連接至脈衝變換裝置6的輸入端子6a，其輸出端子連接至脈衝變換裝置6的輸出端子6b。基準電 位602係連接至脈衝變換裝置6的輸出端子6c。
如第2圖之(B)所示，脈衝變換裝置6的構成例A的動作波形，係若脈衝變換裝置6的輸入端子6a的電壓從低電位(Low)變為高電位(High)，則輸出端子6b的電壓也從低電位變為高電位。輸出端子6c的電壓，係因為連接至基準電位602，所以為保持在基準電位之固定的電壓。脈衝變換裝置6的構成例A只是一個電路例，並不限定於此。
第3圖係顯示實施形態1中的脈衝變換裝置的構成例B之電路圖(A)及其動作波形(B)之圖。
參照第3圖，第3圖之(A)係顯示實施形態1中的脈衝變換裝置6的構成例B之電路圖，第3圖之(B)係該脈衝變換裝置6的動作波形。脈衝變換裝置6的構成例B係如第3圖之(A)所示，包含緩衝電路603、緩衝電路604及延遲電路605。
緩衝電路603，其輸入端子連接至脈衝變換裝置6的輸入端子6a，其輸出端子連接至脈衝變換裝置6的輸出端子6b。緩衝電路604，其輸入端子連接至延遲電路605的輸出端子，其輸出端子連接至脈衝變換裝置6的輸出端子6c。
延遲電路605，其輸入端子連接至脈衝變換裝置6的輸入端子6a及緩衝電路603的輸入端子，其輸出端子連接至緩衝電路604的輸入端子。假設延遲電路605所造成之輸入信號與輸出信號之間的延遲的時間為延遲時間τ。
如第3圖之(B)所示，脈衝變換裝置6的構成例B的動作波形，係若脈衝變換裝置6的輸入端子6a的電壓從低電位變為高電位，則輸出端子6b的電壓也從低電位變為高電位。在輸出端子6c輸 出之信號，係為經延遲電路605使之延遲了延遲時間τ之信號。脈衝變換裝置6的構成例B只是一個電路例，並不限定於此。
第4圖係顯示實施形態1中的脈衝變換裝置的構成例C之電路圖(A)及其動作波形(B)之圖。參照第4圖，第4圖之(A)係顯示實施形態1中的脈衝變換裝置6的構成例C之電路圖，第4圖之(B)係該脈衝變換裝置6的動作波形。脈衝變換裝置6的構成例C係如第4圖之(A)所示，包含上升邊緣檢測電路606、上升邊緣檢測電路607、及反向器(inverter)608。
上升邊緣檢測電路606，其輸入端子連接至脈衝變換裝置6的輸入端子6a，其輸出端子連接至脈衝變換裝置6的輸出端子6b。上升邊緣檢測電路607，其輸入端子連接至反向器608的輸出端子，其輸出端子連接至脈衝變換裝置6的輸出端子6c。
反向器608，其輸入端子連接至脈衝變換裝置6的輸入端子6a，其輸出端子連接至上升邊緣檢測電路607的輸入端子。
如第4圖之(B)所示，脈衝變換裝置6的構成例C的動作波形，係若脈衝變換裝置6的輸入端子6a的電壓從低電位變為高電位，則上升邊緣檢測電路606就檢測出上升邊緣，並輸出脈衝波形至輸出端子6b。
另一方面，上升邊緣檢測電路607檢測出輸入端子6a的電壓經反向器608使之反轉後的信號的上升邊緣，並輸出脈衝波形至輸出端子6c。脈衝變換裝置6的構成例C只是一個電路例，並不限定於此。
第5圖係顯示實施形態1中的脈衝變換裝置的構成例D之電路圖(A)及其動作波形(B)之圖。參照第5圖，第5圖之(A)係顯示 實施形態1中的脈衝變換裝置6的構成例D之電路圖，第5圖之(B)係該脈衝變換裝置6的動作波形。脈衝變換裝置6的構成例D係如第5圖之(A)所示，包含緩衝電路609及反向器610。
緩衝電路609，其輸入端子連接至脈衝變換裝置6的輸入端子6a，其輸出端子連接至脈衝變換裝置6的輸出端子6b。
反向器610，其輸入端子連接至脈衝變換裝置6的輸入端子6a，其輸出端子連接至脈衝變換裝置6的輸出端子6c。
如第5圖之(B)所示，脈衝變換裝置6的構成例D的動作波形，係若脈衝變換裝置6的輸入端子6a的電壓從低電位變為高電位，則輸出端子6b的電壓也從低電位變為高電位。在輸出端子6c輸出之電壓，係為利用反向器610使輸入端子6a的電壓反轉後之電壓。脈衝變換裝置6的構成例D只是一個電路例，並不限定於此。
第6圖係顯示實施形態1中的負載電路15的構成例A之電路圖。參照第6圖，負載電路15的構成例A係包含電阻1501、及電阻1502。
負載電路15的端子15a及端子15b之間分別連接，負載電路15的端子15c及端子15d之間分別連接有電阻1502之各者的一端。負載電路15的構成例A只是一個電路例，並不限定於此。
第7圖係顯示實施形態1中的負載電路15的構成例B之電路圖。參照第7圖，負載電路15的構成例B係包含PMOS電晶體1503、及PMOS電晶體1504。
PMOS電晶體1503，其閘極端子與其MOS電晶體1503之汲極端子相連接然後連接至負載電路15的端子15a，其源極端子連 接至負載電路15的端子15b。
PMOS電晶體1504，其閘極端子與其MOS電晶體1504之汲極端子相連接然後連接至負載電路15的端子15c，其源極端子連接至負載電路15的端子15d。
此外，亦可分別配置二極體來代替PMOS電晶體1503,1504。負載電路15的構成例B只是一個電路例，並不限定於此。
第8圖係顯示實施形態1中的負載電路15的構成例C之電路圖。參照第8圖，負載電路15的構成例C係包含定電流源1505、及定電流源1506。
定電流源1505係連接於負載電路15的端子15a與端子15b之間。定電流源1506係連接於負載電路15的端子15c與端子15d之間。負載電路15的構成例C只是一個電路例，並不限定於此。
第9圖係顯示使用第2圖所示的構成例A之脈衝變換裝置6的情況之信號傳達電路100進行動作時的各電壓的時間變化之圖。參照第9圖來說明信號傳達電路100的動作。
第9圖之(A)顯示本質為數位信號之輸入信號Din的波形。第9圖之(B)顯示節點(node)20及節點21的電壓波形。第9圖之(C)顯示節點22及節點23的電壓波形。第9圖之(D)顯示輸出信號Dout的波形。
如第9圖之(A)所示，在時刻T1之時，該輸入信號Din的邏輯位準(level)從低位準上升到高位準，然後在時刻T2之時從高位準下降到低位準。然後，再以(時刻T3-時刻T1)為週期重複相同的信號變化。
輸入信號Din從低位準上升到高位準時(時刻T1之時)，如第 9圖之(B)所示，會在連接至薄膜變壓器5的輸出端子5c之節點20產生微小的信號變化。此時，會在連接至薄膜變壓器5的輸出端子5d之節點21，產生極性與在節點20產生的信號相反之差動信號。亦即，在時間T1-T2間，流至節點20,21之輸出信號係為互補的信號。
另外，輸入信號Din從高位準下降到低位準時(時刻T2之時)，會在連接至薄膜變壓器5的輸出端子5c之節點20，產生與先前之輸入信號Din從低位準上升到高位準時產生於節點20之微小的信號變化反相之信號。亦即，在時間T1-T2間及時間T2-T3間，流至節點20之輸出信號係相互反相。
另外，會在連接至薄膜變壓器5的輸出端子5d之節點21，產生極性與如同前述之在節點20產生的信號相反之差動信號。亦即，在時間T2-時間T3間，流至節點20,21之輸出信號係為互補的信號。
在薄膜變壓器5的輸出端子5c(節點20)產生之信號，係輸入至閘極接地電路18的輸入端子18a，然後從閘極接地電路18的輸出端子18b輸出經過放大的信號。
另外，在薄膜變壓器5的輸出端子5d(節點21)產生之信號，係輸入至閘極接地電路19的輸入端子19a，然後從閘極接地電路19的輸出端子19b輸出經過放大的信號。
經差動放大而得到之閘極接地電路18的輸出端子18b之信號及閘極接地電路19的輸出端子19b之信號，係如第9圖之(C)所示，在時刻T1之時，分別輸入至比較器16的兩個輸入端子，然後比較器16輸出比較結果，從此比較結果來確定邏輯準位。
比較器16的輸出信號係如第9圖之(D)所示，在時刻T1之時為信號傳達電路100的輸出端子2的輸出信號Dout，係將本質為數位信號之輸入信號Din予以解調而輸出者。
薄膜變壓器5的輸出端子5c(節點20)的信號的直流電壓，係利用由閘極接地電路18的定電流源11及NMOS電晶體13所構成的疊接電路(cascode circuit)所唯一決定。
又，薄膜變壓器5的輸出端子5d(節點21)的信號的直流電壓，係利用由閘極接地電路19的定電流源12及NMOS電晶體14所構成的疊接電路(cascode)所唯一決定。
薄膜變壓器5的輸出端子5c(節點20)與輸出端子5d(節點21)的直流電壓之間，會因為製造品質多少會有變動，所以會產生電位差。由於此電位差，會在將由閘極接地電路18及閘極接地電路19加以放大的差動信號產生電位差，因而有信號傳達電路100誤輸出之可能性。
不過，本實施形態1係利用偏壓端子1701及偏壓端子1702來調整PMOS電晶體8的閘極端子的電壓VB2與PMOS電晶體9的閘極端子的電壓VB3之電位差，所以可調整薄膜變壓器5的輸出端子5c(節點20)與輸出端子5d(節點21)的直流電壓，可使得由於製造品質變動而產生之節點20與節點21的電位差變小，而可抑制信號傳達電路100之誤輸出。
在沒有製造品質變動，薄膜變壓器5的輸出端子5c(節點20)與輸出端子5d(節點21)的直流電壓相等之情況，偏壓端子1702的電壓VB3比偏壓端子1701的電壓VB2高時，薄膜變壓器5的輸出端子5d(節點21)的電壓會變得比輸出端子5c(節點20)的電壓 低。偏壓端子1702的電壓VB3比偏壓端子1701的電壓VB2低時，薄膜變壓器5的輸出端子5d(節點21)的電壓會變得比輸出端子5c(節點20)的電壓高。
因此，可藉由調整PMOS電晶體8的閘極端子的電壓VB2與PMOS電晶體9的閘極端子的電壓VB3之電位差，來減少製造品質變動之影響。
因而，在由於製造品質變動而在節點20及節點21的直流電壓產生電位差之情況，調整偏壓端子1701的電壓VB2與偏壓端子1702的電壓VB3之電位差，就可使節點20與節點21的電位差變小。
另外，利用偏壓端子1701及偏壓端子1702而在不使PMOS電晶體8的閘極端子的電壓VB2與PMOS電晶體9的閘極端子的電壓VB3之電位差改變的情況下調整該電壓VB2及電壓VB3，還可調整閘極接地電路18及閘極接地電路19的增益以及閘極接地電路18的輸出端子18b及閘極接地電路19的輸出端子19b的輸出直流電壓。
在不使偏壓端子1701的電壓VB2與偏壓端子1702的電壓VB3之電位差改變的情況下使該電壓VB2及電壓VB3變小，閘極接地電路18及閘極接地電路19的增益會變大，閘極接地電路18的輸出端子18b及閘極接地電路19的輸出端子19b的直流電壓會變大。
在不使偏壓端子1701的電壓VB2與偏壓端子1702的電壓VB3之電位差改變的情況下使該電壓VB2及電壓VB3變大，閘極接地電路18及閘極接地電路19的增益會變小，閘極接地電路18 的輸出端子18b及閘極接地電路19的輸出端子19b的輸出直流電壓會變小。
因此，在不使偏壓端子1701的電壓VB2與偏壓端子1702的電壓VB3之電位差改變的情況下調整該電壓VB2及電壓VB3，就可調整閘極接地電路18的輸出端子18b及閘極接地電路19的輸出端子19b的信號振幅及輸出直流電壓。
於是，可抑制閘極接地電路18的輸出端子18b及閘極接地電路19的輸出端子19b的信號振幅之飽和。另外，將輸出直流電壓調整成對於後面連接的比較器16而言最適合的輸入直流電壓，就可抑制信號傳達電路100的誤輸出。
因此，實施形態1之信號傳達電路100，係由閘極接地電路18及閘極接地電路19中使用的定電流源以及利用NMOS電晶體而構成的疊接電路來提供薄膜變壓器5的輸出端子5c(節點20)及輸出端子5d(節點21)的直流電壓，因此與日本特開平7-213057號公報(專利文獻1)之使用電阻之情況相比較，可抑制由於電阻所造成之信號振幅降低以及由於電阻之熱雜訊所造成之抵抗雜訊的能力變差。
又，實施形態1之信號傳達電路100，係在不使脈衝變換裝置6的電流量增大之情況下抑制由於電阻所造成之信號振幅降低。實施形態1之信號傳達電路100，還在不使薄膜變壓器5的線圈增大之情況下抑制由於電阻所造成之信號振幅降低。
亦即，實施形態1之信號傳達電路100不用使消耗電流增加，而且不用為了使薄膜變壓器5的線圈增大而進行電路面積之擴大，就可提供直流電壓給薄膜變壓器5的兩輸出端子。
又，信號傳達電路100，係利用偏壓端子1701及偏壓端子1702來調整PMOS電晶體8的閘極端子及PMOS電晶體9的閘極端子之電位差，因此可調整薄膜變壓器5的輸出端子5c(節點20)及輸出端子5d(節點21)的直流電壓。
另外，還可使由於製造品質的變動而產生之薄膜變壓器5的輸出端子5c(節點20)及輸出端子5d(節點21)之電位差變小，因此可抑制由於該電位差所造成之信號傳達電路100的誤輸出。
又，信號傳達電路100，係利用偏壓端子1701及偏壓端子1702而在不使PMOS電晶體8的閘極端子的電壓VB2與PMOS電晶體9的閘極端子的電壓VB3之電位差改變的情況下使該電壓VB2及電壓VB3變大、或變小，因此可調整閘極接地電路18及閘極接地電路19的增益以及輸出直流電壓，可抑制閘極接地電路18的輸出端子18b及閘極接地電路19的輸出端子19b的信號振幅之飽和，可將輸出直流電壓調整成對於後面連接的比較器16而言最適合的輸入直流電壓，而可抑制信號傳達電路100的誤輸出。
[實施形態2]
第10圖係顯示本發明實施形態2之信號傳達電路200的構成之電路圖。參照第10圖，實施形態2之信號傳達電路200，係在藉由電容2401及電容2402使輸入端子1與輸出端子2電性絕緣的情況下，將輸入信號Din解調成輸出信號Dout然後從輸出端子2輸出之電路。
以下，與第1圖之信號傳達電路100相比較而進行信號傳達電路200之說明。信號傳達電路200係加入電容2401及電容2402來取代薄膜變壓器5。在本實施形態2之信號傳達電路200中使 用電容2401及電容2402，除了實施形態1的效果之外，還可削減電路面積及減少製程數目而削減成本。
信號傳達電路200具備有：輸入端子1、輸出端子2、脈衝變換裝置6、電容2401、電容2402、偏壓端子1701、偏壓端子1702、PMOS電晶體8、PMOS電晶體9、定電流源10、閘極接地電路18、閘極接地電路19、及比較器16。在本實施形態2中，輸入端子1、輸出端子2、脈衝變換裝置6、偏壓端子1701、偏壓端子1702、PMOS電晶體8、PMOS電晶體9、定電流源10、閘極接地電路18、閘極接地電路19、及比較器16可為與實施形態1之信號傳達電路100的對應的構成元件相同之構成元件。
電容2401，其端子24a連接至脈衝變換裝置6的輸出端子6b，其端子24c連接至閘極接地電路18的輸入端子18a。
電容2402，其端子24b連接至脈衝變換裝置6的輸出端子6c，其端子24d連接至閘極接地電路19的輸入端子19a。
信號傳達電路200的其他的構成，都與信號傳達電路100的構成相同，在此不重複進行說明。
第11圖係顯示使用第5圖所示的構成例D之脈衝變換裝置6的情況之信號傳達電路200進行動作時的各電壓的時間變化之圖。參照第11圖來說明信號傳達電路200的動作。
第11圖之(A)顯示本質為數位信號之輸入信號Din的波形。第11圖之(B)顯示節點20及節點21的電壓波形。第11圖之(C)顯示節點22及節點23的電壓波形。第11圖之(D)顯示輸出信號Dout的波形。
如第11圖之(A)所示，在時刻T1之時，該輸入信號Din的邏 輯位準(隨時程變化而)從低位準上升到高位準，然後在時刻T2之時從高位準下降到低位準。然後，再以(時刻T3-時刻T1)為週期重複相同的信號變化。
輸入信號Din從低位準上升到高位準時(時刻T1之時)，如第11圖之(B)所示，會在電容2401的端子24c之節點20產生微小的信號變化。此時，會在電容2402的端子24d之節點21，產生極性與在節點20產生的信號相反之差動信號。亦即，在時間T1-T2間，流至節點20,21之輸出信號係為互補的信號。
另外，輸入信號Din從高位準下降到低位準時(時刻T3之時)，會在電容2401的端子24c之節點20，產生與先前之輸入信號Din從低位準上升到高位準時產生於節點20之微小的信號變化反相之信號。亦即，在時間T1-T2間及時間T2-T3間，流至節點20之輸出信號係相互反相。
另外，會在電容2402的端子24d之節點21，產生極性與如同前述之在節點20產生的信號相反之差動信號。亦即，在時間T2-T3間，流至節點20,21之輸出信號係為互補的信號。
在電容2401的端子24c(節點20)產生之信號，係輸入至閘極接地電路18的輸入端子18a，然後從閘極接地電路18的輸出端子18b輸出經過放大的信號。另外，在電容2402的端子24d(節點21)產生之信號，係輸入至閘極接地電路19的輸入端子19a，然後從閘極接地電路19的輸出端子19b輸出經過放大的信號。
經差動放大而得到之閘極接地電路18的輸出端子18b之信號及閘極接地電路19的輸出端子19b之信號，係如第11圖之(C)所示，在時刻T1之時，分別輸入至比較器16的兩個輸入端子，然 後比較器16輸出比較結果，從此比較結果來確定邏輯準位。
比較器16的輸出信號係如第11圖之(D)所示，在時刻T1之時為信號傳達電路200的輸出端子2的輸出信號Dout，係將本質為數位信號之輸入信號Din予以解調而輸出者。
藉由採取如此之構成，信號傳達電路200具有與信號傳達電路100同等的效果，而且與信號傳達電路100相比較，因為將薄膜變壓器5置換為電容2401及電容2402，所以還因為削減了電路面積及減少了製程數目而可削減成本。
[實施形態3]
第12圖係顯示本發明實施形態3之信號傳達電路300的構成之電路圖。參照第12圖，實施形態3之信號傳達電路300，係在藉由薄膜變壓器5使輸入端子1與輸出端子2電性絕緣的情況下，將從輸入端子1輸入之輸入信號Din解調成輸出信號Dout然後從輸出端子2輸出之電路。
以下，與第1圖之信號傳達電路100相比較而進行信號傳達電路300之說明。信號傳達電路300係將信號傳達電路100中的偏壓端子1701連接至PMOS電晶體9的汲極端子，將偏壓端子1702連接至PMOS電晶體8的汲極端子而構成者。在本實施形態3之信號傳達電路300中，藉由分別從PMOS電晶體901及PMOS電晶體801的汲極端子來提供偏壓電壓給PMOS電晶體801及PMOS電晶體901的閘極端子，而可削減偏壓端子及使薄膜變壓器5的輸出振幅更為增大。
信號傳達電路300具備有：輸入端子1、輸出端子2、脈衝變換裝置6、薄膜變壓器5、PMOS電晶體801、PMOS電晶體901、 定電流源10、閘極接地電路18、閘極接地電路19、及比較器16。在本實施形態3中，輸入端子1、輸出端子2、脈衝變換裝置6、薄膜變壓器5、定電流源10、閘極接地電路18、閘極接地電路19、及比較器16可為與實施形態1之信號傳達電路100的對應的構成元件相同之構成元件。
PMOS電晶體801，其閘極端子連接至PMOS電晶體901的汲極端子，其源極端子連接至定電流源10的一端，其汲極端子連接至薄膜變壓器5的輸出端子5c及閘極接地電路18的輸入端子18a。
PMOS電晶體901，其閘極端子連接至PMOS電晶體801的汲極端子，其源極端子連接至定電流源10的一端，其汲極端子連接至薄膜變壓器5的輸出端子5d及閘極接地電路19的輸入端子19a。
信號傳達電路300的其他的構成與信號傳達電路100的構成相同，在此不重複進行說明。
第13圖係顯示使用第5圖所示的構成例D之脈衝變換裝置6的情況之信號傳達電路300進行動作時的各電壓的時間變化之圖。參照第13圖來說明信號傳達電路300的動作。
第13圖之(A)顯示本質為數位信號之輸入信號Din的波形。第13圖之(B)顯示節點201及節點211的電壓波形。第13圖之(C)顯示節點22及節點23的電壓波形。第13圖之(D)顯示輸出信號Dout的波形。
如第13圖之(A)所示，在時刻T1之時，該輸入信號Din的邏輯位準從低位準上升到高位準，然後在時刻T2之時從高位準下降到低位準。然後，再以(時刻T3-時刻T1)為週期重複相同的信號變 化。
輸入信號Din從低位準上升到高位準時(時刻T1之時)，如第13圖之(B)所示，會在連接至薄膜變壓器5的輸出端子5c之節點201產生微小的信號變化。此時，會在連接至薄膜變壓器5的輸出端子5d之節點211，產生極性與在節點201產生的信號相反之差動信號。亦即，在時間T1-T2間，流至節點201,211之輸出信號係為互補的信號。
又，輸入信號Din從低位準上升到高位準時(時刻T1之時)，如第13圖之(E)所示，流至PMOS電晶體801的汲極端子之電流I8，會隨著節點211的信號變化而增大，流至PMOS電晶體901的汲極端子之電流I9，會隨著節點201的信號變化而減小。亦即，在時間T1-T2間，隨著流至節點201,211之輸出信號的互補的變化，流至PMOS電晶體801的汲極端子之電流I8與流至PMOS電晶體901的汲極端子之電流I9，會相互互補地變化，且與信號傳達電路100相比較，流至節點201,211之輸出信號的電位差會變大。
輸入信號Din從高位準下降到低位準時(時刻T2之時)，會在連接至薄膜變壓器5的輸出端子5c之節點201，產生與先前之輸入信號Din從低位準上升到高位準時產生於節點201之微小的信號變化反相之信號。亦即，在時間T1-T2與時間T2-T3間，流至節點201之輸出信號係相互反相。
另外，會在連接至薄膜變壓器5的輸出端子5d之節點211產生極性與如同前述之在節點201產生的信號相反之差動信號。亦即，在時間T2-T3間，流至節點201,211之輸出信號係為互補的 信號。
又，輸入信號Din從高位準下降到低位準時(時刻T2之時)，如第13圖之(E)所示，流至PMOS電晶體801的汲極端子之電流I8，會隨著節點211的信號變化而減小，流至PMOS電晶體901的汲極端子之電流I9，會隨著節點201的信號變化而增大。亦即，在時間T2-T3間，隨著流至節點201,211之輸出信號的互補的變化，流至PMOS電晶體801的汲極端子之電流I8與流至PMOS電晶體901的汲極端子之電流I9，會與時間T1-T2間者反相而相互互補地變化，且與信號傳達電路100相比較，流至節點201,211之輸出信號的電位差會變大。
在薄膜變壓器5的輸出端子5c(節點201)產生之信號，係輸入至閘極接地電路18的輸入端子18a，然後從閘極接地電路18的輸出端子18b輸出經過放大的信號。
另外，在薄膜變壓器5的輸出端子5d(節點211)產生之信號，係輸入至閘極接地電路19的輸入端子19a，然後從閘極接地電路19的輸出端子19b輸出經過放大的信號。
經差動放大而得到之閘極接地電路18的輸出端子18b之信號及閘極接地電路19的輸出端子19b之信號，係如第13圖之(C)所示，在時刻T1之時，分別輸入至比較器16的兩個輸入端子，然後比較器16輸出比較結果，從此比較結果來確定邏輯位準。
比較器16的輸出信號係如第13圖之(D)所示，在時刻T1之時為信號傳達電路100的輸出端子2的輸出信號Dout，係將本質為數位信號之輸入信號Din予以解調而輸出者。
薄膜變壓器5的輸出端子5c(節點201)的信號的直流電壓，係 利用由閘極接地電路18的定電流源11及NMOS電晶體13所構成的疊接電路(cascode)電路所唯一決定。
又，薄膜變壓器5的輸出端子5d(節點211)的信號的直流電壓，係利用由閘極接地電路19的定電流源12及NMOS電晶體14所構成的疊接電路(cascode)電路所唯一決定。
如此，將PMOS電晶體801的閘極端子連接至PMOS電晶體901的汲極端子，將PMOS電晶體901的閘極端子連接至PMOS電晶體801的汲極端子，就可使流至PMOS電晶體801的汲極端子之電流I8及流至PMOS電晶體901的汲極端子之電流I9以節點201及211之互補的信號變化而互補地增減，而可使節點201及211之信號變化時的電位差變得更大，而且可將信號傳達電路100中的偏壓端子1701及1702刪減掉。
[實施形態4]
第14圖係顯示本發明實施形態4之信號傳達電路400的構成之電路圖。參照第14圖，實施形態4之信號傳達電路400，係在藉由電容2401及電容2402使輸入端子1與輸出端子2電性絕緣的情況下，將從輸入端子1輸入之輸入信號Din解調成輸出信號Dout然後從輸出端子2輸出之電路。
以下，與第12圖之信號傳達電路300相比較而進行信號傳達電路400之說明。信號傳達電路400係加入電容2401及電容2402來取代信號傳達電路300的薄膜變壓器5。在本實施形態4之信號傳達電路400中使用電容2401及電容2402，除了實施形態3的效果之外，還可削減電路面積及減少製程數目而削減成本。
信號傳達電路400具備有：輸入端子1、輸出端子2、脈衝變 換裝置6、電容2401、電容2402、PMOS電晶體801、PMOS電晶體901、定電流源10、閘極接地電路18、閘極接地電路19、及比較器16。在本實施形態4中，輸入端子1、輸出端子2、脈衝變換裝置6、PMOS電晶體801、PMOS電晶體901、定電流源10、閘極接地電路18、閘極接地電路19、及比較器16可為與實施形態3之信號傳達電路300的對應的構成元件相同者。
電容2401，其端子24a連接至脈衝變換裝置6的輸出端子6b連接，其端子24c連接至閘極接地電路18的輸入端子18a。
電容2402，其端子24b連接至脈衝變換裝置6的輸出端子6c連接，其端子24d連接至閘極接地電路19的輸入端子19a。
信號傳達電路400的其他的構成，都與信號傳達電路300的構成相同，在此不重複進行說明。
第15圖係顯示使用第5圖所示的構成例D之脈衝變換裝置6的情況之信號傳達電路400進行動作時的各電壓的時間變化之圖。參照第15圖來說明信號傳達電路400的動作。
第15圖之(A)顯示本質為數位信號之輸入信號Din的波形。第15圖之(B)顯示節點201及節點211的電壓波形。第15圖之(C)顯示節點22及節點23的電壓波形。第15圖之(D)顯示輸出信號Dout的波形。
如第15圖之(A)所示，在時刻T1之時，該輸入信號Din的邏輯位準從低位準上升到高位準，然後在時刻T2之時從高位準下降到低位準。然後，再以(時刻T3-時刻T1)為週期重複相同的信號變化。
輸入信號Din從低位準上升到高位準時(時刻T1之時)，如第 15圖之(B)所示，會在電容2401的端子24c之節點201產生微小的信號變化。此時，會在電容2402的端子24d之節點211，產生極性與在節點201產生的信號相反之差動信號。亦即，在時間T1-T2間，流至節點201,211之輸出信號係為互補的信號。
又，輸入信號Din從低位準上升到高準位時(時刻T1之時)，如第15圖之(E)所示，流至PMOS電晶體801的汲極端子之電流I8，會隨著節點211的信號變化而增大，流至PMOS電晶體901的汲極端子之電流I9，會隨著節點201的信號變化而減小。亦即，在時間T1-T2間，隨著流至節點201,211之輸出信號的互補的變化，流至PMOS電晶體801的汲極端子之電流I8與流至PMOS電晶體901的汲極端子之電流I9，會相互互補地變化，且流至節點201,211之輸出信號的電位差會變大。
另外，輸入信號Din從高位準下降到低位準時(時刻T2之時)，會在電容2401的端子24c之節點201，產生與先前之輸入信號Din從低位準上升到高位準時產生於節點201之微小的信號變化反相之信號。亦即，在時間T1-T2間及時間T2-T3間，流至節點201之輸出信號係相互反相。
另外，會在電容2402的端子24d之節點211，產生極性與如同前述之在節點201產生的信號相反之差動信號。亦即，在時間T2-T3間，流至節點201,211之輸出信號係為互補的信號。
又，輸入信號Din從高位準上升到低位準時(時刻T2之時)，如第15圖之(E)所示，流至PMOS電晶體801的汲極端子之電流I8，會隨著節點211的信號變化而減少，流至PMOS電晶體901的汲極端子之電流I9，會隨著節點201的信號變化而增大。亦即， 在時間T2-T3間，隨著流至節點201,211之輸出信號的互補的變化，流至PMOS電晶體801的汲極端子之電流I8與流至PMOS電晶體901的汲極端子之電流I9，會與時間T1-T2間者反相而相互互補地變化，且流至節點201,211之輸出信號的電位差會變大。
在電容2401的端子24c(節點201)產生之信號，係輸入至閘極接地電路18的輸入端子18a，然後從閘極接地電路18的輸出端子18b輸出經過放大的信號。另外，在電容2402的端子24d(節點211)產生之信號，係輸入至閘極接地電路19的輸入端子19a，然後從閘極接地電路19的輸出端子19b輸出經過放大的信號。
經差動放大而得到之閘極接地電路18的輸出端子18b之信號及閘極接地電路19的輸出端子19b之信號，係如第15圖之(C)所示，在時刻T1之時，分別輸入至比較器16的兩個輸入端子，然後比較器16輸出比較結果，從此比較結果來確定邏輯位準。
比較器16的輸出信號係如第15圖之(D)所示，在時刻T1之時為信號傳達電路400的輸出端子2的輸出信號Dout，係將本質為數位信號之輸入信號Din予以解調而輸出者。
藉由採取如此之構成，信號傳達電路400具有與信號傳達電路300同等的效果，而且與信號傳達電路300相比較，因為將薄膜變壓器5置換為電容2401及電容2402，所以還因為削減了電路面積及減少了製程數目而可削減成本。
最後，再參照第1圖等來針對本發明的實施形態進行總結。
根據本發明的實施形態1,2，如第1圖等所示，經由絕緣元件而傳達信號之信號傳達電路100,200中，具備有：接收輸入信號，並將輸入信號變換為脈衝信號之脈衝變換裝置6；包含絕 緣元件，且接收脈衝變換裝置6的輸出，而輸出對應的互補的第一及第二輸出信號之絕緣電路(例如薄膜變壓器5或電容2401,2402)；將第一輸出信號放大之閘極接地電路18；將第二輸出信號放大之閘極接地電路19；汲極端子連接至閘極接地電路18之接受第一輸出信號的節點，且用來調整第一輸出信號之PMOS電晶體8；汲極端子連接至閘極接地電路19之接受第二輸出信號的節點，且用來調整第二輸出信號之PMOS電晶體9；一端連接至電源節點，另一端連接至PMOS電晶體8的源極端子及PMOS電晶體9的源極端子之定電流源10；以及比較閘極接地電路18的輸出與閘極接地電路19的輸出之比較器16。
其中，較佳者為，絕緣元件係包含薄膜變壓器5或電容2401,2402。
根據實施形態1之信號傳達電路100的構成，不使用電阻而是利用閘極接地電路18及閘極接地電路19來提供直流電壓給薄膜變壓器5的兩輸出端子，因此與使用電阻之情況相比較，可抑制由於電阻所造成之信號振幅降低以及由於電阻之熱雜訊所造成之抵抗雜訊的能力變差。又，在抑制由於電阻所造成之信號振幅的降低上，必須使脈衝變換裝置6的電流量增大，或使薄膜變壓器5的線圈增大，但本實施形態1之信號傳達電路100可在不使消耗電流增大，而且不為了使薄膜變壓器5的線圈增大而進行電路面積之擴大之情況下提供直流電壓給薄膜變壓器5的兩輸出端子。
根據實施形態2之信號傳達電路200的構成，可得到與實施形態1之信號傳達電路100同等的效果。而且，還可削減電路面 積及簡化製程而削減成本。
又，較佳者為，可根據PMOS電晶體8的閘極電壓與PMOS電晶體9的閘極電壓之電位差，來調整第一及第二輸出信號的電壓。
較佳者為，可藉由在不使PMOS電晶體8的閘極電壓與PMOS電晶體9的閘極電壓之電位差變化的情況下，使PMOS電晶體8,9的各閘極電壓都增加，來使閘極接地電路18,19的增益變小。
又，較佳者為，可藉由在不使PMOS電晶體8的閘極電壓與PMOS電晶體9的閘極電壓之電位差變化的情況下，使PMOS電晶體8,9的各閘極電壓都減小，來使閘極接地電路18,19的增益變大。
較佳者為，可藉由在不使PMOS電晶體8的閘極電壓與PMOS電晶體9的閘極電壓之電位差變化的情況下，使PMOS電晶體8,9的各閘極電壓都增加，來使閘極接地電路18,19的輸出直流電壓變小。
又，較佳者為，可藉由在不使PMOS電晶體8的閘極電壓與PMOS電晶體9的閘極電壓之電位差變化的情況下，使PMOS電晶體8,9的各閘極電壓都減小，來使閘極接地電路18,19的輸出直流電壓變大。
根據本發明的實施形態3,4，如第12圖等所示，經由絕緣元件而傳達信號之信號傳達電路300,400中，具備有：接收輸入信號，並將輸入信號變換為脈衝信號之脈衝變換裝置6；包含絕緣元件，且接收脈衝變換裝置6的輸出，而輸出對應的互補的第一及第二輸出信號之絕緣電路(例如薄膜變壓器5或電容2401, 2402)；將第一輸出信號放大之閘極接地電路18；將第二輸出信號放大之閘極接地電路19；汲極端子接受絕緣電路的第一輸出信號，閘極端子接受絕緣電路的第二輸出信號，且用來使互補的第一及第二輸出信號的電位差變大之PMOS電晶體801；汲極端子接受絕緣電路的第二輸出信號，閘極端子接受絕緣電路的第一輸出信號，用來使互補的第一及第二輸出信號的電位差變大之PMOS電晶體901；一端連接至電源節點，另一端連接至PMOS電晶體801的源極端子及PMOS電晶體901的源極端子之定電流源10；以及比較閘極接地電路18的輸出與閘極接地電路19的輸出之比較器16。
其中，較佳者為，絕緣元件係包含薄膜變壓器5或電容2401,2402。
根據實施形態3之信號傳達電路300的構成，與實施形態1之信號傳達電路100相比較，可使互補的第一及第二輸出信號的電位差變大，而且可刪減掉偏壓端子1701,1702而使電路面積減小。
根據實施形態4之信號傳達電路400的構成，可得到與實施形態3之信號傳達電路300同等的效果。而且，還可削減電路面積及簡化製程而削減成本。
以上揭示的實施形態其所有的點都只是例示性質，不應將之看成是本發明的限制條件。本發明的範圍並不限於上述的說明而是如申請專利範圍所請求的，而且所希望及企圖請求的還包含與申請專利範圍均等者以及申請專利範圍內的所有的變更。
1、5a、5b、6a、18a、19a‧‧‧輸入端子
2、5c、5d、6b、6c、18b、19b‧‧‧輸出端子
3‧‧‧電壓源
4‧‧‧基準電位
5‧‧‧薄膜變壓器
6‧‧‧脈衝變換裝置
7、1701、1702‧‧‧偏壓端子
8、9、13、14‧‧‧MOS電晶體
10、11、12‧‧‧定電流源
15‧‧‧負載電路
15a、15b、15c、15d‧‧‧端子
16‧‧‧比較器
18、19‧‧‧閘極接地電路
20、21、22、23‧‧‧節點
100‧‧‧信號傳達電路
VB1、VB2、VB3‧‧‧電壓

Claims (9)

  1. 一種信號傳達電路，係經由絕緣元件而傳達信號之信號傳達電路(100；200)，具備有：接收輸入信號，且將前述輸入信號變換為脈衝信號之脈衝變換裝置(6)；包含前述絕緣元件，且接收前述脈衝變換裝置(6)的輸出，而輸出對應的互補的第一及第二輸出信號之絕緣電路(5；2401,2402)；將前述第一輸出信號放大之第一閘極接地電路(18)；將前述第二輸出信號放大之第二閘極接地電路(19)；汲極端子連接至前述第一閘極接地電路(18)之接受前述第一輸出信號的節點，且用來調整前述第一輸出信號之第一MOS電晶體(8)；汲極端子連接至前述第二閘極接地電路(19)之接受前述第二輸出信號的節點，且用來調整前述第二輸出信號之第二MOS電晶體(9)；一端與電源節點連接，另一端與前述第一MOS電晶體(8)的源極端子及前述第二MOS電晶體(9)的源極端子連接之定電流源(10)；以及比較前述第一閘極接地電路(18)的輸出與前述第二閘極接地電路(19)的輸出之比較器(16)。
  2. 如申請專利範圍第1項所述之信號傳達電路，其中，前述絕緣元件係包含薄膜變壓器(5)或電容(2401,2402)。
  3. 如申請專利範圍第1項或第2項所述之信號傳達電路，其中， 可根據前述第一MOS電晶體(8)的第一閘極電壓與前述第二MOS電晶體(9)的第二閘極電壓之電位差，來調整前述第一及第二輸出信號的電壓。
  4. 如申請專利範圍第1項或第2項所述之信號傳達電路，其中，藉由在不使前述第一MOS電晶體(8)的第一閘極電壓與前述第二MOS電晶體(9)的第二閘極電壓之電位差變化的情況下使前述第一及第二閘極電壓增大，以使前述第一及第二閘極接地電路(19)的增益變小。
  5. 如申請專利範圍第1項或第2項所述之信號傳達電路，其中，藉由在不使前述第一MOS電晶體(8)的第一閘極電壓與前述第二MOS電晶體(9)的第二閘極電壓之電位差變化的情況下使前述第一及第二閘極電壓減小，以使前述第一及第二閘極接地電路(19)的增益變大。
  6. 如申請專利範圍第1項或第2項所述之信號傳達電路，其中，藉由在不使前述第一MOS電晶體(8)的第一閘極電壓與前述第二MOS電晶體(9)的第二閘極電壓之電位差變化的情況下使前述第一及第二閘極電壓增大，以使前述第一及第二閘極接地電路(19)的輸出直流電壓變小。
  7. 如申請專利範圍第1項或第2項所述之信號傳達電路，其中，藉由在不使前述第一MOS電晶體(8)的第一閘極電壓與前述第二MOS電晶體(9)的第二閘極電壓之電位差變化的情況下使前述第一及第二閘極電壓減小，以使前述第一及第二閘極接地電路(19)的輸出直流電壓變大。
  8. 一種信號傳達電路，係經由絕緣元件而傳達信號之信號傳達電 路(300；400)，具備有：接收輸入信號，且將前述輸入信號變換為脈衝信號之脈衝變換裝置(6)；包含前述絕緣元件，且接收前述脈衝變換裝置(6)的輸出，而輸出對應的互補的第一及第二輸出信號之絕緣電路(5；2401,2402)；將前述第一輸出信號放大之第一閘極接地電路(18)；將前述第二輸出信號放大之第二閘極接地電路(19)；汲極端子接受前述絕緣電路的前述第一輸出信號，閘極端子接受前述絕緣電路的前述第二輸出信號，且用來使前述第一輸出信號與前述第二輸出信號的電位差變大之第一MOS電晶體(801)；汲極端子接受前述絕緣電路的前述第二輸出信號，閘極端子接受前述絕緣電路的前述第一輸出信號，且用來使前述第一輸出信號與前述第二輸出信號的電位差變大之第二MOS電晶體(901)；一端與電源節點連接，另一端與前述第一MOS電晶體(801)的源極端子及前述第二MOS電晶體(901)的源極端子連接之定電流源(10)；以及比較前述第一閘極接地電路(18)的輸出與前述第二閘極接地電路(19)的輸出之比較器(16)。
  9. 如申請專利範圍第8項所述之信號傳達電路，其中，前述絕緣元件係包含薄膜變壓器(5)或電容(2401,2402)。
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