JPS5939110A - アナログ入力方式 - Google Patents
アナログ入力方式Info
- Publication number
- JPS5939110A JPS5939110A JP57148819A JP14881982A JPS5939110A JP S5939110 A JPS5939110 A JP S5939110A JP 57148819 A JP57148819 A JP 57148819A JP 14881982 A JP14881982 A JP 14881982A JP S5939110 A JPS5939110 A JP S5939110A
- Authority
- JP
- Japan
- Prior art keywords
- input
- differential amplifier
- output
- analog
- positive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
- H03F1/304—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device and using digital means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアナログ人力点から入力されるアナログ信号に
対応した入力信号を増幅する入力差動アンプを備えた絶
縁型アナログ入力装置に適用されるアナログ入力方式に
関する。
対応した入力信号を増幅する入力差動アンプを備えた絶
縁型アナログ入力装置に適用されるアナログ入力方式に
関する。
一般にこの種の絶縁型アナログ入力装置としては、第１
図のパルストランス方式によるアナログ入力装置と、第
２図のフライングキャパシタ方式によるアナログ入力装
置とがよく知られている。第１図において、１０１１〜
１０１ｎは変調スイッチとしてのＦＥＴスイッチ、１０
２１〜１０２ｎはアナログ入力点、を選択するＦＥＴス
イッチ、１０３１〜１０３ｎは入力信号をスイッチング
し、絶縁入力するパルストランスである。
図のパルストランス方式によるアナログ入力装置と、第
２図のフライングキャパシタ方式によるアナログ入力装
置とがよく知られている。第１図において、１０１１〜
１０１ｎは変調スイッチとしてのＦＥＴスイッチ、１０
２１〜１０２ｎはアナログ入力点、を選択するＦＥＴス
イッチ、１０３１〜１０３ｎは入力信号をスイッチング
し、絶縁入力するパルストランスである。
Ａ？ルストランス１０３１〜１０３．１のいずれか一つ
からのスイッチング信号は差動アンプ１０４で増幅され
、サンプル・ホールド回路（以下、Ｓ Ｈと称する）１
０５でホールドされる。しかして５ＨＪ０５のホールド
出力はアナログ／デジタル変換器（以下、ＡＤＣと称す
る）１０６に供給され、対応するデジタル値に変換され
る。
からのスイッチング信号は差動アンプ１０４で増幅され
、サンプル・ホールド回路（以下、Ｓ Ｈと称する）１
０５でホールドされる。しかして５ＨＪ０５のホールド
出力はアナログ／デジタル変換器（以下、ＡＤＣと称す
る）１０６に供給され、対応するデジタル値に変換され
る。
一方、第２図において、２０１１〜２０１ｎは（リレー
およびコンデンサからなる）フライングキャ／？シタ入
力回路、２０２は入力差動アンプである。フライングキ
ャノやシタ入力回路２０１１〜２０１ｎの（リレーの）
いずれか一つが図示状態から差動アンプ２０２側に切換
わると、該当するフライングキャパシタ入力回路に蓄積
されていた入力電圧は差動アンプ２０２に供給され増幅
される。しかして、差動アンプ２０２の増幅出力はＡＤ
Ｃ（アナログ／デジタル変換器）２０３に供給され、対
応するうゝノタル値に変換される。
およびコンデンサからなる）フライングキャ／？シタ入
力回路、２０２は入力差動アンプである。フライングキ
ャノやシタ入力回路２０１１〜２０１ｎの（リレーの）
いずれか一つが図示状態から差動アンプ２０２側に切換
わると、該当するフライングキャパシタ入力回路に蓄積
されていた入力電圧は差動アンプ２０２に供給され増幅
される。しかして、差動アンプ２０２の増幅出力はＡＤ
Ｃ（アナログ／デジタル変換器）２０３に供給され、対
応するうゝノタル値に変換される。
このような２種類の絶縁型アナログ入力装置では、特に
入力ゲインを大きくする場合、各入力回路部分のオフセ
ット電圧のばらつき、更には入力差動アンプ（１０４，
２０２）のオフセットエラーが問題となる。そこで従来
のアナログ入力装置では、オフセット修正の修正のため
に１点のアナログ人力点のうちの１点を第１図、第２図
にそれぞれ示されるようにショート（短絡）させ（ショ
ート入力点とｌ〜）、定期的にショート入力を行なうこ
とにより、バー１９的まだはソフト的にオフセット値を
修正する方式が用いられていた。
入力ゲインを大きくする場合、各入力回路部分のオフセ
ット電圧のばらつき、更には入力差動アンプ（１０４，
２０２）のオフセットエラーが問題となる。そこで従来
のアナログ入力装置では、オフセット修正の修正のため
に１点のアナログ人力点のうちの１点を第１図、第２図
にそれぞれ示されるようにショート（短絡）させ（ショ
ート入力点とｌ〜）、定期的にショート入力を行なうこ
とにより、バー１９的まだはソフト的にオフセット値を
修正する方式が用いられていた。
しかし、この方式では、上述の如く定期的にショート入
力を行なう必要があるためにソフトウェアの負担が大き
くなる欠点があった。また、上述の方式では、各アナロ
グ入力点間のオフセット電圧のばらつきを修正すること
ができず問題であった。
力を行なう必要があるためにソフトウェアの負担が大き
くなる欠点があった。また、上述の方式では、各アナロ
グ入力点間のオフセット電圧のばらつきを修正すること
ができず問題であった。
本発明は上記事情に鑑みてなされたものでその目的は、
外部にショート人力点を設けることなく各アナログ入力
点ごとにオフセット修正が行なえ、しかも各アナログ人
力点間のオフセット電圧のばらつき、並びに入力差動ア
ンプのオフセットが自動的に修正できるアナログ入力方
式を提供することにある。
外部にショート人力点を設けることなく各アナログ入力
点ごとにオフセット修正が行なえ、しかも各アナログ人
力点間のオフセット電圧のばらつき、並びに入力差動ア
ンプのオフセットが自動的に修正できるアナログ入力方
式を提供することにある。
本発明は入力差動アンプに対するフローティング入力の
接地基準を当該アンプの正入力ラインまたは負入力ライ
ンに交互に切換えるようにしている。こうすることによ
シ、佳記正、負入カラインがそれぞれ接地された場合の
入力差動アンプの各出力に含まれている真値並びにオフ
セット値との極性の関係は、真値（まだはオフセット値
）を基準にした場合、対応するオフセット値（または真
値）に関し上記各出力間で正。
接地基準を当該アンプの正入力ラインまたは負入力ライ
ンに交互に切換えるようにしている。こうすることによ
シ、佳記正、負入カラインがそれぞれ接地された場合の
入力差動アンプの各出力に含まれている真値並びにオフ
セット値との極性の関係は、真値（まだはオフセット値
）を基準にした場合、対応するオフセット値（または真
値）に関し上記各出力間で正。
負が逆になる。本発明はこの現象を利用するために上記
各出力間にアナログ演算処理またはデジタル演算処理を
施し、上記オフセット値をキャンセルすることによシオ
フセット修正を行なうようにしている。
各出力間にアナログ演算処理またはデジタル演算処理を
施し、上記オフセット値をキャンセルすることによシオ
フセット修正を行なうようにしている。
以下、本発明の一実施例を図面を参照しで説明する。第
３図は本発明が適用される・リレストランス方式の絶縁
型アナログ入力装置の構成を示すもので、３０１，３０
２はそれぞれ変調用。
３図は本発明が適用される・リレストランス方式の絶縁
型アナログ入力装置の構成を示すもので、３０１，３０
２はそれぞれ変調用。
アナログ入力点選択用スイッチ、例えはＦＥＴスイッチ
である。３０３は１次巻線と２次巻線との巻線比が例え
ば２：１の・やルストランスである。ｓｏ４はノ臂ルス
ト２ンス３０３によシ変調された入力信号を増幅する入
力差動アンプ、８０６．３０６は当該差動アンｆ３０４
のそれぞれ正入力ライン、負入力ラインである。３０７
゜ＳＯＳはフローティング入力の接地基準を切換えるス
イッチ、例えばＦＥＴスイッチ（リレースイッチ等でも
よい）である。本実施例において、ＦＥＴスイッチ３０
７，３０８は同一アナーグ人力に対して交互にオンされ
・、ＦＥＴスイッチ３０７がオン状態の期間中、負入力
２イン３０６が接地され、ＦＥＴスイ、チ３０８がオン
状態の期間中、正入力ライン３０５が接地される。ＦＥ
Ｔスイッチ３０７，３０８のいずれか一方がオン状態に
おる場合、他方のＦＥＴスイッチは必ずオフ状態にある
ように後述する制御部３１３によって制御されている。
である。３０３は１次巻線と２次巻線との巻線比が例え
ば２：１の・やルストランスである。ｓｏ４はノ臂ルス
ト２ンス３０３によシ変調された入力信号を増幅する入
力差動アンプ、８０６．３０６は当該差動アンｆ３０４
のそれぞれ正入力ライン、負入力ラインである。３０７
゜ＳＯＳはフローティング入力の接地基準を切換えるス
イッチ、例えばＦＥＴスイッチ（リレースイッチ等でも
よい）である。本実施例において、ＦＥＴスイッチ３０
７，３０８は同一アナーグ人力に対して交互にオンされ
・、ＦＥＴスイッチ３０７がオン状態の期間中、負入力
２イン３０６が接地され、ＦＥＴスイ、チ３０８がオン
状態の期間中、正入力ライン３０５が接地される。ＦＥ
Ｔスイッチ３０７，３０８のいずれか一方がオン状態に
おる場合、他方のＦＥＴスイッチは必ずオフ状態にある
ように後述する制御部３１３によって制御されている。
３０９，３１０は入力差動アンプ３０４で増幅された変
調信号がＦＥＴスイッチ３０７．３０８のスイッチ動作
に対応してサンプル・ホールドされる８Ｈ（サンプル・
ホールド回路）、３１１は５Ｈ３０９，３１０の各出力
の差分をとる差動アンプである。３１２は差、動アンｆ
３１ノの出力値をデジタル値に変換するＡＤＣ（アナロ
グ／アノクル変′換器）、３１３は制御部である。制御
部３１３はアナログ入力点の選択制御（スキャン制御）
のｔｌか、ＦＥＴスイッチ、９０７ 、３０１３の切換
制御、５Ｈ３０９，３１０更にはＡＤＣ３１２に対する
タイミング制御などを行なう。
調信号がＦＥＴスイッチ３０７．３０８のスイッチ動作
に対応してサンプル・ホールドされる８Ｈ（サンプル・
ホールド回路）、３１１は５Ｈ３０９，３１０の各出力
の差分をとる差動アンプである。３１２は差、動アンｆ
３１ノの出力値をデジタル値に変換するＡＤＣ（アナロ
グ／アノクル変′換器）、３１３は制御部である。制御
部３１３はアナログ入力点の選択制御（スキャン制御）
のｔｌか、ＦＥＴスイッチ、９０７ 、３０１３の切換
制御、５Ｈ３０９，３１０更にはＡＤＣ３１２に対する
タイミング制御などを行なう。
次に第３図の構成の動作を第４図の信号波形図を参照し
て説明する。今、制御部３１３によυＦＩＴＦＥＴスイ
ッチ３０１０２が連続的に２度オンされたものとする。
て説明する。今、制御部３１３によυＦＩＴＦＥＴスイ
ッチ３０１０２が連続的に２度オンされたものとする。
これによりＦＥＴスイッチ３０１に対応するアナログ入
力点のアナログ入力信号ＶＩＮが・やルストランス３０
．９の１次側に供給され、当該パルストランス３０３に
より連続２回変調される。制御部３１３は１回目の変調
時にＦＥＴスイッチ３０７をオンし、２回目の変調時に
は当該ＦＥＴスイッチ３０７をメンしてＦＥＴスイッチ
３０Ｂをオンする。これによシ、１回目の変調時には負
入力ライン３０６が接地される。このため、アナログ入
力信号ＶＩＮが正信号であるものとすると、パルストラ
ンス３０３によって正側に変調された信号が入力差動ア
ンｆ３０４によシ増幅される。このときの差動アンプ３
０４の出力信号の波形は第４図に符号ａで示される通シ
となる。１回目の変調時のノクルストランス３０３によ
る変調信号に対する差動アンプ３０４の出力値ＶＢ）１
１ は第４図に示されているようにＶｓ／２ ＋ Ｖｏ
ｆ ｆ・となる。ここでＶｓは・ぐルストランス３０３
０１次巻線と２次巻線との巻線比が１：１（本実施例で
は２：１）の場合であって、パルストランス３０３を含
む入力回路部分および入力差動アンｆ３ｏ４のオフセッ
トが無いものとした場合の差動アンプ３０４の出力値で
ある。またＶ。ｆｆは入力回路部分および差動アンプ３
０４のオフセット電圧である。
力点のアナログ入力信号ＶＩＮが・やルストランス３０
．９の１次側に供給され、当該パルストランス３０３に
より連続２回変調される。制御部３１３は１回目の変調
時にＦＥＴスイッチ３０７をオンし、２回目の変調時に
は当該ＦＥＴスイッチ３０７をメンしてＦＥＴスイッチ
３０Ｂをオンする。これによシ、１回目の変調時には負
入力ライン３０６が接地される。このため、アナログ入
力信号ＶＩＮが正信号であるものとすると、パルストラ
ンス３０３によって正側に変調された信号が入力差動ア
ンｆ３０４によシ増幅される。このときの差動アンプ３
０４の出力信号の波形は第４図に符号ａで示される通シ
となる。１回目の変調時のノクルストランス３０３によ
る変調信号に対する差動アンプ３０４の出力値ＶＢ）１
１ は第４図に示されているようにＶｓ／２ ＋ Ｖｏ
ｆ ｆ・となる。ここでＶｓは・ぐルストランス３０３
０１次巻線と２次巻線との巻線比が１：１（本実施例で
は２：１）の場合であって、パルストランス３０３を含
む入力回路部分および入力差動アンｆ３ｏ４のオフセッ
トが無いものとした場合の差動アンプ３０４の出力値で
ある。またＶ。ｆｆは入力回路部分および差動アンプ３
０４のオフセット電圧である。
一方、２回目の変調時には」二連したようにＦＥＴスイ
ッチ３０７がオフし、ＦＥＴスイッチ３０８がオンされ
るため、負入力ライン３０６が接地状態から解放され、
正大カライン３０５が接地される。この結果、入力差動
アンプ３０４は１回目と異なシ負側に変調された信号を
出力する（第４図の符号すで示される出力信号波形参照
）・この２回目の変調時のパルストランス３０３による
変調信号に対する差動アンプ３０４の出力値Ｖｓｎ２は
第４図に示されているように一■８／２＋ｖｏｆｆとな
る。
ッチ３０７がオフし、ＦＥＴスイッチ３０８がオンされ
るため、負入力ライン３０６が接地状態から解放され、
正大カライン３０５が接地される。この結果、入力差動
アンプ３０４は１回目と異なシ負側に変調された信号を
出力する（第４図の符号すで示される出力信号波形参照
）・この２回目の変調時のパルストランス３０３による
変調信号に対する差動アンプ３０４の出力値Ｖｓｎ２は
第４図に示されているように一■８／２＋ｖｏｆｆとな
る。
１回目の変調時の入力差動アンプ３０４の出力信号の出
力値Ｖ８Ｈ１は制御部３１３の制御によＦ）８Ｈ３０９
にサンプル・ホールドされる。
力値Ｖ８Ｈ１は制御部３１３の制御によＦ）８Ｈ３０９
にサンプル・ホールドされる。
まだ２回目の変調時の人力差動アンプ３０４の出力信号
の出力値Ｖ８Ｈ２は同じく制御部３１３の制御によＦ）
ＳＨ３１０にサンプル・ホールドされる。これら５Ｈ３
０９，３１０の各出力は差動アンプ３１ノのそれぞれ負
入力端子、正入力端子に入力される。これにより差動ア
ンプ３１ノで５Ｈ３０９，３１０の各出力の差分がとら
れる。この差動アン７°３１１の出力はＶＩＩＨＩ
Ｖ８Ｈ２＝ （Ｖｓ／２＋Ｖｏｆｆ ） （Ｖｓ
／２＋Ｖｏｆｆ）＝■ｓとなり、オフセット電圧（入力
オフセット）ｖｏｆｆがキャンセルされていることがわ
かる。
の出力値Ｖ８Ｈ２は同じく制御部３１３の制御によＦ）
ＳＨ３１０にサンプル・ホールドされる。これら５Ｈ３
０９，３１０の各出力は差動アンプ３１ノのそれぞれ負
入力端子、正入力端子に入力される。これにより差動ア
ンプ３１ノで５Ｈ３０９，３１０の各出力の差分がとら
れる。この差動アン７°３１１の出力はＶＩＩＨＩ
Ｖ８Ｈ２＝ （Ｖｓ／２＋Ｖｏｆｆ ） （Ｖｓ
／２＋Ｖｏｆｆ）＝■ｓとなり、オフセット電圧（入力
オフセット）ｖｏｆｆがキャンセルされていることがわ
かる。
次に本発明の他の実施例を第５図を参照して説明する。
第５図は本発明が適用されるフライングキャパシタ方式
の絶縁型アナログ入力装置の構成を示すもので、５０１
は（リレーおよびフライングキャパシタと称されるコン
デンサからなる）フジイングキャ／ＩＰシタ入力回路で
ある。
の絶縁型アナログ入力装置の構成を示すもので、５０１
は（リレーおよびフライングキャパシタと称されるコン
デンサからなる）フジイングキャ／ＩＰシタ入力回路で
ある。
５０２はグループ選択用のグループリレー、５０３は次
に説明する入力・差動アンプ５０４の入力開放時に当該
差動アンプ５０４が飽和するのを防止するジョートス−
１ツチである。５０４はフライングキャパシタ入力回路
５０１からの入力信号を増幅する入力差動アンプ、５０
５゜５０６は当該差動アンプ５０４のそれぞれ正入力ラ
イン、負入力ラインである。５０７，５０８はフローテ
ィング入力の接地基準を切換える前記実施例のＦＥＴス
イッチ３０８ 、 、？ ０７と同様のＦＥＴスイッチ
である。５０９は入力差動アンプ５０４の出力値をデジ
タル値に変換するＡＤＣ（アナログ／デシタル変換器）
、５１０ ＋ ５１１はＡＤＣ５０９でい変換された値
がＦＥＴスイッチ５０７．５０８のスイッチ動作に対応
して保持されるレジスタ（以下、ＲＥＧと称する）、５
１２はＲＥＧ ５１０ 、５１１の各保持内容を加算す
る加算器（以下、ＡＤＤと称する）である。
に説明する入力・差動アンプ５０４の入力開放時に当該
差動アンプ５０４が飽和するのを防止するジョートス−
１ツチである。５０４はフライングキャパシタ入力回路
５０１からの入力信号を増幅する入力差動アンプ、５０
５゜５０６は当該差動アンプ５０４のそれぞれ正入力ラ
イン、負入力ラインである。５０７，５０８はフローテ
ィング入力の接地基準を切換える前記実施例のＦＥＴス
イッチ３０８ 、 、？ ０７と同様のＦＥＴスイッチ
である。５０９は入力差動アンプ５０４の出力値をデジ
タル値に変換するＡＤＣ（アナログ／デシタル変換器）
、５１０ ＋ ５１１はＡＤＣ５０９でい変換された値
がＦＥＴスイッチ５０７．５０８のスイッチ動作に対応
して保持されるレジスタ（以下、ＲＥＧと称する）、５
１２はＲＥＧ ５１０ 、５１１の各保持内容を加算す
る加算器（以下、ＡＤＤと称する）である。
５１３はＡＤＤ ５１２の加算結果のμの値を求める外
回路、例えばシフトレジスタ（以下、ＳＲと称する）、
５１４は制御部である。制御部５１４はアナログ入力点
の選択制御（スキー１．ン制御）のほか、ＦＥＴスイッ
チｓｏｙ、ｓｏ８の切換制御、ＲＥＧ ５１０ 、５１
１を含む各部のタイミング制御などを行なう。
回路、例えばシフトレジスタ（以下、ＳＲと称する）、
５１４は制御部である。制御部５１４はアナログ入力点
の選択制御（スキー１．ン制御）のほか、ＦＥＴスイッ
チｓｏｙ、ｓｏ８の切換制御、ＲＥＧ ５１０ 、５１
１を含む各部のタイミング制御などを行なう。
制御部５１４はフライングキャノヤシタ入力回路５０ノ
に対応するアナログ人力点を選択してアナログ入力を行
なう場合、１ずフライングキャノやンタ入力回路５０ノ
（のリレーを）入力差動アンプ５０４側に切換える。次
に制御部５１４はショートスイッチ５０３をオフしグル
ープリレー５０２を閉じると共にＦＥＴスイッチ５０８
をオンする。ＦＥＴスイッチ５０８がオンすることによ
シ負入カライン５０６が接地される。このとき、入力信
号レベルが正であるものとすると、入力差動アンプ５０
４の出力はｖ、十ｖ。ｆｆとなる。この差動アンプ５０
４の出力はＡＤＣ５０９によシデジタル値に変換され、
ＲＥＧ ５１０に保持される。
に対応するアナログ人力点を選択してアナログ入力を行
なう場合、１ずフライングキャノやンタ入力回路５０ノ
（のリレーを）入力差動アンプ５０４側に切換える。次
に制御部５１４はショートスイッチ５０３をオフしグル
ープリレー５０２を閉じると共にＦＥＴスイッチ５０８
をオンする。ＦＥＴスイッチ５０８がオンすることによ
シ負入カライン５０６が接地される。このとき、入力信
号レベルが正であるものとすると、入力差動アンプ５０
４の出力はｖ、十ｖ。ｆｆとなる。この差動アンプ５０
４の出力はＡＤＣ５０９によシデジタル値に変換され、
ＲＥＧ ５１０に保持される。
次に制御部５ノ４はグループリレー５０２を開き、かつ
ＦＥＴスイッチ５０Ｂをオフした後、ショートスイッチ
５０３を・オンすると共にＦＥＴスイッチ５０７をオン
する。しかして、負入力ライン５０６が接地状態から解
放され、正入力ライン５０５が接地される。次に制御部
５１４はショートスイッチ５０３をオフし、グループリ
レー５０２を再び閉じる。このときの入力差動アンプ５
０４の出力は、前回のときとは異なって正入力ライン５
０５が接地されているために−ＶＢ ＋ Ｖｏ ｆ ｆ
となる。この差動アンプ５０４の出力はＡＤＣ５０９
によシデジタル値に変換される０そして、ＡＤＣ５０９
の変換出力はＲＥＧ５１１に供給され、（上述したＲＢ
Ｇ ５ Ｊ Ｏとは異なシ）２の補数がとられて当ＭＲ
ＥＧ ５ Ｊ １に保持される。したがってＲＥＧ ５
１．１の保持内容は−（Ｖｓ ＋ ｖｏｆｆ ）すなわ
ちｖＳ−ｖｏｆｆのデジタル値となる。
ＦＥＴスイッチ５０Ｂをオフした後、ショートスイッチ
５０３を・オンすると共にＦＥＴスイッチ５０７をオン
する。しかして、負入力ライン５０６が接地状態から解
放され、正入力ライン５０５が接地される。次に制御部
５１４はショートスイッチ５０３をオフし、グループリ
レー５０２を再び閉じる。このときの入力差動アンプ５
０４の出力は、前回のときとは異なって正入力ライン５
０５が接地されているために−ＶＢ ＋ Ｖｏ ｆ ｆ
となる。この差動アンプ５０４の出力はＡＤＣ５０９
によシデジタル値に変換される０そして、ＡＤＣ５０９
の変換出力はＲＥＧ５１１に供給され、（上述したＲＢ
Ｇ ５ Ｊ Ｏとは異なシ）２の補数がとられて当ＭＲ
ＥＧ ５ Ｊ １に保持される。したがってＲＥＧ ５
１．１の保持内容は−（Ｖｓ ＋ ｖｏｆｆ ）すなわ
ちｖＳ−ｖｏｆｆのデジタル値となる。
ＲＥＧ ５１０ 、５１１の保持内容、すなわちｖＩＩ
＋ｖｏｆｆノデジｐル値、ｖｓ ’ｏｆｆノデジタル
値はＡＤＤ ５１２に供給される。しかしてこれらＲＩ
ＣＧ ５１０ 、５１１の各保持内容は制御部５１４の
制御により加算される。この場合のＡＤＤ ５１２の加
算結果は （ｖｓ＋ Ｖｏｆｆ ） ＋ （Ｖｓ ”ｏｆｆ ）
＝ ２ＶＢとなシ、オフセット電圧■。ｆｆがキャン
セルされていることがわかる。このＡＤＤ ５１２の加
算結果は５Ｒ５１３に保持された後、下位ビット方向に
１ビツトシフト（右シフト）される。これによりＡＤＤ
５１２の加算結果はＶ２され、５Ｒ５１３の出力はＶ
、となる。
＋ｖｏｆｆノデジｐル値、ｖｓ ’ｏｆｆノデジタル
値はＡＤＤ ５１２に供給される。しかしてこれらＲＩ
ＣＧ ５１０ 、５１１の各保持内容は制御部５１４の
制御により加算される。この場合のＡＤＤ ５１２の加
算結果は （ｖｓ＋ Ｖｏｆｆ ） ＋ （Ｖｓ ”ｏｆｆ ）
＝ ２ＶＢとなシ、オフセット電圧■。ｆｆがキャン
セルされていることがわかる。このＡＤＤ ５１２の加
算結果は５Ｒ５１３に保持された後、下位ビット方向に
１ビツトシフト（右シフト）される。これによりＡＤＤ
５１２の加算結果はＶ２され、５Ｒ５１３の出力はＶ
、となる。
以上詳述したように本発明によれば次に列挙される種々
の作用効果を奏することができる。
の作用効果を奏することができる。
■ 外部にオフセット電圧修正用のショート入力点を設
けることなく、各アナログ人力点ごとに常にオフセット
修正をすることができる。
けることなく、各アナログ人力点ごとに常にオフセット
修正をすることができる。
■ 入力差動アンプのオフセット修正は勿論、各アナロ
グ入力点間のオフセット電圧のばらつきを考慮したオフ
セット修正が自動的に行なえる。
グ入力点間のオフセット電圧のばらつきを考慮したオフ
セット修正が自動的に行なえる。
■ 上記０）の効果により、従来のようにショート入力
点を定期的にスキャンすることが不要となるためソフト
ウェアの負担を軽減できる０
点を定期的にスキャンすることが不要となるためソフト
ウェアの負担を軽減できる０
第１図および第２図は従来例を示す回路構成図、第３図
は本発明の一実施例を示す回路構成図、第４図は動作を
説明するだめの信号波形図、第５図は本発明の他の実施
例を示す回路構成図である。 １０４．２０２，３０４，５０４・・・人力差動アンプ
、１０５，３０９，３１０・・・サンプル・ホールド回
路（ＳＨ）、１０６，２θ、？ 、 ３１２ 。 ５０９・・・アナログ／デジタル変換器（ＡＤＣ）、３
０５．５０５・・・正入力ライン、３０６．５０６・・
・負入力ライン、３０７．３０１１．５０７゜５０８・
・・（接地基準切換え用の） ＦＥＴス・ｆツチ、３１
１・・差動アンプ１．？ １３．５１４・・制御部、５
１２・・・加算器（ＡＤＤ ）。
は本発明の一実施例を示す回路構成図、第４図は動作を
説明するだめの信号波形図、第５図は本発明の他の実施
例を示す回路構成図である。 １０４．２０２，３０４，５０４・・・人力差動アンプ
、１０５，３０９，３１０・・・サンプル・ホールド回
路（ＳＨ）、１０６，２θ、？ 、 ３１２ 。 ５０９・・・アナログ／デジタル変換器（ＡＤＣ）、３
０５．５０５・・・正入力ライン、３０６．５０６・・
・負入力ライン、３０７．３０１１．５０７゜５０８・
・・（接地基準切換え用の） ＦＥＴス・ｆツチ、３１
１・・差動アンプ１．？ １３．５１４・・制御部、５
１２・・・加算器（ＡＤＤ ）。
Claims (1)
- アナログ入力点から入力されるアナログ信号に対応した
入力信号を増幅する入力差動アンプを備えた絶縁型アナ
ログ入力装置において、アナログ入力に際し、上記入力
差動アンプの正入力ラインおよび負入力ラインを交互に
接地する手段と、この手段によって上記正、負入カライ
ンがそれぞれ接地された場合の上記入力差動アンプの各
出力間にアナログ演算処理まだはデジタル演算処理を施
してオフセット修正を行なう手段とを具備することを特
徴とするアナログ入力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148819A JPS5939110A (ja) | 1982-08-27 | 1982-08-27 | アナログ入力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148819A JPS5939110A (ja) | 1982-08-27 | 1982-08-27 | アナログ入力方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939110A true JPS5939110A (ja) | 1984-03-03 |
| JPH0149044B2 JPH0149044B2 (ja) | 1989-10-23 |
Family
ID=15461421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148819A Granted JPS5939110A (ja) | 1982-08-27 | 1982-08-27 | アナログ入力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939110A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011234119A (ja) * | 2010-04-27 | 2011-11-17 | Fujitsu Ltd | 信号処理回路及び信号処理方法 |
| US8918546B2 (en) | 2004-08-27 | 2014-12-23 | Thomson Licensing | Apparatus and method for enabling digital and analog data communication over a data bus |
| US9195253B2 (en) | 2011-12-05 | 2015-11-24 | Mitsubishi Electric Corporation | Signal transmission circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52133134U (ja) * | 1976-04-05 | 1977-10-08 |
-
1982
- 1982-08-27 JP JP57148819A patent/JPS5939110A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52133134U (ja) * | 1976-04-05 | 1977-10-08 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8918546B2 (en) | 2004-08-27 | 2014-12-23 | Thomson Licensing | Apparatus and method for enabling digital and analog data communication over a data bus |
| JP2011234119A (ja) * | 2010-04-27 | 2011-11-17 | Fujitsu Ltd | 信号処理回路及び信号処理方法 |
| US9195253B2 (en) | 2011-12-05 | 2015-11-24 | Mitsubishi Electric Corporation | Signal transmission circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149044B2 (ja) | 1989-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5600317A (en) | Apparatus for the conversion of analog audio signals to a digital data stream | |
| JPS5939110A (ja) | アナログ入力方式 | |
| JP2501686B2 (ja) | 平衡増幅器 | |
| JPH0818353A (ja) | 演算増幅回路 | |
| JPS6313428A (ja) | 線路不平衡補正回路 | |
| JPS5823009B2 (ja) | 信号絶縁回路 | |
| GB2149248A (en) | Offset compensation of amplifiers | |
| US4535300A (en) | Extended range sample and hold circuit | |
| JPS62204617A (ja) | 高分解能ａ／ｄコンバ−タ | |
| JPS6339921B2 (ja) | ||
| JPS62135775A (ja) | 差電圧測定回路 | |
| JPH04916A (ja) | Ａ／ｄ変換器のオフセットドリフト補正装置 | |
| JPS6220078Y2 (ja) | ||
| JP4462709B2 (ja) | オフセット補正方法 | |
| JPS6138270Y2 (ja) | ||
| JPH0134425Y2 (ja) | ||
| JPS58148515A (ja) | 符号化器・復号器 | |
| JP2000332608A (ja) | アナログ／デジタル変換器及び変換方法 | |
| JPH0422478Y2 (ja) | ||
| JPS58161529A (ja) | 増幅回路 | |
| JPH0622331B2 (ja) | Ｄ―ａコンバータ | |
| JPH04247705A (ja) | 電圧比較集積回路装置 | |
| JPS592432A (ja) | ビデオ信号用アナログ−デジタル変換器 | |
| JPS60140479A (ja) | スイツチドキヤパシタ積分回路 | |
| JPH04258093A (ja) | 映像信号処理回路 |