JP2000332608A - アナログ／デジタル変換器及び変換方法 - Google Patents
アナログ／デジタル変換器及び変換方法Info
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- JP2000332608A JP2000332608A JP11125627A JP12562799A JP2000332608A JP 2000332608 A JP2000332608 A JP 2000332608A JP 11125627 A JP11125627 A JP 11125627A JP 12562799 A JP12562799 A JP 12562799A JP 2000332608 A JP2000332608 A JP 2000332608A
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- analog
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Abstract
(57)【要約】
【目的】 アナログ／デジタル変換時のオフセットを小
さくすると同時にアナログ／デジタル変換器の構成を簡
単にする 【構成】 第２入力に所定の電圧１/ ２Ｖref が入力さ
れる演算増幅器１４と、演算増幅器１４の第１入力にキ
ャパシタ１２を介して接続され、アナログ入力（Ｖin）
と比較電圧（Ｖc ）を切り替えてキャパシタ１２に供給
するための第１スイッチＳＷ１と、演算増幅器１４の出
力と第１入力の間に設けられ、第１スイッチＳＷ１がア
ナログ入力（Ｖin）をキャパシタ１２に供給する間、演
算増幅器１４の出力と第１入力を接続するための第２ス
イッチＳＷ２とを備えてアナログ／デジタル変換器１０
を構成する。
さくすると同時にアナログ／デジタル変換器の構成を簡
単にする 【構成】 第２入力に所定の電圧１/ ２Ｖref が入力さ
れる演算増幅器１４と、演算増幅器１４の第１入力にキ
ャパシタ１２を介して接続され、アナログ入力（Ｖin）
と比較電圧（Ｖc ）を切り替えてキャパシタ１２に供給
するための第１スイッチＳＷ１と、演算増幅器１４の出
力と第１入力の間に設けられ、第１スイッチＳＷ１がア
ナログ入力（Ｖin）をキャパシタ１２に供給する間、演
算増幅器１４の出力と第１入力を接続するための第２ス
イッチＳＷ２とを備えてアナログ／デジタル変換器１０
を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／デジタ
ル変換器（以下、Ａ／Ｄコンバータともいう）及びアナ
ログ／デジタル変換方法（以下、Ａ／Ｄ変換方法ともい
う）に関し、より詳しくは、変換時のオフセットの影響
を少なくすると同時に回路構成を簡単にしたアナログ／
デジタル変換器及び変換方法に関する。
ル変換器（以下、Ａ／Ｄコンバータともいう）及びアナ
ログ／デジタル変換方法（以下、Ａ／Ｄ変換方法ともい
う）に関し、より詳しくは、変換時のオフセットの影響
を少なくすると同時に回路構成を簡単にしたアナログ／
デジタル変換器及び変換方法に関する。
【０００２】
【従来の技術】従来から用いられているＡ／Ｄコンバー
タの代表例として、逐次比較型Ａ／Ｄコンバータの一例
を図４に示す。このコンバータ８０では、ＭＵＸ（マル
チプレクサ）８２で選択されたアナログ入力がＳ／Ｈ
（サンプル・ホールド回路）８４でサンプル・ホールド
され、このホールドされた電圧とＤＡＣ（Ｄ／Ａコンバ
ータ）９０からのアナログ出力とがコンパレータ８６で
比較される。コンパレータ８６の比較結果は、ＳＡＲ
（Successive Approximation Register）８８に入力
される。ＳＡＲ８８には、出力レジスタの機能はもちろ
ん、クロックによるタイミング制御やＤＡＣ９０の出力
制御などの機能も含まれている。また、ＤＡＣ９０には
基準電圧Ｖref が入力されている。
タの代表例として、逐次比較型Ａ／Ｄコンバータの一例
を図４に示す。このコンバータ８０では、ＭＵＸ（マル
チプレクサ）８２で選択されたアナログ入力がＳ／Ｈ
（サンプル・ホールド回路）８４でサンプル・ホールド
され、このホールドされた電圧とＤＡＣ（Ｄ／Ａコンバ
ータ）９０からのアナログ出力とがコンパレータ８６で
比較される。コンパレータ８６の比較結果は、ＳＡＲ
（Successive Approximation Register）８８に入力
される。ＳＡＲ８８には、出力レジスタの機能はもちろ
ん、クロックによるタイミング制御やＤＡＣ９０の出力
制御などの機能も含まれている。また、ＤＡＣ９０には
基準電圧Ｖref が入力されている。
【０００３】このＡ／Ｄコンバータ８０を用いた変換
は、まず、ＤＡＣ９０の出力を１/ ２Ｖref に設定し、
アナログ入力と比較する。もし、アナログ入力の方が大
きい場合は最上位ビットを“１”、小さい場合は“０”
にする。次に、最上位ビットをそのままにし、次のビッ
トを“１”にしたＤＡＣ出力とアナログ入力とを比較す
る。すなわち、最上位ビットが“１”の場合は３/ ４Ｖ
ref と比較し、最上位ビットが“０”の場合は１/ ４Ｖ
ref と比較する。以下同様に、順次最下位ビットまで比
較を行って、各ビット値を決めていく。
は、まず、ＤＡＣ９０の出力を１/ ２Ｖref に設定し、
アナログ入力と比較する。もし、アナログ入力の方が大
きい場合は最上位ビットを“１”、小さい場合は“０”
にする。次に、最上位ビットをそのままにし、次のビッ
トを“１”にしたＤＡＣ出力とアナログ入力とを比較す
る。すなわち、最上位ビットが“１”の場合は３/ ４Ｖ
ref と比較し、最上位ビットが“０”の場合は１/ ４Ｖ
ref と比較する。以下同様に、順次最下位ビットまで比
較を行って、各ビット値を決めていく。
【０００４】これらのＡ／Ｄコンバータ８０では、コン
パレータ８６のオフセットが問題となる。特にオフセッ
トが最下位ビットの電圧よりも大きくなると、この最下
位ビットが関係する比較を正確に行うことができなくな
る。また、Ｓ／Ｈ８４でサンプル・ホールドされる電圧
はアナログ入力に従って変化する。そのため、コンパレ
ータ８６の入力範囲は広く、グランドレベルから電源電
圧まで及ぶ。よって、グランドから電源電圧まで入出力
可能なＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプが必要と
なる。このため、コンパレータ８６の回路が複雑にな
り、素子数も多くなる。
パレータ８６のオフセットが問題となる。特にオフセッ
トが最下位ビットの電圧よりも大きくなると、この最下
位ビットが関係する比較を正確に行うことができなくな
る。また、Ｓ／Ｈ８４でサンプル・ホールドされる電圧
はアナログ入力に従って変化する。そのため、コンパレ
ータ８６の入力範囲は広く、グランドレベルから電源電
圧まで及ぶ。よって、グランドから電源電圧まで入出力
可能なＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプが必要と
なる。このため、コンパレータ８６の回路が複雑にな
り、素子数も多くなる。
【０００５】このような問題に関連したＡ／Ｄ変換器と
して、オフセット電圧を自動的にゼロ調整するＡ／Ｄ変
換器が特開昭５６−１２０２２０号に開示されている。
このＡ／Ｄ変換器は、コンデンサとスイッチを具備した
差動増幅器を一時的に電圧フォロワ回路として用いてオ
フセット電圧も含んだ入力印加電圧をコンデンサに溜め
込み、次のタイミングでコンデンサに蓄えられた電荷に
よる電圧とラダー回路の電圧を比較することによって、
オフセット電圧を自動的にゼロ調整している。
して、オフセット電圧を自動的にゼロ調整するＡ／Ｄ変
換器が特開昭５６−１２０２２０号に開示されている。
このＡ／Ｄ変換器は、コンデンサとスイッチを具備した
差動増幅器を一時的に電圧フォロワ回路として用いてオ
フセット電圧も含んだ入力印加電圧をコンデンサに溜め
込み、次のタイミングでコンデンサに蓄えられた電荷に
よる電圧とラダー回路の電圧を比較することによって、
オフセット電圧を自動的にゼロ調整している。
【０００６】また、増幅素子の数を最小限にし且つオフ
セット電圧などの影響を除去できるＡ／Ｄ変換器が特開
昭５５−６１１３６号に開示されている。このＡ／Ｄ変
換器は、差動増幅器と、この差動増幅器の第１の入力端
子と接地間に接続された保持コンデンサと、差動増幅器
の第１の入力端子と出力端子の間に接続されたサンプル
期間は閉じ符号化期間は開く第１のスイッチと、差動増
幅器の第２の入力端子にサンプル期間は入力信号を接続
し符号化期間は参照電圧を接続する第２のスイッチと、
差動増幅器の出力に応じて入力信号のデジタル値をカウ
ントする帰還ロジック回路と、この帰還ロジック回路の
デジタル値に応じて参照電圧を発生する局部復号器とを
備えている。
セット電圧などの影響を除去できるＡ／Ｄ変換器が特開
昭５５−６１１３６号に開示されている。このＡ／Ｄ変
換器は、差動増幅器と、この差動増幅器の第１の入力端
子と接地間に接続された保持コンデンサと、差動増幅器
の第１の入力端子と出力端子の間に接続されたサンプル
期間は閉じ符号化期間は開く第１のスイッチと、差動増
幅器の第２の入力端子にサンプル期間は入力信号を接続
し符号化期間は参照電圧を接続する第２のスイッチと、
差動増幅器の出力に応じて入力信号のデジタル値をカウ
ントする帰還ロジック回路と、この帰還ロジック回路の
デジタル値に応じて参照電圧を発生する局部復号器とを
備えている。
【０００７】これらのＡ／Ｄ変換器を用いることによ
り、オフセットの影響を小さくすることができる。しか
し、これらのＡ／Ｄ変換器は、変換を行うアナログ入力
は直接差動増幅器に入力されている。そのため、差動増
幅器の入力範囲は、グランドレベルから電源電圧まで及
ぶ。よって、グランドから電源電圧まで入出力可能なＲ
ａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプが必要となる。こ
のため、差動増幅器の回路は複雑になり、素子数も多く
なる。
り、オフセットの影響を小さくすることができる。しか
し、これらのＡ／Ｄ変換器は、変換を行うアナログ入力
は直接差動増幅器に入力されている。そのため、差動増
幅器の入力範囲は、グランドレベルから電源電圧まで及
ぶ。よって、グランドから電源電圧まで入出力可能なＲ
ａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプが必要となる。こ
のため、差動増幅器の回路は複雑になり、素子数も多く
なる。
【０００８】
【発明が解決しようとする課題】本発明のアナログ／デ
ジタル変換器及び変換方法の目的は、コンバータのオフ
セットを小さくすると同時にコンバータの構成を簡単に
することである。
ジタル変換器及び変換方法の目的は、コンバータのオフ
セットを小さくすると同時にコンバータの構成を簡単に
することである。
【０００９】
【課題を解決するための手段】本発明のアナログ／デジ
タル変換器の要旨とするところは、第２入力に所定の電
圧が入力される演算増幅器と、演算増幅器の第１入力に
一方の端子が接続されるキャパシタと、キャパシタの他
方の端子に接続され、キャパシタを介して演算増幅器の
第１入力にアナログ入力と比較電圧を切り替えて入力す
る第１スイッチと、演算増幅器の出力と第１入力の間に
設けられ、第１スイッチがアナログ入力を演算増幅器に
供給している間は、演算増幅器の出力と第１入力を接続
する第２スイッチとを含むことにある。
タル変換器の要旨とするところは、第２入力に所定の電
圧が入力される演算増幅器と、演算増幅器の第１入力に
一方の端子が接続されるキャパシタと、キャパシタの他
方の端子に接続され、キャパシタを介して演算増幅器の
第１入力にアナログ入力と比較電圧を切り替えて入力す
る第１スイッチと、演算増幅器の出力と第１入力の間に
設けられ、第１スイッチがアナログ入力を演算増幅器に
供給している間は、演算増幅器の出力と第１入力を接続
する第２スイッチとを含むことにある。
【００１０】本発明のアナログ／デジタル変換方法の要
旨とするところは、演算増幅器の第２入力に所定の電圧
を入力する第１のステップと、演算増幅器の出力と第１
入力間を短絡するステップと、アナログ入力をキャパシ
タを介して該第１入力に入力するステップとを含む第２
のステップと、前記短絡された演算増幅器の出力と第１
入力間を開放するステップと、比較電圧をキャパシタを
介して該第１入力に入力するステップとを含む第３のス
テップと、前記比較電圧が演算増幅器の第１入力に入力
された状態で、演算増幅器の第１入力の電位と前記所定
の電圧との比較を行うステップを含む第４のステップと
を含むことにある。
旨とするところは、演算増幅器の第２入力に所定の電圧
を入力する第１のステップと、演算増幅器の出力と第１
入力間を短絡するステップと、アナログ入力をキャパシ
タを介して該第１入力に入力するステップとを含む第２
のステップと、前記短絡された演算増幅器の出力と第１
入力間を開放するステップと、比較電圧をキャパシタを
介して該第１入力に入力するステップとを含む第３のス
テップと、前記比較電圧が演算増幅器の第１入力に入力
された状態で、演算増幅器の第１入力の電位と前記所定
の電圧との比較を行うステップを含む第４のステップと
を含むことにある。
【００１１】
【発明の実施の形態】次に、本発明に係るアナログ／デ
ジタル変換器及び変換方法の実施の形態について、図面
に基づいて詳しく説明する。図３に本発明に係るアナロ
グ／デジタル変換器の基本構成を示す。アナログ／デジ
タル変換器１０は、第２入力に所定の電圧Ｖr が入力さ
れる演算増幅器１４と、演算増幅器１４の第１入力にキ
ャパシタ１２を介して接続され、アナログ入力Ｖinと比
較電圧Ｖc を切り替えてキャパシタ１２に供給するため
の第１スイッチＳＷ１と、演算増幅器１４の出力と第１
入力の間に設けられ、第１スイッチＳＷ１がアナログ入
力Ｖinをキャパシタ１２に供給する間、演算増幅器１４
の出力と第１入力を接続するための第２スイッチＳＷ２
とを含む。
ジタル変換器及び変換方法の実施の形態について、図面
に基づいて詳しく説明する。図３に本発明に係るアナロ
グ／デジタル変換器の基本構成を示す。アナログ／デジ
タル変換器１０は、第２入力に所定の電圧Ｖr が入力さ
れる演算増幅器１４と、演算増幅器１４の第１入力にキ
ャパシタ１２を介して接続され、アナログ入力Ｖinと比
較電圧Ｖc を切り替えてキャパシタ１２に供給するため
の第１スイッチＳＷ１と、演算増幅器１４の出力と第１
入力の間に設けられ、第１スイッチＳＷ１がアナログ入
力Ｖinをキャパシタ１２に供給する間、演算増幅器１４
の出力と第１入力を接続するための第２スイッチＳＷ２
とを含む。
【００１２】この変換器１０では、まずＳＷ２を閉じる
と同時にＳＷ１をアナログ入力（Ｖin）側に切り換え
て、オペアンプ１４の第１入力にアナログ入力（Ｖin）
をキャパシタ１２を介して入力すると同時にオペアンプ
１４の出力をフィードバック線１６を介して第１入力に
入力する。そして、キャパシタ１２に所定の電圧（Ｖ
r）に対するアナログ入力（Ｖin）の電位差及びオペア
ンプ１４のオフセットを蓄える。
と同時にＳＷ１をアナログ入力（Ｖin）側に切り換え
て、オペアンプ１４の第１入力にアナログ入力（Ｖin）
をキャパシタ１２を介して入力すると同時にオペアンプ
１４の出力をフィードバック線１６を介して第１入力に
入力する。そして、キャパシタ１２に所定の電圧（Ｖ
r）に対するアナログ入力（Ｖin）の電位差及びオペア
ンプ１４のオフセットを蓄える。
【００１３】次に、ＳＷ２を開くと同時にＳＷ１を比較
電圧（Ｖc ）側に切り換えて、オペアンプ１４の第１入
力に、比較電圧（Ｖr ）とキャパシタ１２に蓄えた電圧
とを合わせた電圧を入力する。そして、この２つの電圧
を合わせた電圧と所定の電圧（Ｖr ）とを比較する。
電圧（Ｖc ）側に切り換えて、オペアンプ１４の第１入
力に、比較電圧（Ｖr ）とキャパシタ１２に蓄えた電圧
とを合わせた電圧を入力する。そして、この２つの電圧
を合わせた電圧と所定の電圧（Ｖr ）とを比較する。
【００１４】図１は本発明に係るアナログ／デジタル変
換器の一構成例を示すブロック図である。このコンバー
タ１０は、逐次比較型Ａ／Ｄコンバータである。オペア
ンプ１４の第１入力にはキャパシタ１２の一方の端子が
接続され、キャパシタ１２の他方の端子にはスイッチＳ
Ｗ１が接続される。ＳＷ１は、端子ａからの入力と端子
ｂからの入力を切り換えてキャパシタ１２へ送る。ＳＷ
１の端子ａには、ＭＵＸ（マルチプレクサ）８２からの
アナログ入力（Ｖin）が接続される。ＭＵＸ８２は、複
数のアナログ信号の中から選択した１つのアナログ信号
をＳＷ１へ出力する。また、ＳＷ１の端子ｂには、ＤＡ
Ｃ９０からのアナログ出力（Ｖc ）が接続される。ＤＡ
Ｃ９０には基準電圧Ｖref が入力されている。
換器の一構成例を示すブロック図である。このコンバー
タ１０は、逐次比較型Ａ／Ｄコンバータである。オペア
ンプ１４の第１入力にはキャパシタ１２の一方の端子が
接続され、キャパシタ１２の他方の端子にはスイッチＳ
Ｗ１が接続される。ＳＷ１は、端子ａからの入力と端子
ｂからの入力を切り換えてキャパシタ１２へ送る。ＳＷ
１の端子ａには、ＭＵＸ（マルチプレクサ）８２からの
アナログ入力（Ｖin）が接続される。ＭＵＸ８２は、複
数のアナログ信号の中から選択した１つのアナログ信号
をＳＷ１へ出力する。また、ＳＷ１の端子ｂには、ＤＡ
Ｃ９０からのアナログ出力（Ｖc ）が接続される。ＤＡ
Ｃ９０には基準電圧Ｖref が入力されている。
【００１５】そして、ＳＷ２が開いているときはＳＷ１
は端子ｂ側に接続され、ＳＷ２が閉じているときはＳＷ
１は端子ａ側に接続されるように、ＳＡＲ（Successive
Approximation Register ）８８で制御される。ＳＡＲ
８８は、出力レジスタの機能はもちろん、ＳＷ１，ＳＷ
２の切り替え等のタイミング制御や、オペアンプ１４の
出力に応じたＤＡＣ９０の出力制御などの逐次比較Ａ／
Ｄ変換の制御機能を含む。
は端子ｂ側に接続され、ＳＷ２が閉じているときはＳＷ
１は端子ａ側に接続されるように、ＳＡＲ（Successive
Approximation Register ）８８で制御される。ＳＡＲ
８８は、出力レジスタの機能はもちろん、ＳＷ１，ＳＷ
２の切り替え等のタイミング制御や、オペアンプ１４の
出力に応じたＤＡＣ９０の出力制御などの逐次比較Ａ／
Ｄ変換の制御機能を含む。
【００１６】また、オペアンプ１４の第１入力には、オ
ペアンプ１４の出力がフィードバック線１６でスイッチ
ＳＷ２を介して入力されている。すなわち、ＳＷ２が閉
じられている場合のみ負帰還がかけられる。また、オペ
アンプ１４の第２入力には、１/ ２Ｖref が入力されて
いる。
ペアンプ１４の出力がフィードバック線１６でスイッチ
ＳＷ２を介して入力されている。すなわち、ＳＷ２が閉
じられている場合のみ負帰還がかけられる。また、オペ
アンプ１４の第２入力には、１/ ２Ｖref が入力されて
いる。
【００１７】次に、このようなアナログ／デジタル変換
器１０を用いてＡ／Ｄ変換を行う場合について、その作
用を説明する。まず、ＳＷ１をａ端子側に切り換えると
共にＳＷ２を閉じる。このときの回路状態を図２（ａ）
に示す。この状態では、ＭＵＸ８２からのアナログ入力
Ｖinに対して、オペアンプ１４はボルテージ・フォロワ
として機能する。このときのオペアンプ１４の正・負の
両入力は、あたかも短絡している用に見えるイマジナル
・ショートの状態になっている。そのため、１/ ２Ｖre
f に対するアナログ入力Ｖinの電位差がキャパシタ１２
に蓄えられる。すなわち、オペアンプ１４のオフセット
（Ｖof）も考慮すると、キャパシタ１２には、 Ｖcap ＝ １/ ２Ｖref − Ｖin − Ｖof ・・・・（１） の電圧が蓄えられる。
器１０を用いてＡ／Ｄ変換を行う場合について、その作
用を説明する。まず、ＳＷ１をａ端子側に切り換えると
共にＳＷ２を閉じる。このときの回路状態を図２（ａ）
に示す。この状態では、ＭＵＸ８２からのアナログ入力
Ｖinに対して、オペアンプ１４はボルテージ・フォロワ
として機能する。このときのオペアンプ１４の正・負の
両入力は、あたかも短絡している用に見えるイマジナル
・ショートの状態になっている。そのため、１/ ２Ｖre
f に対するアナログ入力Ｖinの電位差がキャパシタ１２
に蓄えられる。すなわち、オペアンプ１４のオフセット
（Ｖof）も考慮すると、キャパシタ１２には、 Ｖcap ＝ １/ ２Ｖref − Ｖin − Ｖof ・・・・（１） の電圧が蓄えられる。
【００１８】次に、ＳＷ１をｂ端子側に切り換えると共
にＳＷ２を開ける。このときの回路状態を図２（ｂ）に
示す。この状態では、オペアンプ１４はコンパレータと
して機能する。また、オペアンプ１４の第１入力には、
キャパシタ１２に蓄えられたＶcap にＤＡＣ９０の出力
Ｖc を加えた電圧が入力される。よって、オペアンプ１
４では、オフセット（Ｖof）も考慮すると、 １/ ２Ｖref − Ｖof ＞or＜ Ｖcap ＋ Ｖc ・・・・（２） の比較が行われる。（１）式より、（２）式は、 Ｖin ＞or＜ Ｖc ・・・・（３） と表せる。すなわち、アナログ入力ＶinとＤＡＣ９０の
出力Ｖc とが比較される。
にＳＷ２を開ける。このときの回路状態を図２（ｂ）に
示す。この状態では、オペアンプ１４はコンパレータと
して機能する。また、オペアンプ１４の第１入力には、
キャパシタ１２に蓄えられたＶcap にＤＡＣ９０の出力
Ｖc を加えた電圧が入力される。よって、オペアンプ１
４では、オフセット（Ｖof）も考慮すると、 １/ ２Ｖref − Ｖof ＞or＜ Ｖcap ＋ Ｖc ・・・・（２） の比較が行われる。（１）式より、（２）式は、 Ｖin ＞or＜ Ｖc ・・・・（３） と表せる。すなわち、アナログ入力ＶinとＤＡＣ９０の
出力Ｖc とが比較される。
【００１９】（３）式より、オフセットＶofの影響が打
ち消されているのが分かる。また、ＳＷ１のａ端子側に
大きな信号が入力されても、キャパシタ１２により、オ
ペアンプ１４の第１入力と第２入力はイマジナル・ショ
ートの状態になる。そのため、オペアンプ１４の入力は
１/ ２Ｖref となり、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペ
アンプを用いる必要はない。よって、オペアンプ１４の
構成が簡単になり、素子数も少なくなる。これにより、
コンバータのオフセットを小さくすると同時にコンバー
タの構成を簡単にすることができる。
ち消されているのが分かる。また、ＳＷ１のａ端子側に
大きな信号が入力されても、キャパシタ１２により、オ
ペアンプ１４の第１入力と第２入力はイマジナル・ショ
ートの状態になる。そのため、オペアンプ１４の入力は
１/ ２Ｖref となり、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペ
アンプを用いる必要はない。よって、オペアンプ１４の
構成が簡単になり、素子数も少なくなる。これにより、
コンバータのオフセットを小さくすると同時にコンバー
タの構成を簡単にすることができる。
【００２０】以上、本発明の一実施例について説明した
が、本発明に係るアナログ／デジタル変換器及び変換方
法はその他の態様でも実施し得るものである。例えば、
本発明のアナログ／デジタル変換器及び変換方法は、逐
次比較型アナログ／デジタル変換器及び変換方法に特に
限定はされず、アナログ入力Ｖinと比較電圧Ｖc の大小
比較を行う任意のＡ／Ｄ変換器及び変換方法に用いるこ
とができる。また、図３に示すように、アナログ入力Ｖ
inと比較電圧Ｖc の大小比較を行うコンパレータとし
て、任意の回路に用いることもできる。
が、本発明に係るアナログ／デジタル変換器及び変換方
法はその他の態様でも実施し得るものである。例えば、
本発明のアナログ／デジタル変換器及び変換方法は、逐
次比較型アナログ／デジタル変換器及び変換方法に特に
限定はされず、アナログ入力Ｖinと比較電圧Ｖc の大小
比較を行う任意のＡ／Ｄ変換器及び変換方法に用いるこ
とができる。また、図３に示すように、アナログ入力Ｖ
inと比較電圧Ｖc の大小比較を行うコンパレータとし
て、任意の回路に用いることもできる。
【００２１】以上、本発明に係るアナログ／デジタル変
換器及び変換方法の実施例について、図面に基づいて種
々説明したが、本発明は図示したアナログ／デジタル変
換器及び変換方法に限定されるものではない。また、本
発明はその趣旨を逸脱しない範囲で当業者の知識に基づ
き種々なる改良，修正，変形を加えた態様で実施できる
ものである。
換器及び変換方法の実施例について、図面に基づいて種
々説明したが、本発明は図示したアナログ／デジタル変
換器及び変換方法に限定されるものではない。また、本
発明はその趣旨を逸脱しない範囲で当業者の知識に基づ
き種々なる改良，修正，変形を加えた態様で実施できる
ものである。
【図１】本発明のＡ／Ｄコンバータの一構成例を示すブ
ロック図である。
ロック図である。
【図２】図１に示すＡ／Ｄコンバータのサンプル・ホー
ルド時の状態（同図（ａ））と比較時の状態（同図
（ｂ））を示すブロック図である。
ルド時の状態（同図（ａ））と比較時の状態（同図
（ｂ））を示すブロック図である。
【図３】本発明のＡ／Ｄコンバータの基本構成を示すブ
ロック図である。
ロック図である。
【図４】従来のＡ／Ｄコンバータの一構成例を示すブロ
ック図である。
ック図である。
１０：本発明のＡ／Ｄコンバータ（アナログ／デジタル
変換器） １２：キャパシタ １４：オペアンプ（演算増幅器） １６：フィードバック線 ２０：本発明のＡ／Ｄコンバータ（サンプル・ホールド
時） ２２：本発明のＡ／Ｄコンバータ（比較時） ８０：従来のＡ／Ｄコンバータ ８２：ＭＵＸ（マルチプレクサ） ８４：Ｓ／Ｈ（サンプル・ホールド回路） ８６：コンパレータ ８８：ＳＡＲ（逐次変換レジスタ） ９０：ＤＡＣ（デジタル／アナログ変換器）
変換器） １２：キャパシタ １４：オペアンプ（演算増幅器） １６：フィードバック線 ２０：本発明のＡ／Ｄコンバータ（サンプル・ホールド
時） ２２：本発明のＡ／Ｄコンバータ（比較時） ８０：従来のＡ／Ｄコンバータ ８２：ＭＵＸ（マルチプレクサ） ８４：Ｓ／Ｈ（サンプル・ホールド回路） ８６：コンパレータ ８８：ＳＡＲ（逐次変換レジスタ） ９０：ＤＡＣ（デジタル／アナログ変換器）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月１０日（１９９９．８．１
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】次に、ＳＷ２を開くと同時にＳＷ１を比較
電圧（Ｖc ）側に切り換えて、オペアンプ１４の第１入
力に、比較電圧（Ｖc ）とキャパシタ１２に蓄えた電圧
とを合わせた電圧を入力する。そして、この２つの電圧
を合わせた電圧と所定の電圧（Ｖr ）とを比較する。
電圧（Ｖc ）側に切り換えて、オペアンプ１４の第１入
力に、比較電圧（Ｖc ）とキャパシタ１２に蓄えた電圧
とを合わせた電圧を入力する。そして、この２つの電圧
を合わせた電圧と所定の電圧（Ｖr ）とを比較する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大森 忠司 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 大久保 学 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 小野 順一 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5J022 AA02 BA03 BA06 CA07 CA10 CB01 CE08 CF01 CF02 CF07 CF08
Claims (8)
- 【請求項１】 第２入力に所定の電圧が入力される演算
増幅器と、 演算増幅器の第１入力に一方の端子が接続されるキャパ
シタと、 キャパシタの他方の端子に接続され、キャパシタを介し
て演算増幅器の第１入力にアナログ入力と比較電圧を切
り替えて入力する第１スイッチと、 演算増幅器の出力と第１入力の間に設けられ、第１スイ
ッチがアナログ入力を演算増幅器に供給している間は、
演算増幅器の出力と第１入力を接続する第２スイッチと
を含むアナログ／デジタル変換器。 - 【請求項２】 前記比較電圧を出力する比較電圧出力手
段と、 前記第１スイッチが比較電圧を演算増幅器に供給してい
るときの演算増幅器の出力をもとに、比較電圧出力手段
が出力する比較電圧を制御する比較電圧制御手段とを備
えた請求項１に記載するアナログ／デジタル変換器。 - 【請求項３】 前記比較電圧制御手段が、前記第１スイ
ッチが比較電圧を演算増幅器に供給しているときの演算
増幅器の出力を記憶するレジスタを含む請求項２のアナ
ログ／デジタル変換器。 - 【請求項４】 前記レジスタに、アナログ入力のデジタ
ル値が記憶される請求項３のアナログ／デジタル変換
器。 - 【請求項５】 前記比較電圧出力手段が、前記レジスタ
に記憶されたデジタル値をアナログ変換するためのデジ
タル／アナログ変換手段を含む請求項４のアナログ／デ
ジタル変換器。 - 【請求項６】 前記所定の電圧が、前記デジタル値をア
ナログ変換する際の基準電圧の１／２である請求項５の
アナログ／デジタル変換器。 - 【請求項７】 前記アナログ入力を、複数のアナログ信
号の中から選択する手段を含む請求項１乃至請求項６の
いずれかのアナログ／デジタル変換器。 - 【請求項８】 第１入力にキャパシタが接続された演算
増幅器を用いてアナログ入力をデジタル変換するための
アナログ／デジタル変換方法であって、 演算増幅器の第２入力に所定の電圧を入力する第１のス
テップと、 演算増幅器の出力と第１入力間を短絡するステップと、
アナログ入力をキャパシタを介して該第１入力に入力す
るステップとを含む第２のステップと、 前記短絡された演算増幅器の出力と第１入力間を開放す
るステップと、比較電圧をキャパシタを介して該第１入
力に入力するステップとを含む第３のステップと、 前記比較電圧が演算増幅器の第１入力に入力された状態
で、演算増幅器の第１入力の電位と前記所定の電圧との
比較を行うステップを含む第４のステップとを含むアナ
ログ／デジタル変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11125627A JP2000332608A (ja) | 1999-05-06 | 1999-05-06 | アナログ／デジタル変換器及び変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11125627A JP2000332608A (ja) | 1999-05-06 | 1999-05-06 | アナログ／デジタル変換器及び変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332608A true JP2000332608A (ja) | 2000-11-30 |
Family
ID=14914745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11125627A Pending JP2000332608A (ja) | 1999-05-06 | 1999-05-06 | アナログ／デジタル変換器及び変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332608A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
| KR101228827B1 (ko) | 2010-12-27 | 2013-02-01 | 주식회사 실리콘웍스 | 축차근사형 아날로그/디지탈 변환기 |
| US8493250B2 (en) | 2011-09-07 | 2013-07-23 | International Business Machines Corporation | Comparator offset cancellation in a successive approximation analog-to-digital converter |
| US8637871B2 (en) | 2010-11-04 | 2014-01-28 | International Business Machines Corporation | Asymmetric hetero-structure FET and method of manufacture |
-
1999
- 1999-05-06 JP JP11125627A patent/JP2000332608A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
| US8637871B2 (en) | 2010-11-04 | 2014-01-28 | International Business Machines Corporation | Asymmetric hetero-structure FET and method of manufacture |
| KR101228827B1 (ko) | 2010-12-27 | 2013-02-01 | 주식회사 실리콘웍스 | 축차근사형 아날로그/디지탈 변환기 |
| US8493250B2 (en) | 2011-09-07 | 2013-07-23 | International Business Machines Corporation | Comparator offset cancellation in a successive approximation analog-to-digital converter |
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