KR101228827B1 - 축차근사형 아날로그/디지탈 변환기 - Google Patents

축차근사형 아날로그/디지탈 변환기 Download PDF

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Abstract

본 발명은 축차근사형 아날로그/디지탈 변환기를 구현함에 있어서, 캐패시터 어레이를 사용하는 대신 전압분배 저항을 사용하여 설치 면적을 줄이고 반응속도를 향상시킬 수 있도록 한 것이다.
이를 위해 본 발명은, 정극성입력전압과 부극성입력전압을 차동증폭하여 그에 따른 출력전류(
Figure 112012042688173-pat00045
),(
Figure 112012042688173-pat00046
)를 발생하는 프리앰프부; 상기 출력전류(
Figure 112012042688173-pat00047
), (
Figure 112012042688173-pat00048
)를 비교하여 그에 따른 비트값을 출력하는 양자화기; 상기 양자화기의 출력 비트값에 따라 정극성디에이전압 및 부극성디에이전압을 선택하기 위한 분배전압선택신호를 출력하는 SAR 제어부; 상기 SAR 제어부에서 출력되는 분배전압선택신호에 따라 정극성디에이전압 및 부극성디에이전압을 선택하고 이들을 차동증폭하여 상기 출력전류(
Figure 112012042688173-pat00049
),(
Figure 112012042688173-pat00050
)를 변화시키는 D/A 변환부를 구비한다.
또한, 입력전압의 보다 넓은 스윙범위를 커버할 수 있도록 하기 위하여, 축차근사형 A/D 변환기의 전단에 코스 A/D 변환기를 추가하여 A/D 변환기를 2단으로 구성하였다.

Description

축차근사형 아날로그/디지탈 변환기{SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER}
본 발명은 축차근사형 아날로그/디지탈 변환기(SAR ADC; Successive Approximation Register ADC)의 설계기술에 관한 것으로, 특히 전압분배 저항을 사용하여 설치 면적을 줄이고 반응속도를 향상시킬 수 있도록 한 축차근사형 아날로그/디지탈 변환기에 관한 것이다.
아날로그/디지탈 변환기(ADC)는 아날로그 신호를 디지털 코드로 변환하기 위한 장치로서, 아날로그 신호를 샘플링하여 그 크기에 대응하는 디지털 코드 또는 디지털 신호로 변환한다. 이와 같은 ADC 중에서, 특히 SAR ADC는 축차근사 레지스터(SAR)를 구비하며, 디지털 코드를 상위 비트로부터 순차적으로 증가 또는 감소시키면서 조합하여 이를 아날로그 신호와 비교함으로써, 아날로그 입력 신호에 근사화되도록 한다.
도 1은 종래 기술에 따른 가중용량 SAR ADC(weighted-C SAR ADC)를 나타낸 것으로 이에 도시한 바와 같이, 캐패시터 어레이부(110), 비교기(120) 및 SAR 제어부(130)를 구비한다.
상기 캐패시터 어레이부(110)는 이진 가중치를 갖는 M개의 캐패시터어레이(CM-C0)와, 상기 캐패시터어레이(CM-C0)를 아날로그 신호(Vin),기준 전압(VREF) 및 접지에 선택적으로 연결하기 위한 스위치(SM-S0),(SP)를 포함한다.
상기 캐패시터어레이(CM-C0)에서, 최하위 비트(LSB,Least Significant Bit, 이하 "LSB"라 함)에 대응하는 캐패시터의 기본 용량(C0)을 기준으로 하여 비트가 증가함에 따라 캐패시터 용량이 2배로 증가한다. 따라서, M 비트 디지털 코드의 MSB에 대응하는 캐패시터의 용량은
Figure 112010086297311-pat00001
가 된다.
상기 캐패시터어레이(CM-C0)의 일단은 스위치(SP)의 온 동작에 의해 접지에 공통으로 연결되며, 타단은 각각을 선택적으로 단속하는 M개의 스위치(SM-S0)에 연결된다. 상기 스위치(SM-S0)는 SAR 제어부(130)로부터 제어신호에 따라 캐패시터어레이(CM-C0)의 각 캐패시터를 접지 또는 아날로그 신호(Vin) 또는 기준 전압(VREF)에 연결한다.
캐패시터어레이(CM-C0)의 일단이 공통으로 접속된 노드로부터 출력되는 출력 전압(Vx)은 비교기(120)의 비반전 단자(+)에 입력되며, 상기 비교기(120)의 반전 단자(-)는 접지에 연결되어 있다. 상기 비교기(120)는 캐패시터어레이(CM-C0)의 출력 전압(Vx)과 영 전위(0 V)를 비교하여, 그 출력 전압(Vx)이 0 V보다 크면 논리값 1을 출력하고, 0 V 이하이면 논리값 0을 출력한다.
SAR 제어부(130)는 포인터(131), 로직부(132) 및 레지스터(133)를 포함한다. 포인터(131)는 현재 A/D 변환할 비트를 지정하는 역할을 수행한다. 로직부(132)는 레지스터(133)를 통해 상기 캐패시터어레이(CM-C0)에 제어신호를 순차적으로 출력하면서 그 때마다 상기 비교기(120)의 출력값을 근거로 A/D 변환할 비트값을 결정한다. 도 1에 도시된 가중용량 SAR ADC(100)는 샘플링, 홀딩, 재분배의 세 단계를 거쳐 변환과정을 수행한다.
먼저, 샘플링 단계에서, SAR 제어부(130)으로부터의 제어신호에 따라 스위치(SM-S0)는 아날로그 신호(Vin)에 연결되고, 스위치(SP)는 접지에 연결된다. 이에 따라, 샘플링 단계에서 캐패시터 어레이(CM-C0)의 모든 캐패시터는 아날로그 신호(Vin)를 저장한다.
홀딩 단계에서는 스위치(SP)가 오프되어 접지로부터 분리되고, 스위치(SM-S0)는 캐패시터 어레이(CM-C0)의 각 캐패시터를 접지에 연결한다. 이에따라, 캐패시터 어레이(CM-C0)의 출력 전압(Vx)은 상기 아날로그 신호(Vin)의 반전값, 즉 -Vx이 된다.
끝으로, 재분배 단계에서는 먼저, 입력 아날로그 신호(Vin)에 대응하는 N 비트 디지털 코드의 MSB를 판정하기 위해, 스위치(SM)는 캐패시터(CM)를 기준 전압(VREF)에 연결한다. 이에 따라, 캐패시터 어레이(CM-C0)의 출력 전압(Vx)은 다음의 [수학식 1]과 같다.
Figure 112010086297311-pat00002
이 때, 상기 비교기(120)는 상기 캐패시터 어레이(CM-C0)의 출력 전압(Vx)이 0 V보다 클 때 논리값 1(하이)을 출력하고, 0 V보다 작으면 논리값 0(로우)를 출력한다.
만약, 상기 비교기(120) 출력(VO)이 논리값 1이면, 아날로그 신호(Vin)의 크기가 VREF/2보다 작은 것이므로 그 아날로그 신호(Vin)에 대응하는 M 비트 디지털 코드의 MSB(최상위비트)가 0인 것으로 판정되며, 이에 따라 상기 스위치(SM)로 하여금 캐패시터(CM)를 다시 접지에 연결하도록 한다
그러나, 상기 비교기(120)의 출력(VO)이 논리값 0이면, M 비트 디지털 코드의 MSB가 1인 것으로 판정되며, 이에 따라 상기 스위치(SM)로 하여금 계속해서 상기 캐패시터(CM)를 아날로그 신호(Vin)에 연결된 상태로 유지하도록 한다.
상기와 같은 MSB 판정에 후속하여, 상기 SAR 제어부(130)는 상기 스위치(SM-S0)의 스위칭 동작을 상기와 같이 제어하여 상기와 같은 재분배 단계가 순차적으로 반복되게 함으로써, 차순위 비트를 판정할 수 있게 된다.
M 비트의 SAR ADC의 경우에는, M 싸이클 동안 DAC 출력 전압 변경 및 비교 동작을 상기와 같이 수행하며, MSB부터 순차적으로 아날로그 신호가 근사화된다. 이때 Vx는 판정 오차 또는 변환 오차에 해당하며 근사화가 진행될수록 0에 수렴한다.
이와 같이 종래의 축차근사형 A/D 변환기는 캐패시터 어레이를 사용하는데, 해상도가 증가함에 따라 기하급수적으로 증가되는 용량을 갖는 캐패시터를 추가로 필요로 한다. 이에 따라 가격이 상승될 뿐만 아니라 설치 면적이 증가되는 문제점이 있다. 또한, 반응속도가 느린 문제점이 있다.
따라서, 본 발명의 목적은 축차근사형 아날로그/디지탈 변환기를 구현함에 있어서, 캐패시터 어레이를 사용하는 대신 전압분배 저항을 사용하여 설치 면적을 줄이고 반응속도를 향상시킬 수 있도록 하는데 있다.
본 발명의 목적들은 앞에서 언급한 목적으로 제한되지 않는다. 본 발명의 다른 목적 및 장점들은 아래 설명에 의해 더욱 분명하게 이해될 것이다.
상기와 같은 목적을 달성하기 위한 본 발명은, 정극성입력전압과 부극성입력전압을 차동증폭하여 그에 따른 출력전류(
Figure 112012042688173-pat00003
),(
Figure 112012042688173-pat00004
)를 발생하는 프리앰프부; 상기 출력전류(
Figure 112012042688173-pat00005
),(
Figure 112012042688173-pat00006
)를 비교하여 그에 따른 비트값을 출력하는 양자화기; 상기 양자화기의 출력 비트값에 따라 정극성디에이전압 및 부극성디에이전압을 선택하기 위한 분배전압선택신호를 출력하는 SAR 제어부; 상기 SAR 제어부에서 출력되는 분배전압선택신호에 따라 정극성디에이전압 및 부극성디에이전압을 선택하고 이들을 차동증폭하여 상기 출력전류(
Figure 112012042688173-pat00007
),(
Figure 112012042688173-pat00008
)를 변화시키는 D/A 변환부를 포함한다.
상기와 같은 목적을 달성하기 위한 또 다른 본 발명은, 정극성입력전압과 부극성입력전압을 체크하여 축차근사형 A/D 변환기의 스윙 범위를 벗어나는 입력전압을 처리하기 위한 비트값을 출력하는 코스 양자화기; 상기 코스 양자화기의 출력 비트값을 근거로 상기 축차근사형 A/D 변환기의 입력전압의 범위를 축소시키기 위한 전압을 출력하는 코스 D/A 변환부; 상기 코스 D/A 변환부에서 출력되는 전압을 이용하여 상기 축차근사형 A/D 변환기에 공급되는 상기 정극성입력전압과 부극성입력전압을 각각 해당 범위내로 축소시키는 제1,2샘플링 캐패시터로 구성된 코스 A/D 변환기를 상기 축차근사형 A/D 변환기의 전단에 구비한다.
본 발명은 축차근사형 아날로그/디지탈 변환기를 구현함에 있어서, 캐패시터 어레이를 사용하는 대신 전압분배 저항을 사용함으로써, 설치 면적이 줄어들고 반응속도가 향상되는 효과가 있다.
또한, 입력단의 셋팅동작이 불필요하고, 전류구동방식이므로 고속 동작이 가능한 효과가 있다.
또한, 한 개의 프리앰프와 비교기를 사용하므로 소비전력이 절감되는 효과가 있다.
또한, 축차근사형 A/D 변환기의 전단에 코스 A/D 변환기를 구비하여 2단으로 구성함으로써, 비교적 스윙 범위가 넓은 입력전압을 처리할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 가중용량 축차근사형 아날로그/디지탈 변환기의 블록도이다.
도 2는 본 발명의 일실시예에 의한 축차근사형 아날로그/디지탈 변환기의 블록도이다.
도 3은 도 2에서 전압 분배부의 제1실시예를 나타낸 회로도이다.
도 4는 도 2에서 전압 분배부의 제2실시예를 나타낸 회로도이다.
도 5는 본 발명의 다른 실시예에 의한 2단 축차근사형 아날로그/디지탈 변환기의 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일실시예에 의한 축차근사형 아날로그/디지탈 변환기의 블록도로서 이에 도시한 바와 같이, 프리앰프부(210), 양자화기(220), SAR 제어부(230) 및 디지털(D)/아날로그(A) 변환부(240)를 포함한다.
프리앰프부(210)는 정극성입력전압(VIP)과 부극성입력전압(VIN)을 차동증폭하는 모스트랜지스터(M1),(M2)를 포함한다.
D/A 변환부(240)는 상기 프리앰프부(210)의 모스트랜지스터(N채널 MOS 트랜지스터)(M1),(M2)와 연계하여 전압분배부(241)의 출력전압을 차동증폭하는 모스트랜지스터(N채널 MOS 트랜지스터)(M3),(M4)를 포함한다.
정극성입력전압(VIP)이 +0.6V, 부극성입력전압(VIN)이 -0.6V이고, 최대 스윙전압(VFS)이 ±2V인 경우를 예로하여 A/D 변환과정을 설명하면 다음과 같다.
먼저, SAR 제어부(230)는 전압분배부(241)로 하여금 모스트랜지스터(M4)의 게이트에 0V의 정극성디에이전압(DAP)을 공급하고, 모스트랜지스터(M3)의 게이트에도 0V의 부극성디에이전압(DAN)을 공급하도록 분배전압선택신호를 출력한다. 이에 따라, D/A 변환부(240)의 모스트랜지스터(M3),(M4)는 프리앰프부(210)의 모스트랜지스터(M1),(M2)에 아무런 영향을 주지 않게 된다. 따라서, 상기 모스트랜지스터(M1),(M2)의 드레인을 통해 각기 출력되는 출력전류(
Figure 112010086297311-pat00009
),(
Figure 112010086297311-pat00010
)는 오직 +0.6V의 정극성입력전압(VIP)과 -0.6V의 부극성입력전압(VIN)의 차동증폭에 의해 생성된다. 이때, 양자화기(220)는 상기 출력전류(
Figure 112010086297311-pat00011
),(
Figure 112010086297311-pat00012
)를 비교하여 로직 1(하이)를 출력하거나 로직 0(로우)를 출력하게 되는데, 이와 같은 경우 출력전류(
Figure 112010086297311-pat00013
)가 출력전류(
Figure 112010086297311-pat00014
)보다 크므로 '1'을 출력하게 된다. 상기 양자화기(220)는 비교기를 포함한다.
SAR 제어부(230)는 상기 양자화기(220)에서 출력되는 '1'을 근거로 상기 정극성입력전압(VIP)이 부극성입력전압(VIN)보다 크다는 것을 인식하여 상기 전압분배부(241)로 하여금 모스트랜지스터(M4)의 게이트에 상기 스윙전압(VFS)의 절반인 +1V의 정극성디에이전압(DAP)을 공급하고, 모스트랜지스터(M3)의 게이트에는 -1V의 부극성디에이전압(DAN)을 공급하도록 분배전압선택신호를 출력한다. 이에 따라, 상기 모스트랜지스터(M1),(M2)가 상기 +0.6V의 정극성입력전압(VIP)과 -0.6V의 부극성입력전압(VIN)의 차동증폭하는 것과 연계하여 상기 모스트랜지스터(M3),(M4)가 상기 전압분배부(241)로부터 출력되는 +1V,-1V를 차동증폭한다. 이때, 출력전류
Figure 112010086297311-pat00015
= (VIP + DAN) * gm이고, 출력전류
Figure 112010086297311-pat00016
= (VIN + DAN) * gm 이므로, 출력전류
Figure 112010086297311-pat00017
가 출력전류
Figure 112010086297311-pat00018
보다 크게 된다. 이에 따라, 상기 양자화기(220)는 '0'을 출력한다.
SAR 제어부(230)는 상기 양자화기(220)에서 출력되는 '0'을 근거로 현재 상기 전압분배부(241)에서 출력되는 +1V의 정극성디에이전압(DAP)과 -1V의 부극성디에이전압(DAN)은 목표전압에서 많이 벗어난 전압이라고 판단하여 그의 절반(VFS/4 = ±0.5V)을 공급하도록 분배전압선택신호를 출력한다. 이에 따라, 상기 모스트랜지스터(M1),(M2)가 상기 +0.6V의 정극성입력전압(VIP)과 -0.6V의 부극성입력전압(VIN)의 차동증폭하는 것과 연계하여 상기 모스트랜지스터(M3),(M4)가 상기 전압분배부(241)로부터 출력되는 +0.5V,-0.5V를 차동증폭한다. 이때, 출력전류
Figure 112010086297311-pat00019
,
Figure 112010086297311-pat00020
는 상기와 같이 결정되므로 출력전류
Figure 112010086297311-pat00021
가 출력전류
Figure 112010086297311-pat00022
보다 작게 된다. 이에 따라 상기 양자화기(220)는 '1'을 출력한다.
SAR 제어부(230)는 상기 양자화기(220)에서 출력되는 '1'을 근거로 현재 상기 전압분배부(241)에서 출력되는 +0.5V의 정극성디에이전압(DAP)과 -0.5V의 부극성디에이전압(DAN)은 목표전압에 조금 미치지 못하는 전압이라고 판단하여 상기 VFS/8의 전압(±0.25V)이 추가로 공급하도록 분배전압선택신호를 출력한다. 이에 따라, 상기 모스트랜지스터(M1),(M2)가 상기 +0.6V의 정극성입력전압(VIP)과 -0.6V의 부극성입력전압(VIN)의 차동증폭하는 것과 연계하여 상기 모스트랜지스터(M3),(M4)가 상기 전압분배부(241)로부터 출력되는 +0.75V,-0.75V를 차동증폭한다. 이때, 출력전류
Figure 112010086297311-pat00023
,
Figure 112010086297311-pat00024
는 상기와 같이 결정되므로 출력전류
Figure 112010086297311-pat00025
가 출력전류
Figure 112010086297311-pat00026
보다 크게 된다. 이에 따라, 상기 양자화기(220)는 '0'을 출력한다.
SAR 제어부(230)는 상기 양자화기(220)에서 출력되는 '0'을 근거로 현재 상기 전압분배부(241)에서 출력되는 +0.75V의 정극성디에이전압(DAP)과 -0.75V의 부극성디에이전압(DAN)은 목표전압에 비하여 조금 벗어난 전압이라고 판단하여 상기 VFS/8보다 낮은 VFS/16 전압(0.125V)이 추가로 공급하도록 분배전압선택신호를 출력한다. 이에 따라, 상기 모스트랜지스터(M1),(M2)가 상기 +0.6V의 정극성입력전압(VIP)과 -0.6V의 부극성입력전압(VIN)의 차동증폭하는 것과 연계하여 상기 모스트랜지스터(M3),(M4)가 상기 전압분배부(241)로부터 출력되는 +0.625V,-0.625V를 차동증폭한다. 이때, 출력전류
Figure 112010086297311-pat00027
,
Figure 112010086297311-pat00028
는 상기와 같이 결정되므로 출력전류
Figure 112010086297311-pat00029
가 출력전류
Figure 112010086297311-pat00030
보다 크게 된다. 이에 따라 상기 양자화기(220)는 '0'을 출력한다.
이후에도 상기와 같은 동작을 반복 수행하여 그에 따른 A/D변환코드(10100...)를 출력하게 된다.
상기 SAR 제어부(230)는 포인터, 로직부 및 레지스터를 포함한다. 포인터는 현재 A/D 변환할 비트를 지정한다. 로직부는 상기 양자화기(220)의 출력값을 근거로 레지스터를 통해 상기와 같이 분배전압선택신호를 출력한다.
도 3은 상기 전압분배부(241)의 제1실시예를 나타낸 저항 스트링 구조이다. 도 3을 참조하면, 정극성단자(VH)와 부극성단자(VL)의 사이에 다수개의 저항(R)이 직렬접속되고, 상기 저항(R)들의 접속점과 부극성디에이전압(DAN)의 단자 사이에 스위치(SN1-SNN)가 병렬접속되고, 상기 저항(R)들의 접속점과 정극성디에이전압(DAP)의 단자 사이에는 스위치(SPN-SP1)가 병렬접속된다.
따라서, 상기 저항(R)들의 접속점과 부극성디에이전압(DAN)의 단자 사이에 병렬접속된 스위치(SN1-SNN)와, 상기 저항(R)들의 접속점과 정극성디에이전압(DAP)의 단자 사이에 병렬접속된 스위치(SPN-SP1)는 엇갈린 대칭구조가 된다. 이렇게 엇갈린 대칭구조의 스위치들이 한 쌍씩 동시에 턴온되어 그에 따른 반대극성의 전압들이 출력된다. 예를 들어, 상기 스위치(SN1)가 턴온될 때 스위치(SP1)가 턴온된다.
도 4는 상기 전압분배부(241)의 제2실시예를 나타낸 R-2R 사다리(ladder) 구조이다. 도 4를 참조하면, 저항(R) 열의 일측 단자에 정극성디에이전압(DAP)의 단자가 접속되고 이들의 접속점에 저항(2R)들의 일측 단자가 접속되며, 상기 저항(2R)들의 타측 단자는 스위치(SPN-SP1)를 통해 정극성단자(VH)나 부극성단자(VL)에 선택적으로 연결된다. 상기 스위치(SPN-SP1)는 출력하고자 하는 정극성디에이전압(DAP)에 따라 적어도 하나 이상이 턴온된다.
이와 마찬가지로, 저항(R) 열의 일측 단자에 부극성디에이전압(DAN)의 단자가 접속되고 이들의 접속점에 저항(2R)들의 일측 단자가 접속되며, 상기 저항(2R)들의 타측 단자는 스위치(SN1-SNN)를 통해 정극성단자(VH)와 부극성단자(VL)에 선택적으로 연결된다. 상기 스위치(SN1-SNN) 또한 출력하고자 하는 부극성디에이전압(DAN)에 따라 적어도 하나 이상이 턴온된다.
그런데, 상기 도 2와 같은 축차근사형 A/D 변환기(200)는 입력 스윙폭을 충분히 넓게 커버하지 못하는 부족함이 있는데, 이를 개선하기 위한 본 발명의 다른 실시예를 도 5에 나타내었다.
즉, 본 발명의 다른 실시예에 따른 2단 축차근사형 A/D 변환기는 도 5에서와 같이, 축차근사형 A/D 변환기(200)의 전단에 코스 A/D 변환기(coarse ADC)(300)를 추가하여 A/D 변환기를 2단으로 구성하였다. 상기 코스 A/D 변환기(300)는 코스 양자화기(310), 코스 D/A 변환부(R-DAC)(320), 제1,2샘플링 캐패시터(Csp),(Csn) 및 스위치(SW41-SW44)를 포함한다.
정극성입력전압(VIP)이 +0.9V, 부극성입력전압(VIN)이 0.1V이고, 코스 D/A 변환부(320)로부터 제1,2샘플링 캐패시터(Csp),(Csn)의 내측단자에 0.5V가 공급되고 있으며, 최대 스윙전압(VFS)이 1V이고, 코스 양자화기(310)의 출력비트수가 2 bit인 경우를 예로하여 본 발명의 다른 실시예에 의한 A/D 변환과정을 설명하면 다음과 같다.
A/D 변환을 위한 1 주기 중에서 전반의 반주기 동안 스위치(SW41-SW42)는 턴온된다. 이때, 코스 양자화기(310)는 정극성입력전압(VIP)을 체크하여 축차근사형 A/D 변환기(200)의 스윙 범위를 벗어나는 입력전압을 처리하기 위한 비트값을 출력한다. 예를 들어, 상기와 같은 조건에서 상기 정극성입력전압(VIP)이 0V~0.25V이면 '00'을 출력하고, 0.25~0.5V이면, '01'을 출력하고,0.5~0.75V이면 '10'을 출력하고, 0.75V~1.0V이면 '11'을 출력한다.
그런데, 상기 정극성입력전압(VIP)이 0.9V로 입력되고 있으므로, 이때 상기 코스 양자화기(310)는 '11'을 출력하게 된다. 이에 대하여, 코스 D/A 변환부(320)는 상기 코스 양자화기(310)에서 출력되는 '11'을 근거로 상기 제1샘플링 캐패시터(Csp)의 내측단자에 0.25V를 공급하고 제2샘플링 캐패시터(Csn)의 내측단자에는 0.75V를 공급한다.
이후, 상기 A/D 변환을 위한 1 주기 중에서 후반의 반주기 동안 스위치(SW41),(SW42)는 턴오프되고, 스위치(SW43),(SW44)는 계속 턴온 상태를 유지하여 상기 정극성입력전압(VIP)과 부극성입력전압(VIN)이 축차근사형 A/D 변환기(200)에 공급된다.
그런데, 상기 설명에서와 같이 코스 D/A 변환부(320)로부터 상기 제1,2샘플링 캐패시터(Csp),(Csn)의 내측단자에 0.25V,0.75V가 공급되고 있으므로, 축차근사형 A/D 변환기(200)에 공급되는 정극성입력전압(VIP)이 0.9V에서 0.25V 축소되어 0.65V로 공급되고, 부극성입력전압(VIN)이 0.1V에서 0.25V 축소되어 0.35V로 공급된다. 다시 말해서, 상기 축차근사형 A/D 변환기(200)에 공급되는 전압이 0.1~0.9V에서 중심전압(공통전압)을 기준으로 0.35~0.65V로 축소된 형태로 공급된다. 따라서, A/D변환 비트수로 볼 때 1bit 줄어든 결과가 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
200 : 축차근사형 A/D 변환기 210 : 프리앰프부
220 : 양자화기 230 : SAR 제어부
240 : D/A 변환부 241 : 전압분배부
300 : 코스 A/D 변환기 500 : 2단 축차근사형 A/D 변환기

Claims (9)

  1. 정극성입력전압과 부극성입력전압을 차동증폭하여 그에 따른 출력전류(
    Figure 112012042688173-pat00031
    ),(
    Figure 112012042688173-pat00032
    )를 발생하는 프리앰프부;
    상기 출력전류(
    Figure 112012042688173-pat00033
    ),(
    Figure 112012042688173-pat00034
    )를 비교하여 그에 따른 비트값을 출력하는 양자화기;
    상기 양자화기의 출력 비트값에 따라 정극성디에이전압 및 부극성디에이전압을 선택하기 위한 분배전압선택신호를 출력하는 SAR 제어부;
    상기 SAR 제어부에서 출력되는 분배전압선택신호에 따라 정극성디에이전압 및 부극성디에이전압을 선택하고 이들을 차동증폭하여 상기 출력전류(
    Figure 112012042688173-pat00035
    ),(
    Figure 112012042688173-pat00036
    )를 변화시키는 D/A 변환부를 포함하여 구성한 것을 특징으로 하는 축차근사형 아날로그/디지탈 변환기.
  2. 제1항에 있어서, 프리앰프부는
    정극성디에이전압,부극성디에이전압을 차동증폭하는 제1,2 모스트랜지스터;
    일측이 전원단자에 공통접속되고 타측이 상기 제1,2 모스트랜지스터의 타측 단자에 각기 접속된 제1,2저항을 포함하여 구성한 것을 특징으로 하는 축차근사형 아날로그/디지탈 변환기.
  3. 제1항에 있어서, 양자화기는 비교기를 포함하여 구성된 것을 특징으로 하는 축차근사형 아날로그/디지탈 변환기.
  4. 제1항에 있어서, D/A변환부는
    직렬접속된 분배저항을 이용하여 분배전압선택신호에 따른 레벨의 정극성디에이전압 및 부극성디에이전압을 출력하는 전압분배부;
    상기 전압분배부에서 출력되는 정극성디에이전압 및 부극성디에이전압을 차동증폭하여 상기 출력전류(
    Figure 112010086297311-pat00037
    ),(
    Figure 112010086297311-pat00038
    )를 변화시키는 제3,4모스트랜지스터를 포함하여 구성된 것을 특징으로 하는 축차근사형 아날로그/디지탈 변환기.
  5. 제4항에 있어서, 전압분배부는 상기 분배전압선택신호에 따른 레벨의 정극성디에이전압 및 부극성디에이전압을 선택출력하기 위해 스위치를 더 포함하여 구성된 것을 특징으로 하는 축차근사형 아날로그/디지탈 변환기.
  6. 제4항에 있어서, 전압분배부는 상기 분배전압선택신호에 따른 레벨의 정극성디에이전압 및 부극성디에이전압을 선택출력하기 위해 멀티플렉서를 더 포함하여 구성된 것을 특징으로 하는 축차근사형 아날로그/디지탈 변환기.
  7. 정극성입력전압과 부극성입력전압을 체크하여 축차근사형 A/D 변환기의 스윙 범위를 벗어나는 입력전압을 처리하기 위한 비트값을 출력하는 코스 양자화기;
    상기 코스 양자화기의 출력 비트값을 근거로 상기 축차근사형 A/D 변환기의 입력전압의 범위를 축소시키기 위한 전압을 출력하는 코스 D/A 변환부;
    상기 코스 D/A 변환부에서 출력되는 전압을 이용하여 상기 축차근사형 A/D 변환기에 공급되는 상기 정극성입력전압과 부극성입력전압을 각각 해당 범위내로 축소시키는 제1,2샘플링 캐패시터로 구성된 코스 A/D 변환기를 상기 축차근사형 A/D 변환기의 전단에 구비한 것을 특징으로 하는 2단 축차근사형 아날로그/디지탈 변환기.
  8. 제7항에 있어서, 축차근사형 A/D 변환기는
    상기 정극성입력전압과 부극성입력전압을 차동증폭하여 그에 따른 출력전류(
    Figure 112012042688173-pat00039
    ),(
    Figure 112012042688173-pat00040
    )를 발생하는 프리앰프부;
    상기 출력전류(
    Figure 112012042688173-pat00041
    ),(
    Figure 112012042688173-pat00042
    )를 비교하여 그에 따른 비트값을 출력하는 양자화기;
    상기 양자화기의 출력 비트값에 따라 정극성디에이전압 및 부극성디에이전압을 선택하기 위한 분배전압선택신호를 출력하는 SAR 제어부;
    상기 SAR 제어부에서 출력되는 분배전압선택신호에 따라 정극성디에이전압 및 부극성디에이전압을 선택하고 이들을 차동증폭하여 상기 출력전류(
    Figure 112012042688173-pat00043
    ),(
    Figure 112012042688173-pat00044
    )를 변화시키는 D/A 변환부를 구비하고, 상기 코스 A/D 변환기의 후단에 설치되는 것을 특징으로 하는 2단 축차근사형 아날로그/디지탈 변환기.
  9. 제7항에 있어서, 코스 양자화기는 정극성입력전압과 부극성입력전압을 선택적으로 입력받기 위한 스위치를 더 포함하는 것을 특징으로 하는 2단 축차근사형 아날로그/디지탈 변환기.
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