JPH0884075A

JPH0884075A - 半導体集積回路、及びａ／ｄ変換回路

Info

Publication number: JPH0884075A
Application number: JP24465194A
Authority: JP
Inventors: Yoshihiko Takegawa; 芳彦武川; Atsuo Masumura; 温夫増村; Toru Kobayashi; 亨小林; Tatsuji Yoshida; 達司吉田
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1994-09-13
Filing date: 1994-09-13
Publication date: 1996-03-26

Abstract

(57)【要約】【目的】本発明の目的は、アナログスイッチ切換え時
のノイズ低減を図る。【構成】ｎチャンネル型ＭＯＳトランジスタよりも、
それに並列接続されたｐチャンネル型ＭＯＳトランジス
タのほうが後に動作される高電圧用スイッチＳＡ１，Ｓ
Ｂ２，ＳＣ２と、ｐチャンネル型ＭＯＳトランジスタよ
りも、それに並列接続されたｎチャンネル型ＭＯＳトラ
ンジスタのほうが後に動作される低電圧用スイッチＳＡ
２，ＳＢ１，ＳＣ１とを、取扱う信号レベルに応じて使
分ける。高電圧用スイッチでは、ｐチャンネル型ＭＯＳ
トランジスタが安定にオンされている期間内にｎチャン
ネル型ＭＯＳトランジスタをオフさせ、また、低電圧用
スイッチでは、ｎチャンネル型ＭＯＳトランジスタが安
定にオンされている期間内にｐチャンネル型ＭＯＳトラ
ンジスタをオフさせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するためのＡ／Ｄ（アナログ／ディジタ
ル）変換回路、さらにはそれに含まれるアナログ部で発
生するスイッチングノイズの低減化技術に関するもの
で、例えば２分割逐次比較方式のＡ／Ｄ変換回路に適用
して有効な技術に関する。

【０００２】

【従来の技術】Ａ／Ｄ変換器は、ディジタル信号をアナ
ログ信号に変換するためのＤ／Ａブロック部、このＤ／
Ａブロック部の変換出力と外部からの入力アナログ電圧
とを比較するための比較回路、この比較回路の出力信号
に応じて比較データレジスタの記憶内容を書換えるため
の制御回路、比較データレジスタの記憶内容に応じてス
イッチの動作を制御するためのスイッチコントローラな
どを含む。Ｄ／Ａブロック部は、複数の抵抗が直列接続
されて成る直列抵抗回路と、この複数の抵抗の直列接続
ノードを選択することによって、当該選択ノードの電位
を比較回路の一方の入力端子に伝達するためのスイッチ
とを含む。上記直列抵抗回路の電源端子には、接地ノー
ドの電位を基準とする所定の基準電圧が印加される。比
較データレジスタの記憶内容に応じてスイッチが選択的
にオンされることによって、Ｄ／Ａブロック部から出力
された電圧と、外部から入力アナログ電圧とが比較さ
れ、その比較結果に応じて比較レジスタの記憶内容が更
新される。このような動作は、Ｄ／Ａブロック部の出力
電圧と外部からの入力アナログ電圧とが等しくなるまで
繰返される。そして、上記出力電圧と外部からの入力ア
ナログ電圧とが等しくなった場合、比較レジスタの記憶
内容は、外部からの入力アナログ電圧のＡ／Ｄ変換値と
して利用される。

【０００３】尚、Ａ／Ｄ変換技術について記載された文
献の例としては、昭和５９年１１月３０日に株式会社オ
ーム社から発行された「ＬＳＩハンドブック（第６３０
頁〜）」がある。

【０００４】

【発明が解決しようとする課題】従来の逐次比較方式の
Ａ／Ｄ変換回路においては、アナログスイッチの切換え
時にノイズが発生し易く、そのようなノイズが発生した
場合には、Ａ／Ｄ変換結果に誤差を生ずる虞がある。そ
れについて本発明者が検討したところ、高電圧側のアナ
ログスイッチ、及び低電圧側のアナログスイッチに、同
一構成のものを適用しており、それが、スイッチ切換え
時のノイズ発生の原因であることが、見いだされた。

【０００５】本発明の目的は、アナログスイッチの切換
え時に生ずるノイズを低減することにある。また、本発
明の別の目的は、Ａ／Ｄ変換誤差を低減することにあ
る。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、ｎチャンネル型電界効果トラン
ジスタよりも、それに並列接続されたｐチャンネル型電
界効果トランジスタのほうが後に動作される第１アナロ
グスイッチと、ｐチャンネル型電界効果トランジスタよ
りも、それに並列接続されたｎチャンネル型電界効果ト
ランジスタのほうが後に動作される第２アナログスイッ
チとを含んで、半導体集積回路が構成されるとき、高電
位側電源に近いレベルの信号を取扱うスイッチとして上
記第１アナログスイッチを適用し、低電位側電源に近い
レベルの信号を取扱うスイッチとして上記第２アナログ
スイッチを適用する。

【０００９】また、ｎチャンネル型電界効果トランジス
タよりも、それに並列接続されたｐチャンネル型電界効
果トランジスタのほうが後に動作される第１アナログス
イッチと、ｐチャンネル型電界効果トランジスタより
も、それに並列接続されたｎチャンネル型電界効果トラ
ンジスタのほうが後に動作される第２アナログスイッチ
とを含んで、Ａ／Ｄ変換回路が構成されるとき、高電位
側電源に近いレベルの信号を取扱うスイッチとして上記
第１アナログスイッチを適用し、低電位側電源に近いレ
ベルの信号を取扱うスイッチとして上記第２アナログス
イッチを適用する。

【００１０】

【作用】上記した手段によれば、アナログスイッチの入
力端子に印加される信号レベルが高電位側電源に近い場
合、ｎチャンネル型電界効果トランジスタよりもｐチャ
ンネル型電界効果トランジスタのほうが後に動作され
る。このことが、ｐチャンネル型ＭＯＳトランジスタが
安定にオンされている期間内にｎチャンネル型ＭＯＳト
ランジスタをオフさせ、状態切換え時のノイズ低減を達
成する。

【００１１】また、アナログスイッチの入力端子に印加
される信号レベルが低電位側電源に近い場合、ｐチャン
ネル型電界効果トランジスタよりもｎチャンネル型電界
効果トランジスタのほうが後に動作される。このこと
が、ｎチャンネル型ＭＯＳトランジスタが安定にオンさ
れている期間内にｐチャンネル型ＭＯＳトランジスタを
オフさせ、状態切換え時のノイズ低減を達成する。

【００１２】

【実施例】図２には本発明の一実施例であるＡ／Ｄ変換
回路が示される。

【００１３】図２に示されるＡ／Ｄ変換回路は、特に制
限されないが、８ビット精度の２分割逐次比較方式のＡ
／Ｄ変換回路とされ、公知の半導体集積回路製造技術に
より、単結晶シリコン基板などの一つの半導体基板に形
成されている。

【００１４】図２に示されるように、このＡ／Ｄ変換回
路は、Ｄ／Ａブロック部２４、比較部２１、制御部２
２、逐次比較レジスタ２３とを含む。

【００１５】制御部２２からの信号によって逐次比較レ
ジスタ２３の最上位ビット（第８ビット）に、”１”が
セットされる。このセット情報に応じてＤ／Ａブロック
部２４から出力電圧Ｖｏが得られる。この出力電圧Ｖｏ
と、アナログ入力電圧Ｖｉとが比較部２１で比較され
る。この比較において、Ｖｏ＜Ｖｉの場合、制御部２２
では、逐次比較レジスタ２３の最上位ビットを”１”に
保ったまま、次のビット（第７ビット）が、”１”にセ
ットされる。それに応じてＤ／Ａブロック部２４の出力
電圧Ｖｏが上昇され、再び比較部２１で、出力電圧Ｖｏ
と入力電圧Ｖｉとの比較が行われる。この比較におい
て、Ｖｏ＞Ｖｉとなった場合には、逐次比較レジスタ２
３の第７ビットが、”０”に戻され、今度は第６ビット
が、”１”にセットされ、その場合のＤ／Ａブロック部
２４の出力電圧Ｖｏとアナログ入力電圧Ｖｉとの比較が
行われる。そして、Ｖｏ＝Ｖｉとなった場合に、逐次比
較レジスタ２３から、アナログ入力電圧Ｖｉに対応する
ディジタル出力が得られる。

【００１６】図１には上記Ｄ／Ａブロック部２４と、比
較部２１との詳細な構成例が示される。

【００１７】上記Ｄ／Ａブロック部２４は次のように構
成される。

【００１８】複数の抵抗素子Ｒ４，Ｒが直列接続されて
成る直列抵抗回路２１０が形成され、この直列抵抗回路
２１０の一端は高電位側電源Ｖｃｃに結合され、他端は
低電位側電源Ｖｓｓに結合される。そのような電圧印加
により、直列抵抗回路２１０の電圧出力端子から抵抗分
圧比に応じたレベルの直流電圧が得られる。ただし、高
電位側電源Ｖｃｃに結合された電圧出力端子からの出力
電圧は、高電位側電源Ｖｃｃレベルとされる。直列抵抗
回路２１０における抵抗素子Ｒ４は、抵抗素子Ｒの４倍
の抵抗値を有する。

【００１９】上記直列抵抗回路２１０の電圧出力端子に
はスイッチ２１１〜２２８が結合され、このスイッチ２
１１〜２２８が選択的にオンされることによって、対応
する電圧出力端子の電圧が後段の比較部２１に伝達され
るようになっている。また、上記スイッチ２１１〜２２
８の動作制御は、図１に示される逐次比較レジスタ２３
の出力に基づいて行われるようになっている。

【００２０】上記比較部２１は次のように構成される。

【００２１】コンパレータ２３１が設けられ、このコン
パレータ２３１の反転入力端子（−）と出力端子とを短
絡可能にアナログスイッチＳＷ１が結合されている。こ
のアナログスイッチＳＷ１はクロック信号Ｔ２によって
動作制御される。クロックＴ２がローレベルのとき、ア
ナログスイッチＳＷ１がオフされて、比較動作が行われ
る。また、このコンパレータ２３１の反転入力端子に
は、キャパシタＣ４を介して低電位側電源Ｖｓｓに結合
され、非反転入力端子（＋）は低電位側電源Ｖｓｓに結
合されている。さらに、上記直列抵抗回路２１０からの
出力電圧を取込むためにアナログスイッチＳＡ１，ＳＡ
２，ＳＢ１，ＳＢ２が設けられ、Ａ／Ｄ変換の対象とさ
れるアナログ信号を取込むためのアナログスイッチＳＣ
１，ＳＣ２が設けられている。アナログスイッチＳＡ１
は、キャパシタＣ１と、Ｄ／Ａブロック部２４における
スイッチ２２１〜２２４との間に設けられている。アナ
ログスイッチＳＡ２は、キャパシタＣ１と、Ｄ／Ａブロ
ック部２４におけるスイッチ２２５〜２２８との間に設
けられている。アナログスイッチＳＢ１は、キャパシタ
Ｃ２と、Ｄ／Ａブロック部２４におけるスイッチ２１５
〜２１８との間に設けられている。スイッチＳＢ２は、
キャパシタＣ２と、Ｄ／Ａブロック部２４におけるスイ
ッチ２１１〜２１４との間に設けられている。上記アナ
ログスイッチＳＡ１，ＳＢ１，ＳＣ１は、クロック信号
Ｔ１によって動作制御される。また、アナログスイッチ
ＳＡ２，ＳＢ２，ＳＣ２，ＳＷ１は、クロック信号Ｔ２
によって動作制御される。キャパシタＣ１，Ｃ３，Ｃ４
の静電容量をＣとするとき、キャパシタＣ２は、Ｃ／１
６とされる。

【００２２】Ａ／Ｄ変換動作について説明する。

【００２３】図１におけるスイッチ２１１〜２１８、２
２１〜２２８の状態は、変換開始時の状態とされる。

【００２４】クロック信号Ｔ１，Ｔ２は相補的な信号で
あり、一方がハイレベル（論理”１”に等しい）のと
き、他方はローレベル（論理”０”に等しい）となって
いる。動作的には、４ビットずつに分割して変換が行わ
れる。直列抵抗回路２１０は上下の４ビットに共通に使
用され、キャパシタで１／１６に重みづけが行われるよ
うになっている。つまり、アナログスイッチＳＡ１，Ｓ
Ａ２の制御により、上位４ビットについてのＡ／Ｄ変換
が行われ、アナログスイッチＳＢ１，ＳＢ２の制御によ
り下位４ビットについてのＡ／Ｄ変換が行われる。下位
側は、上位側のキャパシタＣ１に対して、Ｃ２＝Ｃ１／
１６に重み付けがなされることによって、上位側と区別
される。

【００２５】Ａ／Ｄ変換は、先ず、上位４ビットについ
ての変換が行われる。このとき、図１に示されるよう
に、スイッチ２１４，２１５がオン状態とされることに
よって、下位側のキャパシタＣ２に出入する電荷が０と
される。

【００２６】スイッチ２２２，２２５がオンされること
によって、Ｄ／Ａブロック部２４の出力電圧Ｖｏ１が、
（８／１６）Ｖｃｃとなる。

【００２７】クロック信号Ｔ２が、”１”のとき、アナ
ログスイッチＳＡ２，ＳＢ２，ＳＣ２，ＳＷ１がオンさ
れ、キャパシタＣ１，Ｃ３には、（４／１６）Ｖｃｃが
充電される。

【００２８】クロック信号Ｔ１が、”１”にされると、
キャパシタＣ１，Ｃ３の入力電圧が変り、電荷の充放電
が行われる。Ｃ１＝Ｃ３＝Ｃであるので、アナログ入力
電圧Ｖｉが（８／１６）Ｖｃｃより小さければ、コンパ
レータ２３１の出力電圧ＯＵＴは、ＯＵＴ＞０となる。
このとき、逐次比較レジスタ２３の最上位ビットが、”
１”にセットされる。

【００２９】しかし、アナログ入力電圧Ｖｉが出力電圧
Ｖｏ１より大きければ、スイッチ２２１がオンされ、ま
た、アナログ入力電圧Ｖｉが出力電圧Ｖｏ１より小さけ
れば、スイッチ２２３ががオンされる。この場合、出力
電圧Ｖｏ１は、（１２／１６）Ｖｃｃ、又は（４／１
６）Ｖｃｃとなる。以下同様にして第２ビットが決定さ
れる。

【００３０】上記のように第１ビット、第２ビットが決
定された後、次の第３ビット、第４ビットの変換が行わ
れる。この変換には、Ｄ／Ａブロック部２４のスイッチ
２２８〜２２５が使用される。抵抗直列回路２１０の下
から４個目までの抵抗の値をＲとするとき、上の４個の
抵抗の値は４Ｒとされる。従って、スイッチ２２８〜２
２５を切換えることによって、出力電圧Ｖｏ１の変化
は、（１／１６）Ｖｃｃずつ４ステップ分であり、それ
によって第３ビット、第４ビットを決定することができ
る。

【００３１】尚、下位側４ビット（第５ビット〜第８ビ
ット）の変換には、直列抵抗回路２１のスイッチ２１１
〜２１８が使用される。この変換手順は、上記した第１
ビット〜第４ビットについての変換と同様であるので、
その説明を省略する。

【００３２】次に、上記アナログスイッチの詳細な構成
について説明する。

【００３３】図１に示されるアナログスイッチＳＡ１，
ＳＢ２，ＳＣ２などのように、高電位側電源Ｖｃｃに近
いレベルの信号を取扱うための高電圧用アナログスイッ
チ、及びアナログスイッチＳＡ２，ＳＢ１，ＳＣ１など
のように、低電位側電源Ｖｓｓに近いレベルの信号を取
扱うための低電圧用アナログスイッチとして、同一構成
のものを適用した場合には、アナログスイッチの状態切
換え時にノイズが発生する。本発明者の検討によれば、
このノイズは、アナログスイッチがオン状態からオフ状
態に切換えられるときに発生することが明らかとされ、
本実施例では、以下のように高電圧用、低電圧用とし
て、互いに異なる構成のスイッチを適用することによ
り、スイッチの状態切換え時のノイズの低減を図ってい
る。

【００３４】図３には高電圧用アナログスイッチの構成
例が示される。

【００３５】ｐチャンネル型ＭＯＳトランジスタ３１と
ｎチャンネル型ＭＯＳトランジスタ３２とが互いに並列
接続されており、クロック端子３３から入力されたクロ
ックがｎチャンネル型ＭＯＳトランジスタ３２のゲート
電極に入力され、また、インバータ３２により反転され
てからｐチャンネル型ＭＯＳトランジスタ３１のゲート
電極に入力される。ｐチャンネル型ＭＯＳトランジスタ
３１、ｎチャンネル型ＭＯＳトランジスタ３２のソース
電極は、信号を取込むための入力端子３４に結合され
る。また、ｐチャンネル型ＭＯＳトランジスタ３１のド
レイン電極とｎチャンネル型ＭＯＳトランジスタ３２の
ドレイン電極は、信号を出力するための出力端子３５に
結合されている。

【００３６】入力端子３３に高電圧が印加されるのを前
提として、クロック端子３３の論理がハイレベルの場合
に、ｐチャンネル型ＭＯＳトランジスタ３１、及びｎチ
ャンネル型ＭＯＳトランジスタ３２の双方がオン状態と
されるが、安定状態であるＭＯＳトランジスタは、ＭＯ
Ｓトランジスタのオン条件である、ＶＧＳ−Ｖｔｈ＞０より、ｐチャンネル型ＭＯＳトランジスタ３１である。
ＶＧＳはゲート・ソース間電圧、Ｖｔｈはしきい値電圧
である。このことから、ｐチャンネル型ＭＯＳトランジ
スタ３１がオン状態の期間内（安定状態）に、ｎチャン
ネル型ＭＯＳトランジスタ３１をオフするようにすれ
ば、寄生容量ＣＧＤの影響を抑えることができる。図３
に示される構成では、クロック端子３３からＭＯＳトラ
ンジスタのゲート電極までのクロック信号遅延に着目し
た場合、ｎチャンネル型ＭＯＳトランジスタ３２より
も、インバータ３６を経由する分だけ、ｐチャンネル型
ＭＯＳトランジスタ３１のゲート電極への信号伝達が遅
れる。つまり、図３に示される構成によれば、ｎチャン
ネル型ＭＯＳトランジスタ３２に比べてｐチャンネル型
ＭＯＳトランジスタ３１が後に動作するようになり、ｐ
チャンネル型ＭＯＳトランジスタ３１がオン状態の期間
内（安定状態）に、ｎチャンネル型ＭＯＳトランジスタ
３１をオフすることができるので、高電位側電源Ｖｃｃ
に近いレベルの信号を取扱うための高電圧用アナログス
イッチとして、状態切換え時のノイズの少ないものが実
現できる。

【００３７】図４には低電圧用アナログスイッチの構成
例が示される。

【００３８】ｐチャンネル型ＭＯＳトランジスタ４１と
ｎチャンネル型ＭＯＳトランジスタ４２とが互いに並列
接続されており、クロック端子４３から入力されたクロ
ックが、インバータ４６，４７を介して、ｎチャンネル
型ＭＯＳトランジスタ４２のゲート電極に入力され、ま
た、インバータ４６を介して、ｐチャンネル型ＭＯＳト
ランジスタ４１のゲート電極に入力される。ｐチャンネ
ル型ＭＯＳトランジスタ４１、ｎチャンネル型ＭＯＳト
ランジスタ４２のソース電極は、信号を取込むための入
力端子４４に結合される。また、ｐチャンネル型ＭＯＳ
トランジスタ４１のドレイン電極とｎチャンネル型ＭＯ
Ｓトランジスタ４２のドレイン電極は、信号を出力する
ための出力端子４５に結合されている。

【００３９】入力端子４４に低電圧が印加されるのを前
提として、クロック端子４３の論理がハイレベルの場合
に、ｐチャンネル型ＭＯＳトランジスタ４１、及びｎチ
ャンネル型ＭＯＳトランジスタ４２の双方がオン状態と
されるが、安定状態であるＭＯＳトランジスタは、ＭＯ
Ｓトランジスタのオン条件である、ＶＧＳ−Ｖｔｈ＞０から、ｎチャンネル型ＭＯＳトランジスタ４２である。
このことから、ｎチャンネル型ＭＯＳトランジスタ４２
がオン状態の期間内（安定状態）に、ｐチャンネル型Ｍ
ＯＳトランジスタ４１をオフするようにすれば、寄生容
量ＣＧＤの影響を抑えることができる。図４に示される
構成では、クロック端子４３からＭＯＳトランジスタの
ゲート電極までのクロック信号遅延に着目した場合、イ
ンバータ４７の存在により、ｎチャンネル型ＭＯＳトラ
ンジスタ４２のほうがｐチャンネル型ＭＯＳトランジス
タ４１よりも後に動作する。それにより、ｎチャンネル
型ＭＯＳトランジスタ４２がオン状態の期間内（安定状
態）に、ｐチャンネル型ＭＯＳトランジスタ４１をオフ
することができるので、低電位側電源Ｖｓｓに近いレベ
ルの信号を取扱うための低電圧用アナログスイッチとし
て、状態切換えの際のノイズの少ないものが実現でき
る。

【００４０】次に、本発明者によって行われたシミュレ
ーション結果について説明する。

【００４１】図５〜図１０にはクロック信号ＣＫと、ス
イッチ出力端子（ＯＵＴ）電圧波形との関係が示され
る。

【００４２】説明の便宜上、図３に示される高電圧用ア
ナログスイッチをＡタイプとし、図４に示される低電圧
用アナログスイッチをＢタイプとしている。

【００４３】図５、図６に示される特性波形は、アナロ
グスイッチの入力端子に、０．１６Ｖを印加した場合で
ある。図５のＡタイプ（高電圧用）の場合、スイッチの
状態変化による電圧差は、２．３２Ｖであるのに対し
て、図６のＢタイプ（低電圧用）の場合、電圧差は、わ
ずか０．３６７Ｖである。

【００４４】図７、図８に示される特性波形は、アナロ
グスイッチの入力端子に、５．３４Ｖを印加した場合で
ある。図７のＡタイプの（高電圧用）の場合、スイッチ
の状態変化による電圧差は、０．６３Ｖであるのに対し
て、図８のＢタイプ（低電圧用）の場合、電圧差は、
１．５２Ｖである。

【００４５】図９、図１０に示される特性波形は、アナ
ログスイッチの入力端子に、２．５０Ｖを印加した場合
である。図９のＡタイプの（高電圧用）の場合、スイッ
チの状態変化による電圧差は、１．０９Ｖであるのに対
して、図１０のＢタイプ（低電圧用）の場合、電圧差
は、０．５９Ｖである。

【００４６】図１１には、以上のシミュレーション結果
の一覧が示される。

【００４７】アナログスイッチの状態切換えの際の電圧
差はノイズとなるから、この電圧差は、可能な限り小さ
いほうが良い。図１１から明らかなように、入力（Ｉ
Ｎ）端子の電圧が５．３４Ｖのように、高い場合には、
ＢタイプよりもＡタイプのほうが電圧差が小さく、ノイ
ズの点で有利である。また、入力端子の電圧が０．１６
Ｖのように、低い場合には、ＡタイプよりもＢタイプの
ほうが電圧差が小さく、ノイズの点で有利である。

【００４８】以上のシミュレーション結果からも明らか
なように、高電圧側にはＡタイプ（図３の構成）を採用
し、低電圧側にはＢタイプ（図４の構成）を採用するこ
とによって、アナログスイッチの状態切換え時のノイズ
を低減することができ、それにより、Ａ／Ｄ変換結果の
誤差低減を図ることができる。

【００４９】上記実施例によれば、以下の作用効果を得
ることができる。

【００５０】（１）ｎチャンネル型ＭＯＳトランジスタ
３２よりも、それに並列接続されたｐチャンネル型ＭＯ
Ｓトランジスタ３１のほうが後に動作される高電圧用ア
ナログスイッチと、ｐチャンネル型ＭＯＳトランジスタ
４１よりも、それに並列接続されたｎチャンネル型ＭＯ
Ｓトランジスタ４２のほうが後に動作される低電圧用ア
ナログスイッチとが設けられる場合において、高電位側
電源Ｖｃｃに近いレベルの信号を取扱うスイッチとして
上記高電圧用アナログスイッチを適用し、低電位側電源
Ｖｓｓに近いレベルの信号を取扱うスイッチとして上記
低電圧用アナログスイッチを適用することにより、高電
圧用アナログスイッチにおいては、ｐチャンネル型ＭＯ
Ｓトランジスタが安定にオンされている期間内にｎチャ
ンネル型ＭＯＳトランジスタをオフさせ、また、低電圧
用アナログスイッチにおいては、ｎチャンネル型ＭＯＳ
トランジスタが安定にオンされている期間内にｐチャン
ネル型ＭＯＳトランジスタをオフさせることができるの
で、アナログ状態切換え時のノイズ発生を抑えることが
できる。

【００５１】（２）上記（１）の作用効果は、特にＡ／
Ｄ変換回路において、Ａ／Ｄ変換誤差を低減する上で有
効とされる。

【００５２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５３】例えば、上記実施例では、ｎチャンネル型
ＭＯＳトランジスタよりもｐチャンネル型ＭＯＳトラン
ジスタを後に動作させるための手段として、インバータ
３６を利用し、ｐチャンネル型ＭＯＳトランジスタより
もｎチャンネル型ＭＯＳトランジスタを後に動作させる
ための手段として、インバータ４７を利用したが、この
インバータの他に、若しくはインバータとともに、信号
遅延機能を有する適宜の素子を利用することができる。

【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である２分割
逐次比較方式のＡ／Ｄ変換回路に適用した場合について
説明したが、本発明はそれに限定されるものではなく、
他の方式のＡ／Ｄ変換回路、さらには各種半導体集積回
路に広く適用することができる。

【００５５】本発明は、少なくとも複数のアナログスイ
ッチを備えることを条件に適用することができる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５７】すなわち、アナログスイッチの入力端子に
印加される信号レベルが高電位側電源に近い場合におい
て、ｎチャンネル型電界効果トランジスタよりもｐチャ
ンネル型電界効果トランジスタが後に動作されることに
よって、ｐチャンネル型ＭＯＳトランジスタが安定にオ
ンされている期間内にｎチャンネル型ＭＯＳトランジス
タをオフさせることができ、また、アナログスイッチの
入力端子に印加される信号レベルが低電位側電源に近い
場合において、ｐチャンネル型電界効果トランジスタよ
りもｎチャンネル型電界効果トランジスタが後に動作さ
れることによって、ｎチャンネル型ＭＯＳトランジスタ
が安定にオンされている期間内にｐチャンネル型ＭＯＳ
トランジスタをオフさせることができるので、アナログ
スイッチの状態切換え時のノイズ低減を図ることができ
る。

【００５８】さらに、そのようなアナログスイッチが適
用されたＡ／Ｄ変換回路においては、アナログスイッチ
の状態切換えの際のノイズ低減により、Ａ／Ｄ変換誤差
の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＡ／Ｄ変換回路におけ
る主要部の構成例回路図である。

【図２】上記Ａ／Ｄ変換回路の全体的な構成例ブロック
図である。

【図３】上記Ａ／Ｄ変換回路に適用される高電圧用アナ
ログスイッチの構成例回路図である。

【図４】上記Ａ／Ｄ変換回路に適用される低電圧用アナ
ログスイッチの構成例回路図である。

【図５】上記アナログスイッチのシミュレーション結果
の特性図である。

【図６】上記アナログスイッチのシミュレーション結果
の特性図である。

【図７】上記アナログスイッチのシミュレーション結果
の特性図である。

【図８】上記アナログスイッチのシミュレーション結果
の特性図である。

【図９】上記アナログスイッチのシミュレーション結果
の特性図である。

【図１０】上記アナログスイッチのシミュレーション結
果の特性図である。

【図１１】上記アナログスイッチのシミュレーション結
果の説明図である。

【符号の説明】

２１比較部２２制御部２３逐次比較レジスタ２４Ｄ／Ａブロック部３１，４１ｐチャンネル型ＭＯＳトランジスタ３２，４２ｎチャンネル型ＭＯＳトランジスタ３６，４６，４７インバータ２１０直列抵抗回路２３１コンパレータＣ１，Ｃ２，Ｃ３，Ｃ４キャパシタＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２，ＳＣ１，ＳＣ２，Ｓ
Ｗ１アナログスイッチ

フロントページの続き (72)発明者小林亨東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者吉田達司東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】複数のスイッチを含む半導体集積回路に
おいて、上記スイッチは、ｎチャンネル型電界効果トランジスタ
よりも、それに並列接続されたｐチャンネル型電界効果
トランジスタのほうが後に動作される第１アナログスイ
ッチと、ｐチャンネル型電界効果トランジスタよりも、
それに並列接続されたｎチャンネル型電界効果トランジ
スタのほうが後に動作される第２アナログスイッチとを
含み、高電位側電源に近いレベルの信号を取扱うスイッチとし
て、上記第１アナログスイッチを適用し、低電位側電源
に近いレベルの信号を取扱うスイッチとして、上記第２
アナログスイッチを適用して成ることを特徴とする半導
体集積回路。
【請求項２】信号レベルの逐次比較のために所定のタ
イミングで動作制御される複数のスイッチを有し、入力
アナログ信号をディジタル信号に変換するためのＡ／Ｄ
変換回路において、上記スイッチは、ｎチャンネル型電界効果トランジスタ
よりも、それに並列接続されたｐチャンネル型電界効果
トランジスタのほうが後に動作される第１アナログスイ
ッチと、ｐチャンネル型電界効果トランジスタよりも、
それに並列接続されたｎチャンネル型電界効果トランジ
スタのほうが後に動作される第２アナログスイッチとを
含み、高電位側電源に近いレベルの信号を取扱うスイッチとし
て、上記第１アナログスイッチを適用し、低電位側電源
に近いレベルの信号を取扱うスイッチとして、上記第２
アナログスイッチを適用して成ることを特徴とするＡ／
Ｄ変換回路。
【請求項３】複数の抵抗素子が互いに直列接続して成
る直列抵抗回路における抵抗素子の端子電圧を選択的に
取出し可能なＤ／Ａブロック部と、このＤ／Ａブロック
部の出力電圧によって充電される第１キャパシタと、入
力アナログ信号によって充電される第２キャパシタと、
上記第１キャパシタ及び第２キャパシタの端子電位を比
較するためのコンパレータと、上記Ｄ／Ａブロック部と
第１キャパシタとの間、及び上記Ｄ／Ａブロック部と第
２キャパシタとの間に、それぞれ配置されたスイッチと
を有し、上記コンパレータの出力信号に基づいて上記入
力アナログ信号に対応するディジタル信号を得るための
Ａ／Ｄ変換回路において、上記スイッチは、ｎチャンネル型電界効果トランジスタ
よりも、それに並列接続されたｐチャンネル型電界効果
トランジスタのほうが後に動作される第１アナログスイ
ッチと、ｐチャンネル型電界効果トランジスタよりも、
それに並列接続されたｎチャンネル型電界効果トランジ
スタのほうが後に動作される第２アナログスイッチとを
含み、高電位側電源に近いレベルの信号を取扱うスイッチとし
て、上記第１アナログスイッチを適用し、低電位側電源
に近いレベルの信号を取扱うスイッチとして、上記第２
アナログスイッチを適用して成ることを特徴とするＡ／
Ｄ変換回路。