JP2577387B2 - 逐次比較型ａｄ変換器 - Google Patents
逐次比較型ａｄ変換器Info
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- converter
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、各種電子機器に用いられるAD変換器（アナ
ログ・デジタル変換器）に係り、特に集積回路化された
逐次比較型AD変換器に関する。
ログ・デジタル変換器）に係り、特に集積回路化された
逐次比較型AD変換器に関する。
（従来の技術） 一般に、逐次比較型AD変換器は、アナログ電圧入力を
サンプリングしている間に、逐次比較制御回路の逐次比
較制御デジタル出力を局部DA変換器に供給して局部アナ
ログ電圧を発生させ、前記保持したアナログ電圧を局部
アナログ電圧と電圧比較し、その大小関係に基いて前記
逐次比較制御回路のAD変換出力の各ビットの値を逐次決
定することによって逐次比較制御回路から複数ビットの
AD変換出力を得るものである。
サンプリングしている間に、逐次比較制御回路の逐次比
較制御デジタル出力を局部DA変換器に供給して局部アナ
ログ電圧を発生させ、前記保持したアナログ電圧を局部
アナログ電圧と電圧比較し、その大小関係に基いて前記
逐次比較制御回路のAD変換出力の各ビットの値を逐次決
定することによって逐次比較制御回路から複数ビットの
AD変換出力を得るものである。
第６図は、逐次比較型AD変換器の一例として３ビット
用のAD変換器を示している。即ち、C1,C2はそれぞれ基
準の容量値Ｃを有する容量、C3は容量値2Cを有する容
量、C4は容量値4Cを有する容量である。Ａは反転増幅
器、SWはスイッチ回路であり、これらは電圧比較器を形
成している。１はアナログ入力端、２は基準電圧端、３
は接地端、SL1〜SL4は逐次比較制御デジタル信号により
選択接続状態が制御される選択回路である。Ｂは逐次比
較制御回路であって、上記逐次比較制御デジタル信号を
逐次出力し、前記反転増幅器Ａの出力の論理レベルに基
いてAD変換出力の各ビット値を逐次決定する機能を有す
る。
用のAD変換器を示している。即ち、C1,C2はそれぞれ基
準の容量値Ｃを有する容量、C3は容量値2Cを有する容
量、C4は容量値4Cを有する容量である。Ａは反転増幅
器、SWはスイッチ回路であり、これらは電圧比較器を形
成している。１はアナログ入力端、２は基準電圧端、３
は接地端、SL1〜SL4は逐次比較制御デジタル信号により
選択接続状態が制御される選択回路である。Ｂは逐次比
較制御回路であって、上記逐次比較制御デジタル信号を
逐次出力し、前記反転増幅器Ａの出力の論理レベルに基
いてAD変換出力の各ビット値を逐次決定する機能を有す
る。
次に、上記逐次比較型AD変換器におけるAD変換動作を
説明する。先ず、サンプルモードでは、スイッチ回路SW
はオン状態、選択回路SL1〜SL4はそれぞれアナログ入力
端選択状態に制御される。このとき、反転増幅器Ａの入
力端ノードＮの電位は反転増幅器Ａの閾値電圧Vopにな
り、各容量C1〜C4に蓄えられる電荷QSは、アナログ入力
電圧をVainで表わすと QS＝（Vop−Vain）・8C ……（１） となる。次に、比較モードに移り、スイッチ回路SWはオ
フ状態、選択回路SL1〜SL3はそれぞれ接地端選択状態、
選択回路SL4は基準電圧VR端選択状態に制御される。こ
のとき、容量C1〜C3に蓄えられる電荷Q1、容量C4に蓄え
られる電荷Q2は、ノードＮの電位をV1で表わすと Q1＝（Ｃ＋Ｃ＋2C）V1 ……（２） Q2＝4C（V1−VR） ……（３） となる。ここで、ノードＮでは電荷保存則 QS＝Q1＋Q2 ……（４） が成立するので、上式（４）に前式（１），（２），
（３）を代入して が得られる。上式（５）において、 のときにはV1＞Vopとなるので、反転増幅器Ａの出力は
低レベルになり、 のときにはV1＜Vopとなるので、反転増幅器Ａの出力は
高レベルになる。逐次比較制御回路Ｂは、上記反転比較
器Ａの出力によってデジタル出力のうちのMSB（最大重
みビット）の値（“1"または“0"）が決まり、次の位の
ビットに対応する比較動作を行うための制御信号を前記
選択回路SL1〜SL4に供給する。このように、逐次比較制
御回路Ｂがある逐次比較制御信号を出力したのち反転比
較器の出力によってあるビットの値を決定するという動
作を所定回数（本例では３回）繰り返すことによって、
３ビットのAD変換出力が決定される。
説明する。先ず、サンプルモードでは、スイッチ回路SW
はオン状態、選択回路SL1〜SL4はそれぞれアナログ入力
端選択状態に制御される。このとき、反転増幅器Ａの入
力端ノードＮの電位は反転増幅器Ａの閾値電圧Vopにな
り、各容量C1〜C4に蓄えられる電荷QSは、アナログ入力
電圧をVainで表わすと QS＝（Vop−Vain）・8C ……（１） となる。次に、比較モードに移り、スイッチ回路SWはオ
フ状態、選択回路SL1〜SL3はそれぞれ接地端選択状態、
選択回路SL4は基準電圧VR端選択状態に制御される。こ
のとき、容量C1〜C3に蓄えられる電荷Q1、容量C4に蓄え
られる電荷Q2は、ノードＮの電位をV1で表わすと Q1＝（Ｃ＋Ｃ＋2C）V1 ……（２） Q2＝4C（V1−VR） ……（３） となる。ここで、ノードＮでは電荷保存則 QS＝Q1＋Q2 ……（４） が成立するので、上式（４）に前式（１），（２），
（３）を代入して が得られる。上式（５）において、 のときにはV1＞Vopとなるので、反転増幅器Ａの出力は
低レベルになり、 のときにはV1＜Vopとなるので、反転増幅器Ａの出力は
高レベルになる。逐次比較制御回路Ｂは、上記反転比較
器Ａの出力によってデジタル出力のうちのMSB（最大重
みビット）の値（“1"または“0"）が決まり、次の位の
ビットに対応する比較動作を行うための制御信号を前記
選択回路SL1〜SL4に供給する。このように、逐次比較制
御回路Ｂがある逐次比較制御信号を出力したのち反転比
較器の出力によってあるビットの値を決定するという動
作を所定回数（本例では３回）繰り返すことによって、
３ビットのAD変換出力が決定される。
ところで、上記したような逐次比較型AD変換器におい
て、高精度のAD変換を行うためには、比較モードのとき
にノードＮの電荷を保存する必要がある。この場合、ノ
ードＮに入力端が接続されている反転増幅器Ａは入力段
にMOSトランジスタを用いてそのゲートに入力信号を与
えるようにすれば、入力インピーダンスが非常に大きい
ので問題はないが、上記ノードＤに接続されているスイ
ッチ回路SWによる電荷のリークが問題となる。ここで、
上記スイッチ回路SWとして、たとえば第２図（ａ）に示
すようにＮチャネルトランジスタTN1とＰチャネルトラ
ンジスタTP1とが並列に接続され、それぞれのゲートに
相補的なスイッチ制御信号φ，が与えられるCMOSアナ
ログスイッチを用いた場合を考える。なお、このアナロ
グスイッチの等価回路を第２図（ｂ）に示している。CM
OSアナログスイッチは基本的にはスイッチで表すことが
できるが、このスイッチの他に寄生的にダイオードや容
量が付随している。図示するそれぞれ２個のDpおよびCp
は、ＰチャネルトランジスタTP1のソース接合（ソース
と基板もしくはウエル領域との間のPN接合）とドレイン
接合（ドレインと基板もしくはウエル領域との間のPN接
合）によって寄生的に発生するダイオードおよび容量で
ある。このＰチャネルトランジスタTP1が形成されてい
る基板もしくはウエル領域はＮ型の基板もしくはウエル
領域であり、一般にＮ型の基板もしくはウエル領域には
電源電位VDDが与えられているので、上記２個のダイオ
ードDpおよび容量Dpの一端はこの電源電圧VDDに接続さ
れている。さらに、図示するそれぞれ２個のＤNおよび
ＣNは、ＮチャネルトランジスタTN1のソース接合（ソー
スと基板もしくはウエル領域との間のPN接合）とドレイ
ン接合（ドレインと基板もしくはウエル領域との間のPN
接合）によって寄生的に発生するダイオードおよび容量
である。このＮチャネルトランジスタTN1が形成される
基板もしくはウエル領域はＰ型の基板もしくはウエル領
域であり、一般にＰ型の基板もしくはウエル領域には接
地電位が与えられているので、上記２個のダイオードＤ
Nおよび容量ＣNの一端はこの接地電位に接続されてい
る。上記AD変換器がVDD電圧＝5V、アナログ入力電圧V
ain＝０〜5Vの条件で動作している場合、サンプルモー
ドから比較モードへ移る際に、もし選択回路SL1〜SL3が
接地端選択状態になるより早く選択回路SL4が基準電圧
端選択状態になたとき、この瞬間にノードＮの電位V1は
Vop＋VR−Vainになる。この場合、通常、Vop＝2.5v、VR
＝5vであり、Vain＝0vのときにサンプリングが行われて
いたとすれば、V1＝7.5vになり、比較モードに移り、ス
イッチ回路SWが既に開いている場合に、第２図（ｂ）
中、２個あるうちの左側のダイオードＤPが導通状態に
なり、ノードＮの電荷がこの左側のダイオードＤPを介
して電源電圧VDDのノードにリークしてしまい、正常なA
D変換出力が得られなくなる。上記とは逆に、サンプル
モードから比較モードに移る際、もし選択回路SL4が基
準電圧端選択状態になるより早く選択回路SL1〜SL3が接
地端選択状態になったとき、この瞬間のノードＮの電位
V1はVop−Vainになり、Vain＝5vのときにサンプリング
が行われていたとすればV1＝−2.5vになる。これによ
り、スイッチ回路SWが既に開いている場合に、第２図
（ｂ）中、２個あるうちの左側のダイオードＤNが導通
状態になり、ノードＮの電荷がこの左側のダイオードＤ
Nを介して接地電位のノードにリークしてしまい、やは
り正常なAD変換出力が得られなくなる。
て、高精度のAD変換を行うためには、比較モードのとき
にノードＮの電荷を保存する必要がある。この場合、ノ
ードＮに入力端が接続されている反転増幅器Ａは入力段
にMOSトランジスタを用いてそのゲートに入力信号を与
えるようにすれば、入力インピーダンスが非常に大きい
ので問題はないが、上記ノードＤに接続されているスイ
ッチ回路SWによる電荷のリークが問題となる。ここで、
上記スイッチ回路SWとして、たとえば第２図（ａ）に示
すようにＮチャネルトランジスタTN1とＰチャネルトラ
ンジスタTP1とが並列に接続され、それぞれのゲートに
相補的なスイッチ制御信号φ，が与えられるCMOSアナ
ログスイッチを用いた場合を考える。なお、このアナロ
グスイッチの等価回路を第２図（ｂ）に示している。CM
OSアナログスイッチは基本的にはスイッチで表すことが
できるが、このスイッチの他に寄生的にダイオードや容
量が付随している。図示するそれぞれ２個のDpおよびCp
は、ＰチャネルトランジスタTP1のソース接合（ソース
と基板もしくはウエル領域との間のPN接合）とドレイン
接合（ドレインと基板もしくはウエル領域との間のPN接
合）によって寄生的に発生するダイオードおよび容量で
ある。このＰチャネルトランジスタTP1が形成されてい
る基板もしくはウエル領域はＮ型の基板もしくはウエル
領域であり、一般にＮ型の基板もしくはウエル領域には
電源電位VDDが与えられているので、上記２個のダイオ
ードDpおよび容量Dpの一端はこの電源電圧VDDに接続さ
れている。さらに、図示するそれぞれ２個のＤNおよび
ＣNは、ＮチャネルトランジスタTN1のソース接合（ソー
スと基板もしくはウエル領域との間のPN接合）とドレイ
ン接合（ドレインと基板もしくはウエル領域との間のPN
接合）によって寄生的に発生するダイオードおよび容量
である。このＮチャネルトランジスタTN1が形成される
基板もしくはウエル領域はＰ型の基板もしくはウエル領
域であり、一般にＰ型の基板もしくはウエル領域には接
地電位が与えられているので、上記２個のダイオードＤ
Nおよび容量ＣNの一端はこの接地電位に接続されてい
る。上記AD変換器がVDD電圧＝5V、アナログ入力電圧V
ain＝０〜5Vの条件で動作している場合、サンプルモー
ドから比較モードへ移る際に、もし選択回路SL1〜SL3が
接地端選択状態になるより早く選択回路SL4が基準電圧
端選択状態になたとき、この瞬間にノードＮの電位V1は
Vop＋VR−Vainになる。この場合、通常、Vop＝2.5v、VR
＝5vであり、Vain＝0vのときにサンプリングが行われて
いたとすれば、V1＝7.5vになり、比較モードに移り、ス
イッチ回路SWが既に開いている場合に、第２図（ｂ）
中、２個あるうちの左側のダイオードＤPが導通状態に
なり、ノードＮの電荷がこの左側のダイオードＤPを介
して電源電圧VDDのノードにリークしてしまい、正常なA
D変換出力が得られなくなる。上記とは逆に、サンプル
モードから比較モードに移る際、もし選択回路SL4が基
準電圧端選択状態になるより早く選択回路SL1〜SL3が接
地端選択状態になったとき、この瞬間のノードＮの電位
V1はVop−Vainになり、Vain＝5vのときにサンプリング
が行われていたとすればV1＝−2.5vになる。これによ
り、スイッチ回路SWが既に開いている場合に、第２図
（ｂ）中、２個あるうちの左側のダイオードＤNが導通
状態になり、ノードＮの電荷がこの左側のダイオードＤ
Nを介して接地電位のノードにリークしてしまい、やは
り正常なAD変換出力が得られなくなる。
即ち、上記従来の逐次比較型AD変換器においては、ア
ナログ入力電圧VainがVDD電圧付近または接地電位付近
であるとき、サンプルモードから比較モードに移るとき
のキャパシタアレイのスイッチング動作（換言すれば、
局部アナログ信号を発生させるためのDA変換動作）の影
響によって、電圧比較用増幅器Ａの入力端ノードＮの電
位V1がVDD電源電圧より高い方あるいは接地電位より低
い方へ大きく変化する場合が生じ、この場合にスイッチ
回路SWに電荷のリークが生じることによって正常なAD変
換が行われなくなる。従って、アナログ入力電圧Vainの
振幅がAD変換器の電源電圧値と同等の場合には、高精度
のAD変換が行われなくなるという問題がある。
ナログ入力電圧VainがVDD電圧付近または接地電位付近
であるとき、サンプルモードから比較モードに移るとき
のキャパシタアレイのスイッチング動作（換言すれば、
局部アナログ信号を発生させるためのDA変換動作）の影
響によって、電圧比較用増幅器Ａの入力端ノードＮの電
位V1がVDD電源電圧より高い方あるいは接地電位より低
い方へ大きく変化する場合が生じ、この場合にスイッチ
回路SWに電荷のリークが生じることによって正常なAD変
換が行われなくなる。従って、アナログ入力電圧Vainの
振幅がAD変換器の電源電圧値と同等の場合には、高精度
のAD変換が行われなくなるという問題がある。
（発明が解決しようとする問題点） 本発明は、上記したようにサンプルモードから比較モ
ードに移るときに局部アナログ信号発生のためのDA変換
動作の影響によって電圧比較用増幅器の入力端ノードの
電位が大きく変化することに伴う問題点を根本的に解決
すべくなされたものであり、サンプルモードから比較モ
ードに移るときに上記入力端ノードの電位が大きく変化
することを防止でき、このノードの電荷のリークを防止
でき、アナログ入力電圧の振幅が電源電圧幅と同等の場
合でも高精度のAD変換を正常に行うことが可能な逐次比
較型AD変換器を提供することを目的とする。
ードに移るときに局部アナログ信号発生のためのDA変換
動作の影響によって電圧比較用増幅器の入力端ノードの
電位が大きく変化することに伴う問題点を根本的に解決
すべくなされたものであり、サンプルモードから比較モ
ードに移るときに上記入力端ノードの電位が大きく変化
することを防止でき、このノードの電荷のリークを防止
でき、アナログ入力電圧の振幅が電源電圧幅と同等の場
合でも高精度のAD変換を正常に行うことが可能な逐次比
較型AD変換器を提供することを目的とする。
（問題点を解決するための手段） 本発明の逐次比較型AD変換器は、電圧比較器の入力端
と所定電位の固定電位端との間に所定容量値を有する容
量が付加されてなることを特徴とする。
と所定電位の固定電位端との間に所定容量値を有する容
量が付加されてなることを特徴とする。
（作用） 付加された容量の存在によって、サンプルモードから
比較モードに移るときに局部DA変換器の動作の影響によ
って電圧比較器の入力端の電位が電源電圧範囲を越えて
大きく変動することが防止されるようになり、上記入力
端の電荷がリークするような経路が生じることもなく、
高精度のAD変換が正常に行われるようになる。
比較モードに移るときに局部DA変換器の動作の影響によ
って電圧比較器の入力端の電位が電源電圧範囲を越えて
大きく変動することが防止されるようになり、上記入力
端の電荷がリークするような経路が生じることもなく、
高精度のAD変換が正常に行われるようになる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図はMOS（絶縁ゲート型）集積回路に形成された
３ビット用の逐次比較型AD変換器を示している。即ち、
C1,C2はそれぞれ基準の容量値Ｃを有する容量、C3は上
記容量値2Cを有する容量、C4は容量値4Cを有する容量で
あり、これらの各容量C1〜C4の各他端は共通に接続され
ると共に反転増幅器Ａの入力端（ノードＮ）に接続され
ている。上記反転増幅器Ａの入，出力端間にスイッチ回
路SWが接続されており、この両者A,SWにより電圧比較器
が形成されている。SL1〜SL4は前記容量C1〜C4の各一端
をアナログ入力端１または基準電圧VR端２または接地端
３に接続するように選択する選択回路であり、これらは
後述する逐次比較制御回路Ｂの逐次比較制御デジタル信
号出力により制御されるものである。上記容量C1〜C4、
選択回路SL1〜SL4は、アナログ入力端１のアナログ電圧
入力Vainをサンプリングして保持する回路、および逐次
比較制御デジタル信号出力によってDA（デジタル・アナ
ログ）変換を行うキャパシタアレイ型の電荷再分布型の
局部DA変換器を形成している。前記逐次比較制御回路Ｂ
は、前記反転増幅器Ａの出力に基いてAD変換出力の各ビ
ットの値を逐次決定すると共に、逐次比較を行うために
必要な局部アナログ電圧を逐次発生させるための逐次比
較制御信号を出力する機能を有する。
３ビット用の逐次比較型AD変換器を示している。即ち、
C1,C2はそれぞれ基準の容量値Ｃを有する容量、C3は上
記容量値2Cを有する容量、C4は容量値4Cを有する容量で
あり、これらの各容量C1〜C4の各他端は共通に接続され
ると共に反転増幅器Ａの入力端（ノードＮ）に接続され
ている。上記反転増幅器Ａの入，出力端間にスイッチ回
路SWが接続されており、この両者A,SWにより電圧比較器
が形成されている。SL1〜SL4は前記容量C1〜C4の各一端
をアナログ入力端１または基準電圧VR端２または接地端
３に接続するように選択する選択回路であり、これらは
後述する逐次比較制御回路Ｂの逐次比較制御デジタル信
号出力により制御されるものである。上記容量C1〜C4、
選択回路SL1〜SL4は、アナログ入力端１のアナログ電圧
入力Vainをサンプリングして保持する回路、および逐次
比較制御デジタル信号出力によってDA（デジタル・アナ
ログ）変換を行うキャパシタアレイ型の電荷再分布型の
局部DA変換器を形成している。前記逐次比較制御回路Ｂ
は、前記反転増幅器Ａの出力に基いてAD変換出力の各ビ
ットの値を逐次決定すると共に、逐次比較を行うために
必要な局部アナログ電圧を逐次発生させるための逐次比
較制御信号を出力する機能を有する。
さらに、本実施例においては、前記反転増幅器Ａの入
力端ノードＮと所定電位の固定電位端、たとえば接地端
３との間に所定容量値CF（たとえばキャパシタアレイの
容量値 の1/2でである4Cに設定される）を有する容量CFが付加
接続されている。
力端ノードＮと所定電位の固定電位端、たとえば接地端
３との間に所定容量値CF（たとえばキャパシタアレイの
容量値 の1/2でである4Cに設定される）を有する容量CFが付加
接続されている。
上記逐次比較型AD変換器のAD変換動作は、第６図を参
照して前述した従来の逐次比較型AD変換器の動作とほぼ
同様であり、次の点が異なる。即ち、本実施例では、サ
ンプルモードのときにキャパシタアレイの各容量C1〜C4
に電荷QS＝（Vop−Vain）・8Cが蓄えられると共に容量C
Fに電荷QFS＝Vop・CFが蓄えられる。従って、サンプル
モードから比較モードに移る際、キャパシタアレイにお
けるスイッチング動作の影響によって、たとえば選択回
路SL1〜SL3が接地端選択状態になるよりも早く選択回路
SL4が基準電圧端選択状態になったとき、ノードＮの電
位V1は となる。ここで、上記AD変換器のVDD電圧,VR,Vopが各対
応してたとえば5v,5v,2.5vである場合、CF＝4Cに設定さ
れているのでVain＝0vのときに上記V1は約4.17Vとな
り、スイッチ回路SWとしてたとえば第２図（ａ），
（ｂ）に示したようなCMOSアナログスイッチを用いてい
たとしても、そのダイオードDpはオンにならないので、
これによりノードＮの電荷がリークすることはない。ま
た、反転増幅器Ａの入力インピーダンスを非常に高く設
定しておく、たとえば入力段としてMOSトランジスタの
ゲート入力を用いることによって、この反転増幅器Ａに
よりノードＮの電荷がリークすることもない。
照して前述した従来の逐次比較型AD変換器の動作とほぼ
同様であり、次の点が異なる。即ち、本実施例では、サ
ンプルモードのときにキャパシタアレイの各容量C1〜C4
に電荷QS＝（Vop−Vain）・8Cが蓄えられると共に容量C
Fに電荷QFS＝Vop・CFが蓄えられる。従って、サンプル
モードから比較モードに移る際、キャパシタアレイにお
けるスイッチング動作の影響によって、たとえば選択回
路SL1〜SL3が接地端選択状態になるよりも早く選択回路
SL4が基準電圧端選択状態になったとき、ノードＮの電
位V1は となる。ここで、上記AD変換器のVDD電圧,VR,Vopが各対
応してたとえば5v,5v,2.5vである場合、CF＝4Cに設定さ
れているのでVain＝0vのときに上記V1は約4.17Vとな
り、スイッチ回路SWとしてたとえば第２図（ａ），
（ｂ）に示したようなCMOSアナログスイッチを用いてい
たとしても、そのダイオードDpはオンにならないので、
これによりノードＮの電荷がリークすることはない。ま
た、反転増幅器Ａの入力インピーダンスを非常に高く設
定しておく、たとえば入力段としてMOSトランジスタの
ゲート入力を用いることによって、この反転増幅器Ａに
よりノードＮの電荷がリークすることもない。
なお、上記サンプルモードから比較モードに移るとき
にアナログ入力電圧Vainが0vより大きな値であればある
程、上式（６）から分るようにノードＮの電位V1は上記
5vより一層低くなるので、前記ダイオードDpによる電荷
リークのおそれは一層なくなる。
にアナログ入力電圧Vainが0vより大きな値であればある
程、上式（６）から分るようにノードＮの電位V1は上記
5vより一層低くなるので、前記ダイオードDpによる電荷
リークのおそれは一層なくなる。
上記とは逆に、サンプルモードから比較モードに移る
際、キャパシタアレイにおけるスイッチング動作の影響
によって、たとえば選択回路SL4が基準電圧端選択状態
になるよりも早く選択回路SL1〜SL3が接地端選択状態に
なったとき、Vain＝5vであったとしても、上式（６）に
おいてVR＝0vのときのV1を求めるとV1＝0vとなるので、
第２図（ａ），（ｂ）に示したCMOSアナログスイッチの
ダイオードDNがオンになることはなく、ノードＮの電荷
がリークすることはない。また、このときVainが5vより
小さな値であればある程、上式（６）から分るようにノ
ードＮの電位Ｖは上記0vより一層高くなるので、前記ダ
イオードDNによる電荷リークのおそれは一層なくなる。
際、キャパシタアレイにおけるスイッチング動作の影響
によって、たとえば選択回路SL4が基準電圧端選択状態
になるよりも早く選択回路SL1〜SL3が接地端選択状態に
なったとき、Vain＝5vであったとしても、上式（６）に
おいてVR＝0vのときのV1を求めるとV1＝0vとなるので、
第２図（ａ），（ｂ）に示したCMOSアナログスイッチの
ダイオードDNがオンになることはなく、ノードＮの電荷
がリークすることはない。また、このときVainが5vより
小さな値であればある程、上式（６）から分るようにノ
ードＮの電位Ｖは上記0vより一層高くなるので、前記ダ
イオードDNによる電荷リークのおそれは一層なくなる。
なお、上記説明では、前記所定容量値ＣFが のたとえば1/2である4Cの場合について説明したが、こ
れは前記式（６）から明らかなように、Vainが0Vのとき
にV1が5V（前記ＰチャネルトランジスタTP1が形成され
ているＮ型の基板もしくはウエル領域に与えられている
電源電位VDD）以上とならないような値、すなわち、8C
の1/2以上である4C以上にされていれば良いことはもち
ろんである。
れは前記式（６）から明らかなように、Vainが0Vのとき
にV1が5V（前記ＰチャネルトランジスタTP1が形成され
ているＮ型の基板もしくはウエル領域に与えられている
電源電位VDD）以上とならないような値、すなわち、8C
の1/2以上である4C以上にされていれば良いことはもち
ろんである。
上述したように、本実施例のAD変換器によれば、局部
アナログ信号発生のためのキャパシタアレイのスイッチ
ング動作の影響によって、電圧比較用反転増幅器の入力
端ノードの電位がVDD電源電圧より高い方あるいは接地
電位より低い方へ大きく変化することが容量CFの存在に
よって防止されるので、上記ノードの電荷のリークが防
止される。従って、アナログ入力電圧の振幅が電源電圧
幅と同等の場合でも高精度のAD変換を正常に行うことが
可能になる。
アナログ信号発生のためのキャパシタアレイのスイッチ
ング動作の影響によって、電圧比較用反転増幅器の入力
端ノードの電位がVDD電源電圧より高い方あるいは接地
電位より低い方へ大きく変化することが容量CFの存在に
よって防止されるので、上記ノードの電荷のリークが防
止される。従って、アナログ入力電圧の振幅が電源電圧
幅と同等の場合でも高精度のAD変換を正常に行うことが
可能になる。
なお、上記実施例における反転増幅器Ａの入力段に
は、たとえば第３図に示すようなＰチャネルトランジス
タTR2とＮチャネルトランジスタTN2とからなるCMOSイン
バータを用いることによって、大きな入力インピーダン
スを得ることができる。また、電圧比較器としては、上
記実施例のような反転増幅器Ａとスイッチ回路SWとの組
み合わせに限ることなく、要は、サンプルモードのとき
の入力端電圧と比較モードのときの入力端電圧とを電圧
比較する回路であればよい。従って、反転増幅器Ａとし
て、上記実施例のような１入力型のものに限らず、第４
図に示すような２入力型（差動型）の増幅器を用いても
よい。
は、たとえば第３図に示すようなＰチャネルトランジス
タTR2とＮチャネルトランジスタTN2とからなるCMOSイン
バータを用いることによって、大きな入力インピーダン
スを得ることができる。また、電圧比較器としては、上
記実施例のような反転増幅器Ａとスイッチ回路SWとの組
み合わせに限ることなく、要は、サンプルモードのとき
の入力端電圧と比較モードのときの入力端電圧とを電圧
比較する回路であればよい。従って、反転増幅器Ａとし
て、上記実施例のような１入力型のものに限らず、第４
図に示すような２入力型（差動型）の増幅器を用いても
よい。
上述したように本発明の逐次比較型AD変換器によれ
ば、サンプルモードから比較モードに移るときに電圧比
較器入力ノードの電位が電源電圧範囲を越えて大きく変
化することを防止できるので、上記ノードの電荷のリー
クを防止することができる。従って、アナログ入力電圧
の振幅が電源電圧幅と同等の場合でも高精度のAD変換を
正常に行うことができるようになり、本発明のAD変換器
は各種の電子機器に用いて好適である。
ば、サンプルモードから比較モードに移るときに電圧比
較器入力ノードの電位が電源電圧範囲を越えて大きく変
化することを防止できるので、上記ノードの電荷のリー
クを防止することができる。従って、アナログ入力電圧
の振幅が電源電圧幅と同等の場合でも高精度のAD変換を
正常に行うことができるようになり、本発明のAD変換器
は各種の電子機器に用いて好適である。
【図面の簡単な説明】 第１図は本発明の逐次比較型AD変換器の一実施例を示す
回路図、第２図（ａ）は第１図中のスイッチ回路SWの一
具体例を示す回路図、第２図（ｂ）は同図（ａ）の等価
回路図、第３図は第１図中の反転増幅器の入力段の一具
体例を示す回路図、第４図は第１図中の反転増幅器の変
形例を示す回路図、第５図は従来の逐次比較型AD変換器
を示す回路図である。 １……アナログ信号入力端、２……基準電圧端、３……
接地端、Ａ……反転増幅器、Ｂ……逐次比較制御回路、
C0,C1〜C4……第１の容量、CF……第２の容量、Ｄ……
局部DA変換器、Dp……Ｐチャネルトランジスタの接合ダ
イオード、DN……Ｎチャネルトランジスタの接合ダイオ
ード、SL1〜SL4……選択回路、SW,SW1,SW2……スイッチ
回路、TP1,TP2……Ｐチャネルトランジスタ、TN1,TN2…
…Ｎチャネルトランジスタ。
回路図、第２図（ａ）は第１図中のスイッチ回路SWの一
具体例を示す回路図、第２図（ｂ）は同図（ａ）の等価
回路図、第３図は第１図中の反転増幅器の入力段の一具
体例を示す回路図、第４図は第１図中の反転増幅器の変
形例を示す回路図、第５図は従来の逐次比較型AD変換器
を示す回路図である。 １……アナログ信号入力端、２……基準電圧端、３……
接地端、Ａ……反転増幅器、Ｂ……逐次比較制御回路、
C0,C1〜C4……第１の容量、CF……第２の容量、Ｄ……
局部DA変換器、Dp……Ｐチャネルトランジスタの接合ダ
イオード、DN……Ｎチャネルトランジスタの接合ダイオ
ード、SL1〜SL4……選択回路、SW,SW1,SW2……スイッチ
回路、TP1,TP2……Ｐチャネルトランジスタ、TN1,TN2…
…Ｎチャネルトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−51612（ＪＰ，Ａ) 特開 昭60−86908（ＪＰ，Ａ) 特開 昭61−69219（ＪＰ，Ａ)
Claims (4)
- 【請求項１】各一端がアナログ入力端、基準電圧端、接
地電圧端のいずれか１つに選択的に接続され、各他端が
共通に接続された複数の第１の容量を有し、サンプルモ
ードのときに前記複数の第１の容量の一端が前記アナロ
グ入力端に共通に接続され、比較モードのときに逐次比
較制御ディジタル信号に応じて前記複数の第１の容量の
一端が基準電圧端もしくは接地電圧端に選択的に接続さ
れるキャパシタアレイ型の電荷再分布型DA変換器と、 前記電荷再分布型DA変換器の前記複数の第１の容量の各
他端の共通接続点に入力端が接続され、サンプルモード
のときの入力端電圧と比較モードのときの入力端電圧と
を比較する電圧比較器と、 比較モードのときに前記逐次比較制御ディジタル信号を
逐次出力すると共に前記電圧比較器の出力の論理レベル
に基づいてAD変換出力の各ビットの値を逐次決定する逐
次比較制御回路とを有する逐次比較型AD変換器におい
て、 前記電圧比較器の入力端を、前記複数の第１の容量の容
量値の総和の1/2以上の容量値を有する第２の容量を介
して接地電圧端に直接接続してなり、 前記電圧比較器は、反転増幅器と、この反転増幅器の
入、出力端間に接続されたPN接合を持つ半導体スイッチ
回路とからなることを特徴とする逐次比較型AD変換器。 - 【請求項２】前記半導体スイッチ回路は、CMOSアナログ
スイッチであることを特徴とする前記特許請求の範囲の
第１項記載の逐次比較型AD変換器。 - 【請求項３】前記反転増幅器は、入力段に入力インピー
ダンスの高いMOSトランジスタ回路が用いられているこ
とを特徴とする前記特許請求の範囲の第１項または第２
項記載の逐次比較型AD変換器。 - 【請求項４】MOS集積回路に形成されてなることを特徴
とする前記特許請求の範囲の第１項記載の逐次比較型AD
変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170199A JP2577387B2 (ja) | 1987-07-08 | 1987-07-08 | 逐次比較型ａｄ変換器 |
| DE3855117T DE3855117T2 (de) | 1987-07-08 | 1988-07-07 | Analog-Digital-Umsetzer mit schrittweiser Annäherung |
| US07/216,046 US4908624A (en) | 1987-07-08 | 1988-07-07 | Successive approximation type A/D converter |
| EP88110899A EP0298493B1 (en) | 1987-07-08 | 1988-07-07 | Successive approximation type A/D converter |
| KR1019880008482A KR910005614B1 (ko) | 1987-07-08 | 1988-07-08 | 순차비교형 a/d 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170199A JP2577387B2 (ja) | 1987-07-08 | 1987-07-08 | 逐次比較型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413818A JPS6413818A (en) | 1989-01-18 |
| JP2577387B2 true JP2577387B2 (ja) | 1997-01-29 |
Family
ID=15900504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62170199A Expired - Lifetime JP2577387B2 (ja) | 1987-07-08 | 1987-07-08 | 逐次比較型ａｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4908624A (ja) |
| EP (1) | EP0298493B1 (ja) |
| JP (1) | JP2577387B2 (ja) |
| KR (1) | KR910005614B1 (ja) |
| DE (1) | DE3855117T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1229752B (it) * | 1989-05-17 | 1991-09-10 | Sgs Thomson Microelectronics | Convertitore analogico/digitale ad elevata velocita'. |
| JPH03198416A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 電圧比較器 |
| US4983974A (en) * | 1990-02-06 | 1991-01-08 | Motorola, Inc. | Analog-to-digital conversion by varying both inputs of a comparator utilizing successive approximation |
| US5016014A (en) * | 1990-06-14 | 1991-05-14 | Ncr Corporation | High accuracy analog-to-digital converter with rail-to-rail reference and input voltage ranges |
| JPH0676489A (ja) * | 1992-08-26 | 1994-03-18 | Pioneer Electron Corp | 情報信号記録装置 |
| US5515050A (en) * | 1993-07-06 | 1996-05-07 | Advanced Micro Devices, Inc. | Apparatus and method for asynchronous successive approximation |
| JP2746081B2 (ja) * | 1993-09-21 | 1998-04-28 | ヤマハ株式会社 | Ａｄコンバータ回路 |
| US5589832A (en) * | 1994-12-02 | 1996-12-31 | Lucent Technologies Inc. | Low noise non-sampled successive approximation |
| JPH0946230A (ja) * | 1995-07-27 | 1997-02-14 | Yamaha Corp | Ｄ／ａコンバータ |
| DE19621046A1 (de) * | 1996-05-24 | 1997-11-27 | Skf Gmbh | Verfahren und Vorrichtung zur Messung des Abtriebsmomentes |
| US6281831B1 (en) * | 1997-05-15 | 2001-08-28 | Yozan Inc. | Analog to digital converter |
| JP3211793B2 (ja) | 1999-01-08 | 2001-09-25 | 日本電気株式会社 | Ａｄ変換器 |
| US6587066B1 (en) * | 2002-01-18 | 2003-07-01 | Cirrus Logic, Inc. | Circuits and methods for sampling an input signal in a charge redistribution digital to analog converter |
| JP3839027B2 (ja) * | 2004-04-09 | 2006-11-01 | Ｎｅｃエレクトロニクス株式会社 | Ａｄ変換器 |
| US7898453B2 (en) * | 2008-12-05 | 2011-03-01 | Qualcomm Incorporated | Apparatus and method for successive approximation analog-to-digital conversion |
| EP2700172B1 (en) * | 2011-04-16 | 2018-03-28 | ABB Schweiz AG | Arrangement for reading out an analogue voltage signal |
| JP6749638B2 (ja) * | 2016-10-12 | 2020-09-02 | 国立大学法人東北大学 | 逐次比較型ａｄ変換装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293848A (en) * | 1977-08-26 | 1981-10-06 | Intel Corporation | MOS Analog-to-digital converter |
| US4200863A (en) * | 1977-10-03 | 1980-04-29 | The Regents Of The University Of California | Weighted capacitor analog/digital converting apparatus and method |
| JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
| US4476456A (en) * | 1981-11-03 | 1984-10-09 | Texas Instruments Incorporated | Combination of an analog to digital converter and sampling switch |
| JPS58121809A (ja) * | 1982-01-14 | 1983-07-20 | Toshiba Corp | 増幅回路 |
| JPS6086908A (ja) * | 1983-10-19 | 1985-05-16 | Hitachi Ltd | コンパレ−タ |
| DE3586187T2 (de) * | 1984-07-23 | 1992-12-03 | Nec Corp | Analog-digital-wandler. |
| JPS6169217A (ja) * | 1984-09-11 | 1986-04-09 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器 |
| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
| US4791405A (en) * | 1986-11-28 | 1988-12-13 | Motorola, Inc. | Data converter for directly providing outputs in two's complement code |
| US4831381A (en) * | 1987-08-11 | 1989-05-16 | Texas Instruments Incorporated | Charge redistribution A/D converter with reduced small signal error |
-
1987
- 1987-07-08 JP JP62170199A patent/JP2577387B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-07 DE DE3855117T patent/DE3855117T2/de not_active Expired - Fee Related
- 1988-07-07 EP EP88110899A patent/EP0298493B1/en not_active Expired - Lifetime
- 1988-07-07 US US07/216,046 patent/US4908624A/en not_active Expired - Lifetime
- 1988-07-08 KR KR1019880008482A patent/KR910005614B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0298493B1 (en) | 1996-03-20 |
| US4908624A (en) | 1990-03-13 |
| KR890003138A (ko) | 1989-04-13 |
| JPS6413818A (en) | 1989-01-18 |
| DE3855117D1 (de) | 1996-04-25 |
| EP0298493A2 (en) | 1989-01-11 |
| DE3855117T2 (de) | 1996-08-01 |
| EP0298493A3 (en) | 1991-10-23 |
| KR910005614B1 (ko) | 1991-07-31 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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