JPS6086908A - コンパレ−タ - Google Patents
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- JPS6086908A JPS6086908A JP19423583A JP19423583A JPS6086908A JP S6086908 A JPS6086908 A JP S6086908A JP 19423583 A JP19423583 A JP 19423583A JP 19423583 A JP19423583 A JP 19423583A JP S6086908 A JPS6086908 A JP S6086908A
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- inverter
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- output
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はコンパレータに係り、特に集積回路化に好適な
ＭＯＳ・ＩＣのチョッパ形コンパレータに関する。
ＭＯＳ・ＩＣのチョッパ形コンパレータに関する。
従来のチョッパ形ＭＯＳコンパレータは電荷平衡形コン
パレータとも呼ばれ、第１図のように構成が簡単である
ため、並列比較形Ｍ０８−Ａ／Ｄ変換器等に用いられて
いるが、（１）インバータ１００入出力を予めスイッチ
で短絡し、初期電圧ＶＬＴを設定する際、第２図のよう
な大電流が流れること、（２）スイッチ１１をオフして
比較出力を得る際、所謂クロックフィードスルーにより
雑音電圧が発生すること等の欠点があった。前者は消費
電力を増大させ、後者はオフセツＩｆ生じて精度を劣化
させるため、従来のコンパレータの大きな問題点となっ
ていた。
パレータとも呼ばれ、第１図のように構成が簡単である
ため、並列比較形Ｍ０８−Ａ／Ｄ変換器等に用いられて
いるが、（１）インバータ１００入出力を予めスイッチ
で短絡し、初期電圧ＶＬＴを設定する際、第２図のよう
な大電流が流れること、（２）スイッチ１１をオフして
比較出力を得る際、所謂クロックフィードスルーにより
雑音電圧が発生すること等の欠点があった。前者は消費
電力を増大させ、後者はオフセツＩｆ生じて精度を劣化
させるため、従来のコンパレータの大きな問題点となっ
ていた。
本発明の目的は、クロックフィードスルーによるオフセ
ットを解決して高精度化を図るとともに動作電流を抑え
て低消費電力を達成し、集積回路化に適したコンパレー
タを提供することにある。
ットを解決して高精度化を図るとともに動作電流を抑え
て低消費電力を達成し、集積回路化に適したコンパレー
タを提供することにある。
上記の目的を達成するために本発明では、インバータ１
０の入出力をスイッチ１１で短絡する代りに、インバー
タ１０の出力にＭＯＳ）ランジスタを接続し、このＭＯ
Ｓ）ランジスタのスレッショルド電圧分の差が自動的に
入出力間に印加されるような帰還回路を設はインバータ
１０の初期電圧を設定する。この手段によシ、クロック
フィードスルーが解決され、初期゛区圧設定時のインバ
ータ１０の電流も低減されて高精度で低消費電力のコン
パレータを実現できることがあきらかとなった。
０の入出力をスイッチ１１で短絡する代りに、インバー
タ１０の出力にＭＯＳ）ランジスタを接続し、このＭＯ
Ｓ）ランジスタのスレッショルド電圧分の差が自動的に
入出力間に印加されるような帰還回路を設はインバータ
１０の初期電圧を設定する。この手段によシ、クロック
フィードスルーが解決され、初期゛区圧設定時のインバ
ータ１０の電流も低減されて高精度で低消費電力のコン
パレータを実現できることがあきらかとなった。
以下、本発明を実施例を用いて詳細に説明する。
第３図は本発明のコンパレータの回路構成を示す図であ
る。キャパシタＣの一端はクロックφ１゜φ２により制
御されるスイッチＳＷＩ、ＳＷ２を介して入力電圧Ｖｌ
、ＶＩにそれぞれ接続され、他端はインバータ１０の
入力端１２に接続される。
る。キャパシタＣの一端はクロックφ１゜φ２により制
御されるスイッチＳＷＩ、ＳＷ２を介して入力電圧Ｖｌ
、ＶＩにそれぞれ接続され、他端はインバータ１０の
入力端１２に接続される。
インバータ１０の出力端１３はｎチャネルＭＯＳトラン
ジスタ１４のゲートに接続され、ＭＯＳトランジスタ１
４のソースがインバータ１０の入力端１２に接続されて
いる。また入力端１２はクロックψでオン、オフ市）ｊ
御されるスイッチＳＷ３を介して接地電位が印加できる
ようになっている。
ジスタ１４のゲートに接続され、ＭＯＳトランジスタ１
４のソースがインバータ１０の入力端１２に接続されて
いる。また入力端１２はクロックψでオン、オフ市）ｊ
御されるスイッチＳＷ３を介して接地電位が印加できる
ようになっている。
各スイッチはｎチャネルＭＯ８）ランジスタで構成した
が、ＣＭＯＳスイッチを用いてもよい。またＳＷ３はｎ
ｐｎ）ランジスタで構成することができる。２つの入力
（５）圧Ｖ１＋ ＶＩの比較結果はインバータ１０の出
力端１３の電圧レベルで得られる。コンパレータの動作
は第４図のタイムチャートにより以下のように行なわれ
る。
が、ＣＭＯＳスイッチを用いてもよい。またＳＷ３はｎ
ｐｎ）ランジスタで構成することができる。２つの入力
（５）圧Ｖ１＋ ＶＩの比較結果はインバータ１０の出
力端１３の電圧レベルで得られる。コンパレータの動作
は第４図のタイムチャートにより以下のように行なわれ
る。
まずクロック信号φ！ 、ψを高レベルにしてスイッチ
ＳＷＩ、５Ｗ３ｉそれぞれオンする。これによりキャパ
シタＣの一端は入力電圧ｖ１に設定され、インバータ１
０の入力端電圧ＶｘはＯＶとなる。つぎにψを低レベル
に切替えて、ＳＷ３をオフすると■工はＯｖから上昇し
ていき、インバータ１０の入出力特性とＭＯＳ ）ラン
ジスタ１４の特性で決まる電圧Ｖｔに至る。ここでＶｚ
は、Ｖｔ ＝Ｖ＋、Ｔ−α ■丁ＩＩ ・・・−φ・参
・・・・・（１）となる。このときインバーター０の出
力端１３の電圧ＶＩＩｌは次式で表わされる。
ＳＷＩ、５Ｗ３ｉそれぞれオンする。これによりキャパ
シタＣの一端は入力電圧ｖ１に設定され、インバータ１
０の入力端電圧ＶｘはＯＶとなる。つぎにψを低レベル
に切替えて、ＳＷ３をオフすると■工はＯｖから上昇し
ていき、インバータ１０の入出力特性とＭＯＳ ）ラン
ジスタ１４の特性で決まる電圧Ｖｔに至る。ここでＶｚ
は、Ｖｔ ＝Ｖ＋、Ｔ−α ■丁ＩＩ ・・・−φ・参
・・・・・（１）となる。このときインバーター０の出
力端１３の電圧ＶＩＩｌは次式で表わされる。
Ｖ、 ＝ Ｖｔ、Ｔ＋ （１ａ ） Ｖｔｎ −”・（
２）αはインバーター０の入出力特性（第２図）に関す
る定数であり、一般に１より小さな正数である。ＶＬＴ
はインバーター０の入出力を短絡したときに得られる電
圧であり、論理スレッショルドである。Ｖテ■はｎチャ
ネルＭＯ８）ランジスタ１４のスレッショルド電圧であ
り、ＶＩ、１−ｖｔすなわちインバーター０の入出力は
ＶＴＲ（＞ ０ ）の電位差が生じている。したがって
本コンパレータの初期電圧設定時の電圧、電流は第２図
のＰ＋、Ｑｔ点で表わされる。とくに電流は従来コンパ
レータ（Ｑ点）に対し、著しく小さくなっている。いま
インバーター０を０ＭＯ８構成として、電流値を簡単に
比較すると、 となり、ＶＬ〒＝ ２． Ｑ Ｖ、 ＶＴａｍ＝ １．
４ Ｖ、αＶＴＩＴ＝ ０．４ Ｖを例にとると、ＩＱ
Ｉ／ＩＱ は１／９となる。すなわち従来コンパレータ
の電流ＩＱに対し、本コンパレータの１ｉＩｑｌは１／
９に抑えることができる。
２）αはインバーター０の入出力特性（第２図）に関す
る定数であり、一般に１より小さな正数である。ＶＬＴ
はインバーター０の入出力を短絡したときに得られる電
圧であり、論理スレッショルドである。Ｖテ■はｎチャ
ネルＭＯ８）ランジスタ１４のスレッショルド電圧であ
り、ＶＩ、１−ｖｔすなわちインバーター０の入出力は
ＶＴＲ（＞ ０ ）の電位差が生じている。したがって
本コンパレータの初期電圧設定時の電圧、電流は第２図
のＰ＋、Ｑｔ点で表わされる。とくに電流は従来コンパ
レータ（Ｑ点）に対し、著しく小さくなっている。いま
インバーター０を０ＭＯ８構成として、電流値を簡単に
比較すると、 となり、ＶＬ〒＝ ２． Ｑ Ｖ、 ＶＴａｍ＝ １．
４ Ｖ、αＶＴＩＴ＝ ０．４ Ｖを例にとると、ＩＱ
Ｉ／ＩＱ は１／９となる。すなわち従来コンパレータ
の電流ＩＱに対し、本コンパレータの１ｉＩｑｌは１／
９に抑えることができる。
■工がＶｔに達する時間はＭＯＳ ）ランジスタ１４を
介して電源ＶＤＤから供給される電流がインバータ１０
０入力端１２に接続されたキャパシタＣおよび寄生キャ
パシタＣｐｆｔ充電する時間によって決まる。■８がＶ
ｔに達した後クロックφ１を低レベルにしてスイッチＳ
Ｗ１をオフし、クロックφ２を高レベルにしてＳＷ２’
！にオンしてキャパシタＣの端子°酸比を、■ｌから■
２へ切替える。
介して電源ＶＤＤから供給される電流がインバータ１０
０入力端１２に接続されたキャパシタＣおよび寄生キャ
パシタＣｐｆｔ充電する時間によって決まる。■８がＶ
ｔに達した後クロックφ１を低レベルにしてスイッチＳ
Ｗ１をオフし、クロックφ２を高レベルにしてＳＷ２’
！にオンしてキャパシタＣの端子°酸比を、■ｌから■
２へ切替える。
これによりＶｘＩｒｉＶｔからΔＶｘだけ変化し、と表
わされる。ΔＶｘはインバータ１０によって反転増幅さ
れ、出力端１３に出力される。出力電圧が高レベルなら
ば、Δ■８は負でＶｓ＞Ｖ２、低レベルならば、ｉＶｘ
は正で■ｌ＜Ｖ２である。
わされる。ΔＶｘはインバータ１０によって反転増幅さ
れ、出力端１３に出力される。出力電圧が高レベルなら
ば、Δ■８は負でＶｓ＞Ｖ２、低レベルならば、ｉＶｘ
は正で■ｌ＜Ｖ２である。
またΔ■８が負の場合は出力端１３は高レベルへ変化し
ようとするが、これによりＭＯＳ）ランジスタ１４のゲ
ート磁圧がＶＴＨより高くなるため、トランジスタ１４
がオンし、結局出力端電圧は（４）式の初期電圧Ｖ□に
クランプされる。Δ■８が正の場合はＭＯＳトランジス
タ１４はオフするので出力端電圧はクランプされること
はない。Ｖ ＋ｎは十分な高レベルであり、クランプに
よって出力レベルが支障をきたすことはない。
ようとするが、これによりＭＯＳ）ランジスタ１４のゲ
ート磁圧がＶＴＨより高くなるため、トランジスタ１４
がオンし、結局出力端電圧は（４）式の初期電圧Ｖ□に
クランプされる。Δ■８が正の場合はＭＯＳトランジス
タ１４はオフするので出力端電圧はクランプされること
はない。Ｖ ＋ｎは十分な高レベルであり、クランプに
よって出力レベルが支障をきたすことはない。
本コンパレータはＭＯＳ）ランジスタ１４によって自動
的に初期電圧の設定が行なわれ、従来コンパレータで問
題となったスイッチ５ＷＩＩによるクロックフィードス
ルーは生じない。またインバータ１０の入力電圧変化Δ
■８が正方向に対してはインバータ１０の入出力特性（
第２図）により十分増幅率が高く、出力レベルの変化も
速い。
的に初期電圧の設定が行なわれ、従来コンパレータで問
題となったスイッチ５ＷＩＩによるクロックフィードス
ルーは生じない。またインバータ１０の入力電圧変化Δ
■８が正方向に対してはインバータ１０の入出力特性（
第２図）により十分増幅率が高く、出力レベルの変化も
速い。
ΔＶ、が負方向に対しては増幅率は低いが、出力レベル
は高レベル（Ｖｍ）のまま変化する必要がないため、結
果的に高速な比較動作が行なわれる。
は高レベル（Ｖｍ）のまま変化する必要がないため、結
果的に高速な比較動作が行なわれる。
以上のように第３図のコンパレータは高精度、低消費電
力を実現することができ、且つ回路構成も簡単で集積回
路化に適しでいることがあきらかである。
力を実現することができ、且つ回路構成も簡単で集積回
路化に適しでいることがあきらかである。
第５図は本発明のコンパレータの他の回路構成を示す図
である。第３図のコンパレータにおいてｎチャネルＭＯ
Ｓ）ランジスタ１４の代りにｐチャネルＭＯ８）ランジ
スタ１５を用い、インバーター０の入力端１２は接地電
位の代りにスイッチＳＷ４を介して室隙電圧Ｖｎｏ （
＞ ０ ）に接続されるように構成したコンパレータで
ある。ＳＷ４はｐチャネルＭＯＳトランジスタで構成し
たが、ＣＭＯＳスイッチあるいはｐｎｐ）ランジスタで
構成することができる。
である。第３図のコンパレータにおいてｎチャネルＭＯ
Ｓ）ランジスタ１４の代りにｐチャネルＭＯ８）ランジ
スタ１５を用い、インバーター０の入力端１２は接地電
位の代りにスイッチＳＷ４を介して室隙電圧Ｖｎｏ （
＞ ０ ）に接続されるように構成したコンパレータで
ある。ＳＷ４はｐチャネルＭＯＳトランジスタで構成し
たが、ＣＭＯＳスイッチあるいはｐｎｐ）ランジスタで
構成することができる。
本コンパレータの動作はＮ：［１のコンパレータと同様
に行なわれるが、インバーター０の入゛力電圧Ｖｘはク
ロックψ′の低レベルでＳＷ４がオンし、一旦ＶＤＤに
接続された後、クロックψ′の高レベルでＳＷ４がオフ
した後はＶＤＤから降下して、Ｖｔ′すなわち Ｖ ’＝Ｖｘ、Ｔ＋ａ ｌ ＶＴＲ’ ｌ −・・””
（５）に至る。またインバーター０の出力′電圧はＶ
’＝ ＶＬｔ （１’−ａ ） ｌ ＶＴＩＩ’ ｌ
・・”・（６）に至る。ここでＶＴＲ”はｐチャネルＭ
Ｏ８）ランジスタのスレッショルド′電圧で負の値をと
る。したがってインバータ１０は第２図のＰ２．９２点
に初期設定された後、２つの入力電圧Ｖｓ 、 Ｖｚの
比較動作を行なうことになる。比較時においてはΔｖｘ
が正となるとき、出力電圧Ｖ。ｕｔはＶｍ ’にクラン
プされたままであり、Δ■８が負となるとき、■。ｕｔ
はＶｍ ’から高レベルへと変化する。
に行なわれるが、インバーター０の入゛力電圧Ｖｘはク
ロックψ′の低レベルでＳＷ４がオンし、一旦ＶＤＤに
接続された後、クロックψ′の高レベルでＳＷ４がオフ
した後はＶＤＤから降下して、Ｖｔ′すなわち Ｖ ’＝Ｖｘ、Ｔ＋ａ ｌ ＶＴＲ’ ｌ −・・””
（５）に至る。またインバーター０の出力′電圧はＶ
’＝ ＶＬｔ （１’−ａ ） ｌ ＶＴＩＩ’ ｌ
・・”・（６）に至る。ここでＶＴＲ”はｐチャネルＭ
Ｏ８）ランジスタのスレッショルド′電圧で負の値をと
る。したがってインバータ１０は第２図のＰ２．９２点
に初期設定された後、２つの入力電圧Ｖｓ 、 Ｖｚの
比較動作を行なうことになる。比較時においてはΔｖｘ
が正となるとき、出力電圧Ｖ。ｕｔはＶｍ ’にクラン
プされたままであり、Δ■８が負となるとき、■。ｕｔ
はＶｍ ’から高レベルへと変化する。
本コンパレータは第３図のコンパレータと同様にクロッ
クフィードスルーがなく、インバータ１０の電流工を抑
えることができるため、高ｎ朋で集積回路化に適したコ
ンパレータである。
クフィードスルーがなく、インバータ１０の電流工を抑
えることができるため、高ｎ朋で集積回路化に適したコ
ンパレータである。
第６図は第３図のコンパレータと第５図のコンパレータ
を組合せて構成した本発明のコンパレータの実施例であ
る。
を組合せて構成した本発明のコンパレータの実施例であ
る。
インバータ１００入力端１２にはクロックψ！で制御さ
れるスイッチＳＷ３とｎチャネルＭＯＳトランジスタ１
４からなる初期電圧設定手段と、クロックψ２で制御さ
れるスイッチＳＷ４とｐチャネルＭＯ８）ランジスタ１
５からなる初期電圧設定手段により、それぞれＶｔ（１
）式、ＶＡ’ （ｓ）式の・螺圧が設定できるようにな
っている。Ｖｔ ＊ Ｖｔ’のいずれか一方を選択して
比較動作を行ない、Ｖｔを初期設定する場合はψ２を高
レベルに保持したまま、第３図のコンパレータのψと同
様にψ１パルスを用い、またＶｔ′を初期設定する場合
はψ、を低レベルに保持したまま、第５図のコンパレー
タのψ′と同様にψ２パルスを用いればよい。
れるスイッチＳＷ３とｎチャネルＭＯＳトランジスタ１
４からなる初期電圧設定手段と、クロックψ２で制御さ
れるスイッチＳＷ４とｐチャネルＭＯ８）ランジスタ１
５からなる初期電圧設定手段により、それぞれＶｔ（１
）式、ＶＡ’ （ｓ）式の・螺圧が設定できるようにな
っている。Ｖｔ ＊ Ｖｔ’のいずれか一方を選択して
比較動作を行ない、Ｖｔを初期設定する場合はψ２を高
レベルに保持したまま、第３図のコンパレータのψと同
様にψ１パルスを用い、またＶｔ′を初期設定する場合
はψ、を低レベルに保持したまま、第５図のコンパレー
タのψ′と同様にψ２パルスを用いればよい。
本コンパレータＨＭＯ８）ランジスタ１４゜１５により
出力電圧がＶ ｍ ＨＶｒｎ’にそれぞれクランプされ
る。ｖｒ、ｌは高レベル、Ｖ□′は低レベルであり、 Ｖ ｍ−Ｖ−’ ＝ （１−ａ＞ （ＶＴＲ＋ＩＶＴＨ
’ ｌ ） ＞ ０・・・・・・・・・（７） となるから、十分な出力振幅が得られる。
出力電圧がＶ ｍ ＨＶｒｎ’にそれぞれクランプされ
る。ｖｒ、ｌは高レベル、Ｖ□′は低レベルであり、 Ｖ ｍ−Ｖ−’ ＝ （１−ａ＞ （ＶＴＲ＋ＩＶＴＨ
’ ｌ ） ＞ ０・・・・・・・・・（７） となるから、十分な出力振幅が得られる。
第７図は本発明のコンパレータを多段接続した実施例で
ある。同図（ａ）は第３図および第５図のコンパレータ
の主要回路１００，２００を交互に縦続接続した構成例
、同図（ｂ）は−第６図のコンノくレータの主要回路３
００を多段接続したコンパレータの構成例である。
ある。同図（ａ）は第３図および第５図のコンパレータ
の主要回路１００，２００を交互に縦続接続した構成例
、同図（ｂ）は−第６図のコンノくレータの主要回路３
００を多段接続したコンパレータの構成例である。
第７図（ａ）のコンパレータの動作は第３図のコンパレ
ータと同様に第４図のタイムチャートに従って実行され
る。奇数段目のコンパレータ１００は各入力電圧が正方
向、偶数段目のコンパレータ２００は各入力電圧が負方
向に対して増幅率が高く、且つ各コンパレータは反転増
幅であるので、入力電圧ｖ、１．ｖ、ｏ差ΔＶ’（＝Ｖ
ｚ Ｖｌ）７＞ｆ正のときはこれが各段で次々と増幅さ
れ出力される。従って本コンパレータはＶｚが■１ よ
り大であることを高感度で検出し、これを出力するコン
パレータである。
ータと同様に第４図のタイムチャートに従って実行され
る。奇数段目のコンパレータ１００は各入力電圧が正方
向、偶数段目のコンパレータ２００は各入力電圧が負方
向に対して増幅率が高く、且つ各コンパレータは反転増
幅であるので、入力電圧ｖ、１．ｖ、ｏ差ΔＶ’（＝Ｖ
ｚ Ｖｌ）７＞ｆ正のときはこれが各段で次々と増幅さ
れ出力される。従って本コンパレータはＶｚが■１ よ
り大であることを高感度で検出し、これを出力するコン
パレータである。
第７図（ｂ）のコンパレータの動作は同図（Ｃ） Ｃの
タイムチャートに従って実行される。クロックΦ１゜Φ
２はいずれか一方を選択し５選択しない場合は低レベル
に固定しておく。タイムチャートにおけるＴＩの期間で
はΦ墓を選択し、Ｔ２の期間ではΦ２を選択している。
タイムチャートに従って実行される。クロックΦ１゜Φ
２はいずれか一方を選択し５選択しない場合は低レベル
に固定しておく。タイムチャートにおけるＴＩの期間で
はΦ墓を選択し、Ｔ２の期間ではΦ２を選択している。
Φ覆を選択した場合は奇数段目のコンパレータ３００は
各入力電圧が正方向、偶数段目のコンパレータ３００は
各入力電圧が負方向に対して増幅率が高いので、ΔＶ
（＝ Ｖ２ Ｖｌ ）が正であることを高感度で検出し
、その結果を出力する。Φ２を選択した場合は奇数段目
のコンパレータ３００は各入力電圧が負方向、偶数段目
のコンパレータｄ正方向に対して増幅率が高いので、Δ
Ｖ （＝ Ｖｔ Ｖｌ ） が負であることを高感度で
検出し、その結果を出力する。
各入力電圧が正方向、偶数段目のコンパレータ３００は
各入力電圧が負方向に対して増幅率が高いので、ΔＶ
（＝ Ｖ２ Ｖｌ ）が正であることを高感度で検出し
、その結果を出力する。Φ２を選択した場合は奇数段目
のコンパレータ３００は各入力電圧が負方向、偶数段目
のコンパレータｄ正方向に対して増幅率が高いので、Δ
Ｖ （＝ Ｖｔ Ｖｌ ） が負であることを高感度で
検出し、その結果を出力する。
第７図のコンパレータは各段のコンパレータ１００．２
００および３００がいずれも低電流で動作するので、全
消費電力を低く抑えることができる。またクロックフィ
ードスルーの問題も生じない。
００および３００がいずれも低電流で動作するので、全
消費電力を低く抑えることができる。またクロックフィ
ードスルーの問題も生じない。
第８図は本発明のコンパレータの主要回路１００゜２０
０（第３図、第５図）を並列に用いて構成したコンパレ
ークの例である。２つの各コンパレーク１００．２００
の出力はキャパシタＣＩ＋Ｃ２をそれぞれ介してインバ
ータ１０とφ１制御のスイッチ１１からなる次段の電荷
平衡形コンノくレータ４００に入力される。コンパレー
タ１００は入力電圧ΔＶ［＝Ｖ Ｖｌ）が正方向に対し
て増幅率が高く、コンパレータ２００はΔＶが負方向に
対して増幅率が高い。２つのコンパレータ１００゜２０
０の出力変化はキャパシタＣＩｔＣ２を介して加算され
、次段の電荷平衡形コンパレータ４００に入力されて増
幅、出力される。
０（第３図、第５図）を並列に用いて構成したコンパレ
ークの例である。２つの各コンパレーク１００．２００
の出力はキャパシタＣＩ＋Ｃ２をそれぞれ介してインバ
ータ１０とφ１制御のスイッチ１１からなる次段の電荷
平衡形コンノくレータ４００に入力される。コンパレー
タ１００は入力電圧ΔＶ［＝Ｖ Ｖｌ）が正方向に対し
て増幅率が高く、コンパレータ２００はΔＶが負方向に
対して増幅率が高い。２つのコンパレータ１００゜２０
０の出力変化はキャパシタＣＩｔＣ２を介して加算され
、次段の電荷平衡形コンパレータ４００に入力されて増
幅、出力される。
第９図は第６図のコンパレータを構成するＭＯＳトラン
ジスタをバイポーラトランジスタで置換えた本発明のコ
ンパレータの回路構成例である。
ジスタをバイポーラトランジスタで置換えた本発明のコ
ンパレータの回路構成例である。
第６図のコンパレータを構成するｎチャネルＭＯ８）ラ
ンジスタ１４、ｐチャネルＭＯ８）ランジスタ１５０代
シにｎｐｎ）ランジスタ１６、ｐｎｐ）ランジスタ１７
をそれぞれ用い、スイッチＳＷ５とＳＷ６はそれぞれｎ
ｐｎトランジスタｐｎｐ）ランジスタで構成した。コン
パレータの動作はクロックφ１ 、φ２．ψ１．ψ２で
制御され、第６図のコンパレータのタイミングと同様に
実行される。
ンジスタ１４、ｐチャネルＭＯ８）ランジスタ１５０代
シにｎｐｎ）ランジスタ１６、ｐｎｐ）ランジスタ１７
をそれぞれ用い、スイッチＳＷ５とＳＷ６はそれぞれｎ
ｐｎトランジスタｐｎｐ）ランジスタで構成した。コン
パレータの動作はクロックφ１ 、φ２．ψ１．ψ２で
制御され、第６図のコンパレータのタイミングと同様に
実行される。
ψ１を選択した場合はインバータ１０の入出力電圧をＶ
Ｐ、ＶＱとすると、ｙ、、ｖＱはＶ ｐ ＝ Ｖｙ、
Ｔ−αＶＩＫＩ ・・・・・・・・・・・・（８）ＶＱ
＝Ｖｒ、〒十（１−α）Ｖｓｉ＋＋ ・−・”・（９
）に初期設定される。ここでＶｉｇｔ はｎｐｎトラン
ジスタ１６０ベース・エミッタ電圧である。したがって ＶＱＶｐ ＝ Ｖａｒ＋＋ （＞Ｏ）・−”−・・（Ｉ
Ｏとなシ、出力電圧は入力電圧よりＶＩＥＩ だけ高い
値に設定される。
Ｐ、ＶＱとすると、ｙ、、ｖＱはＶ ｐ ＝ Ｖｙ、
Ｔ−αＶＩＫＩ ・・・・・・・・・・・・（８）ＶＱ
＝Ｖｒ、〒十（１−α）Ｖｓｉ＋＋ ・−・”・（９
）に初期設定される。ここでＶｉｇｔ はｎｐｎトラン
ジスタ１６０ベース・エミッタ電圧である。したがって ＶＱＶｐ ＝ Ｖａｒ＋＋ （＞Ｏ）・−”−・・（Ｉ
Ｏとなシ、出力電圧は入力電圧よりＶＩＥＩ だけ高い
値に設定される。
ψ２を選択した場合は、Ｖｐ ｒ ＶＱはＶｐ”Ｖｒ、
ｒ＋αＹａＩ２ ・・・・・・・・・・・・０υＶｑ＝
Ｖｔ、Ｔ（１−α）ＶＩＩｖ２・・”・・・”・ｎに初
期設定され、 Ｖ ｑ −Ｖｐ ＝Ｖａｇ２（＞０ ）となる。
ｒ＋αＹａＩ２ ・・・・・・・・・・・・０υＶｑ＝
Ｖｔ、Ｔ（１−α）ＶＩＩｖ２・・”・・・”・ｎに初
期設定され、 Ｖ ｑ −Ｖｐ ＝Ｖａｇ２（＞０ ）となる。
いずれの場合も第２図の入出力特性からあきらかなよう
にインバータ１０の電流■を小さくすることができ、低
消費電力化が図られる。
にインバータ１０の電流■を小さくすることができ、低
消費電力化が図られる。
またトランジスタ１６．１７はコレクタを各電源端へ接
続する代シに、ペースあるいはエミッタへ接続しダイオ
ードとして用いることができる。
続する代シに、ペースあるいはエミッタへ接続しダイオ
ードとして用いることができる。
さらにｐｎ接合ダイオード、ショットキダイオードをト
ランジスタ１６．１７によるダイオードの代シに用いる
ことができる。
ランジスタ１６．１７によるダイオードの代シに用いる
ことができる。
以上述べたように本発明によれば、チョッパ形あるいは
電荷平衡形コンパレータのクロックフィードスルーが解
決され、オフセットが低減されて高精度なコンパレータ
を実現することができ、また動作電流が抑えられ、低消
費電力で集積回路化に適したコンパレータを実現できる
等々、本発明の効果は性能の向上、経済性の点で犬であ
る。
電荷平衡形コンパレータのクロックフィードスルーが解
決され、オフセットが低減されて高精度なコンパレータ
を実現することができ、また動作電流が抑えられ、低消
費電力で集積回路化に適したコンパレータを実現できる
等々、本発明の効果は性能の向上、経済性の点で犬であ
る。
第１図は従来コンパレータの構成を示す図、第２図はＭ
ＯＳインバータの入出力特性を示す図、第３図は本発明
のコンパレータの回路構成、第４図はそのタイムチャー
トを示す図、第５図および第６図は本発明のコンパレー
タの他の回路構成を示す図、第７図は多段接続した本発
明のコンパレータの回路構成を示す図、第８図は並列構
成した本発明のコンパレータの回路例を示す崗、第９図
はバイポーラトランジスタを用いた本発明のコンパレー
タの回路構成を示す図である。 １０・・・インバータ、１１・・・スイッチＳＷ、１２
・・・入力端、１３・・・出力端、１４・・・ＭＯＳ
）ランジスタ、１５・・・ＭＯＳ ）ランジスタ、１６
・・・ｎｐｎ）ランジスタ、１７・・・ｐｎｐトランジ
スタ、１００・・・コンハＬ／−タ主要回路、２００・
・・コンパレータｖＪＩ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５（２］ 第 ６ 図 第 ７ 図 （ａ） ９１ 中。 （Ｃ） ■ 孕２ＯＮ ’
ＯＳインバータの入出力特性を示す図、第３図は本発明
のコンパレータの回路構成、第４図はそのタイムチャー
トを示す図、第５図および第６図は本発明のコンパレー
タの他の回路構成を示す図、第７図は多段接続した本発
明のコンパレータの回路構成を示す図、第８図は並列構
成した本発明のコンパレータの回路例を示す崗、第９図
はバイポーラトランジスタを用いた本発明のコンパレー
タの回路構成を示す図である。 １０・・・インバータ、１１・・・スイッチＳＷ、１２
・・・入力端、１３・・・出力端、１４・・・ＭＯＳ
）ランジスタ、１５・・・ＭＯＳ ）ランジスタ、１６
・・・ｎｐｎ）ランジスタ、１７・・・ｐｎｐトランジ
スタ、１００・・・コンハＬ／−タ主要回路、２００・
・・コンパレータｖＪＩ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５（２］ 第 ６ 図 第 ７ 図 （ａ） ９１ 中。 （Ｃ） ■ 孕２ＯＮ ’
Claims (1)
- 【特許請求の範囲】 １、キャパシタと、該キャパシタの一端に少なくとも２
つの入力電圧を交互に印加する手段と、該キャパシタの
他端に入力端が接続されたインバータとからなるコンパ
レータにおいて、少なくとも１つのトランジスタのゲー
トあるいはベースを該インバータの出力端に接続し、該
トランジスタのソースあるいはエミッタを該インバータ
の入力端に接続したことを特徴とするコンパレータ。 ２、特許請求の範囲第１項記載のコンパレータにおいて
、該インバータの入出力端間に少なくとも１つのダイオ
ードを接続したことを特徴とする特許請求の範囲第１項
のコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19423583A JPS6086908A (ja) | 1983-10-19 | 1983-10-19 | コンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19423583A JPS6086908A (ja) | 1983-10-19 | 1983-10-19 | コンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086908A true JPS6086908A (ja) | 1985-05-16 |
Family
ID=16321215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19423583A Pending JPS6086908A (ja) | 1983-10-19 | 1983-10-19 | コンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086908A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413818A (en) * | 1987-07-08 | 1989-01-18 | Toshiba Corp | Consecutive comparison type ad converter |
| US5148054A (en) * | 1991-08-07 | 1992-09-15 | Unitrode Corporation | High accuracy MOSFET-switched sampling circuit |
-
1983
- 1983-10-19 JP JP19423583A patent/JPS6086908A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413818A (en) * | 1987-07-08 | 1989-01-18 | Toshiba Corp | Consecutive comparison type ad converter |
| US5148054A (en) * | 1991-08-07 | 1992-09-15 | Unitrode Corporation | High accuracy MOSFET-switched sampling circuit |
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