JPH05206756A

JPH05206756A - 差動チョッパ型ｃｍｏｓ比較器

Info

Publication number: JPH05206756A
Application number: JP4013362A
Authority: JP
Inventors: Saburoku Tsukamoto; 三六塚本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1992-01-28
Filing date: 1992-01-28
Publication date: 1993-08-13

Abstract

(57)【要約】【目的】差動チョッパ型ＣＭＯＳ比較器に関し、回路構
成が小さく低消費電力で高精度なＣＭＯＳ比較器を提供
することを目的とする。【構成】差動チョッパ型ＣＭＯＳ比較器においては、リ
セット動作と比較動作とを切り換え、入力電圧Ｖinと基
準電圧Ｖref の大小を比較する。オフセット補正回路２
１は、差動チョッパ型ＣＭＯＳ比較器に対してカレント
ミラー回路によって結合され、差動チョッパ型ＣＭＯＳ
比較器のオフセットをリセット動作において記憶し、比
較動作においてオフセット分を打ち消して差動チョッパ
型ＣＭＯＳ比較器の出力を補正する。ストローブラッチ
回路２２は、オフセット補正回路２１の出力電流の変化
に応じて入力電圧Ｖinと基準電圧Ｖref の大小に対応す
るハイ・ローレベルの電圧をラッチする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は差動チョッパ型ＣＭＯＳ
比較器に関するものである。近年、半導体集積回路装置
においては、回路構成が小さく低消費電力で高精度なＣ
ＭＯＳ比較器が求められている。

【０００２】例えば、並列比較型Ａ／Ｄコンバータにお
いては、多数のＣＭＯＳ比較器を使用する上に各ＣＭＯ
Ｓ比較器の精度がＡ／Ｄ変換精度に直接反映されるた
め、特に上記要件を満たすＣＭＯＳ比較器が要求されて
いる。

【０００３】

【従来の技術】従来のＣＭＯＳ比較器は差動型とチョッ
パ型に大別される。図９に差動型ＣＭＯＳ比較器５１を
示す。

【０００４】差動トランジスタであるＮＭＯＳトランジ
スタＴ５１，Ｔ５２は、ＰＭＯＳトランジスタＴ５３，
Ｔ５４から成るカレントミラー型負荷５２を介して高電
位側電源ＶD に接続されると共に、定電流源５４を介し
てグランドに接続されている。すなわち、ＭＯＳトラン
ジスタＴ５１〜Ｔ５４および定電流源５４から差動増幅
器５３が構成されている。また、ＰＭＯＳトランジスタ
Ｔ５５は高電位側電源ＶD と定電流源５５との間に接続
されている。そして、入力電圧ＶinをＮＭＯＳトランジ
スタＴ５１のゲートに、基準電圧Ｖref をＮＭＯＳトラ
ンジスタＴ５２のゲートにそれぞれ印加し、差動増幅器
５３の出力をＰＭＯＳトランジスタＴ５５のゲートに入
力している。従って、差動増幅器５３およびＰＭＯＳト
ランジスタＴ５５によって入力電圧Ｖinと基準電圧Ｖre
f の差電圧が増幅され、入力電圧Ｖinが基準電圧Ｖref
より大きいときはＬレベル、入力電圧Ｖinが基準電圧Ｖ
ref より小さいときはＨレベルの出力信号Ｖout がＰＭ
ＯＳトランジスタＴ５５のソースから出力される。

【０００５】図１０にチョッパ型ＣＭＯＳ比較器６１を
示す。各スイッチＳ６１，Ｓ６２はコンデンサＣを介し
てＣＭＯＳインバータ６２に接続され、そのインバータ
６２はスイッチＳ６３と並列に接続されている。そし
て、入力電圧ＶinをスイッチＳ６２に、基準電圧Ｖref
をスイッチＳ６１にそれぞれ印加している。尚、各スイ
ッチＳ６１〜Ｓ６３は外部装置（図示略）から出力され
る制御信号φ，バーφによってオンオフ制御される。す
なわち、Ｈレベルの制御信号φ（Ｌレベルの制御信号バ
ーφ）が各スイッチＳ６１〜Ｓ６３に入力されると、ス
イッチＳ６２，Ｓ６３はオンし、スイッチＳ６１はオフ
する。また、Ｌレベルの制御信号φ（Ｈレベルの制御信
号バーφ）が各スイッチＳ６１〜Ｓ６３に入力される
と、スイッチＳ６２，Ｓ６３はオフし、スイッチＳ６１
はオンする。

【０００６】このチョッパ型ＣＭＯＳ比較器６１によっ
て入力電圧Ｖinと基準電圧Ｖref とを比較するために
は、先ず、Ｈレベルの制御信号φ（Ｌレベルの制御信号
バーφ）を各スイッチＳ６１〜Ｓ６３に入力し、スイッ
チＳ６２，Ｓ６３をオンさせる。すると、コンデンサＣ
のスイッチＳ６２側の電極には入力電圧Ｖinが印加され
る。また、インバータ６２の入出力は短絡されるため、
その入出力電圧はインバータ６２のしきい値電圧ＶTHに
収束する。従って、コンデンサＣのインバータ６２側の
電極の電位は、しきい値電圧ＶTHになる。そのため、コ
ンデンサＣは入力電圧Ｖinとしきい値電圧ＶTHの差電圧
（Ｖin−ＶTH）で充電されて電荷が蓄積される。図１１
に示すように、この期間をリセット期間といい、この動
作をリセット動作という。

【０００７】次に、Ｌレベルの制御信号φ（Ｈレベルの
制御信号バーφ）を各スイッチＳ６１〜Ｓ６３に入力
し、スイッチＳ６２，Ｓ６３をオフ、スイッチＳ６１を
オンさせる。すると、コンデンサＣのスイッチＳ６１側
の電極には基準電圧Ｖref が印加される。リセット期間
においてコンデンサＣに蓄積された電荷は放電されない
ため、その電気量は変化しない。従って、コンデンサＣ
のインバータ６２側の電極の電位（インバータ６２の入
力電圧）は、入力電圧Ｖinと基準電圧Ｖref の差電圧
（Ｖin−Ｖref ）分だけしきい値電圧ＶTHから変化し、
（Ｖin−Ｖref ＋ＶTH）となる。

【０００８】そのため、インバータ６２からは、入力電
圧Ｖinが基準電圧Ｖref より大きいときはＬレベル、入
力電圧Ｖinが基準電圧Ｖref より小さいときはＨレベル
の出力信号Ｖout が出力される。図１１に示すように、
この期間を比較期間といい、この動作を比較動作とい
う。

【０００９】このチョッパ型ＣＭＯＳ比較器６１では、
リセット期間中、インバータ６２の入出力電圧はしきい
値電圧ＶTHとなっているため、インバータ６２には貫通
電流が流れる。そのため、並列比較型Ａ／Ｄコンバータ
等において多数のＣＭＯＳ比較器を使用する場合、各Ｃ
ＭＯＳ比較器の貫通電流の合計値が大きくなることから
消費電力が増大する。また、比較期間中はインバータ６
２に貫通電流が流れないため、リセット動作と比較動作
の切り換わり時に生じるインバータ６２の貫通電流の間
歇的な変動がインバータ６２の電源電圧に大きなノイズ
を発生させ、チョッパ型ＣＭＯＳ比較器６１の誤差が大
きくなる。

【００１０】また、図９に示した差動型ＣＭＯＳ比較器
５１のＭＯＳトランジスタＴ５１，Ｔ５４およびＭＯＳ
トランジスタＴ５２，Ｔ５３は、半導体集積回路装置に
おいてそれぞれＣＭＯＳ構造で形成されている。従っ
て、そのＣＭＯＳ構成のしきい値電圧のバラツキから差
動増幅器５３のオフセットが大きくなり、差動型ＣＭＯ
Ｓ比較器５１の誤差が大きくなる。

【００１１】そこで、図１２に示すように、チョッパ型
ＣＭＯＳ比較器６１のインバータ６２を、差動型ＣＭＯ
Ｓ比較器５１の差動増幅器５３に置き換えることによ
り、差動型とチョッパ型を合体させて両者の長所を取り
入れた差動チョッパ型ＣＭＯＳ比較器７１が考えられ
た。この差動チョッパ型ＣＭＯＳ比較器７１において
も、チョッパ型ＣＭＯＳ比較器６１と同様にリセット・
比較動作を切り換えて入力電圧Ｖinと基準電圧Ｖref と
を比較する。

【００１２】すなわち、リセット動作においては、スイ
ッチＳ６３がオンして差動増幅器５３のＮＭＯＳトラン
ジスタＴ５１のゲートとＮＭＯＳトランジスタＴ５５の
ドレインが接続される。従って、差動増幅器５３の入出
力が短絡され、ＮＭＯＳトランジスタＴ５１のゲート電
圧（＝差動増幅器５３の反転入力端子の電圧）は基準電
圧Ｖref に収束する。これにより、ＭＯＳトランジスタ
の製造バラツキによる差動増幅器５３のオフセットは補
正される。また、高電位側電源ＶD とグランド間に流れ
る電流は定電流源５４によって一定となるため、リセッ
ト動作と比較動作の切り換わり時においても電源電圧に
ノイズは発生しない。

【００１３】ところで、通常、ＣＭＯＳ比較器の出力信
号Ｖout のＨレベルとＬレベルの差（理論振幅値）は数
Ｖ程度必要とされる。しかしながら、差動チョッパ型Ｃ
ＭＯＳ比較器７１において、出力信号Ｖout の理論振幅
値を数Ｖにすると、リセット動作において差動増幅器５
３の反転入力端子の入出力電圧が基準電圧Ｖref に収束
するまでの時間が長くなるため、リセット期間が長くな
る。

【００１４】そこで、図１３に示すように、差動増幅器
５３を複数段（図１３では２段）設ける差動チョッパ型
ＣＭＯＳ比較器８１が考えられた。すなわち、差動増幅
器５３の定電流源５４の電流値を小さくして電圧利得を
低下させ、その出力信号の理論振幅値を小さくすること
によりリセット期間を短縮する。そして、ＣＭＯＳ比較
器の出力信号Ｖout が必要なレベルになるように、各差
動増幅器５３をコンデンサＣで結合して適宜多段構成に
する。

【００１５】しかしながら、この差動チョッパ型ＣＭＯ
Ｓ比較器８１では、リセット動作と比較動作の切り換わ
り時において、各スイッチＳ６１〜Ｓ６３からスイッチ
ングノイズ（クロックフィールドスルー）が発生し、比
較精度が低下する。

【００１６】そこで、図１４に示すように、各スイッチ
Ｓ６１〜Ｓ６３をそれぞれ２連スイッチにして対称に構
成することによりクロックフィールドスルーを相殺する
ようにした差動チョッパ型ＣＭＯＳ比較器９１が考えら
れた。この差動チョッパ型ＣＭＯＳ比較器９１では、差
動部９２をコンデンサＣで結合して多段構成（図１４で
は２段）にすることによりＣＭＯＳ比較器の出力信号Ｖ
out を必要なレベルにしている。

【００１７】差動部９２は、図１５に示すように、ＭＯ
ＳトランジスタＴ９１〜Ｔ９６から構成されている。す
なわち、ＮＭＯＳトランジスタＴ９１，Ｔ９２は、ＮＭ
ＯＳトランジスタＴ９３，Ｔ９４からなるカレントミラ
ー回路による定電流源９３を介してグランドに接続され
ると共に、それぞれダイオード接続としたＰＭＯＳトラ
ンジスタＴ９５，Ｔ９６を介して高電位側電源ＶD に接
続されている。そして、ＮＭＯＳトランジスタＴ９１，
Ｔ９２の各ゲートを入力端子Ｉ，バーＩとし、各ドレイ
ンを出力端子Ｏ，バーＯとしている。

【００１８】従って、リセット動作においてスイッチＳ
６３をオンすると、ＭＯＳトランジスタＴ９１，Ｔ９５
およびＭＯＳトランジスタＴ９２，Ｔ９６はそれぞれ、
入出力が短絡されたＣＭＯＳインバータを構成する。ま
た、比較動作においてスイッチＳ６３をオフすると、Ｎ
ＭＯＳトランジスタＴ９１，Ｔ９２は差動トランジスタ
として働く。すなわち、この差動部９２は差動増幅器５
３と同様に動作する。また、ＭＯＳトランジスタＴ９
１，Ｔ９５とＭＯＳトランジスタＴ９２，Ｔ９６とは対
称に動作するため、スイッチＳ６３のオンオフに伴うク
ロックフィールドスルーは発生しない。

【００１９】

【発明が解決しようとする課題】しかしながら、差動チ
ョッパ型ＣＭＯＳ比較器９１における差動部９２の電圧
増幅度は差動増幅器５３より小さいため、差動チョッパ
型ＣＭＯＳ比較器９１は差動チョッパ型ＣＭＯＳ比較器
８１より多段構成にする必要がある。

【００２０】また、電圧増幅度が小さいため各差動部９
２のオフセットは大きくなる（オフセットは電圧増幅度
の逆数に比例する）。すると、多段構成をとっているた
め各差動部９２のオフセットは次段の差動部９２で増幅
され、出力信号Ｖout にあらわれるオフセットは極めて
大きなものになる。

【００２１】このように、差動チョッパ型ＣＭＯＳ比較
器９１はクロックフィールドスルーが発生しないもの
の、出力信号Ｖout にあらわれるオフセットが大きくな
るため、結局、比較精度が低下するという問題があっ
た。また、多段構成をとっているため、ＣＭＯＳ比較器
全体の回路構成が大きくなると共に、消費電力が増大す
るという問題もあった。

【００２２】本発明は上記問題点を解決するためになさ
れたものであって、回路構成が小さく低消費電力で高精
度なＣＭＯＳ比較器を提供することを目的とする。

【００２３】

【課題を解決するための手段】差動チョッパ型ＣＭＯＳ
比較器においては、リセット動作と比較動作とを切り換
え、入力電圧と基準電圧の大小を比較する。

【００２４】オフセット補正回路は、差動チョッパ型Ｃ
ＭＯＳ比較器に対してカレントミラー回路によって結合
され、差動チョッパ型ＣＭＯＳ比較器のオフセットをリ
セット動作において記憶し、比較動作においてオフセッ
ト分を打ち消して差動チョッパ型ＣＭＯＳ比較器の出力
を補正する。

【００２５】ストローブラッチ回路は、オフセット補正
回路の出力電流の変化に応じて入力電圧と基準電圧の大
小に対応するハイ・ローレベルの電圧をラッチする。

【００２６】

【作用】従って、本発明によれば、差動チョッパ型ＣＭ
ＯＳ比較器のオフセットをオフセット補正回路２１によ
って補正するため比較精度が高くなる。

【００２７】また、差動チョッパ型ＣＭＯＳ比較器、オ
フセット補正回路２１、ストローブラッチ回路２２をそ
れぞれカレントミラー回路で結合したことにより、差動
チョッパ型ＣＭＯＳ比較器の電圧利得を小さくできる。
従って、リセット動作に要する時間を短縮することがで
きる。

【００２８】

【実施例】以下、本発明を具体化した一実施例のＣＭＯ
Ｓ比較器を図１〜図４に従って説明する。

【００２９】尚、本実施例における差動部９２の構成は
図１５に示した従来例と同じであるので、符号を等しく
してその詳細な説明は省略する。図１に示すように、ス
イッチＳ１１，Ｓ１２はコンデンサＣ１を介して差動部
９２の入力端子Ｉに接続され、スイッチＳ１３，Ｓ１４
はコンデンサＣ２を介して差動部９２の入力端子バーＩ
に接続されている。そして、入力電圧ＶinをスイッチＳ
１１に、基準電圧Ｖref をスイッチＳ１２〜Ｓ１４にそ
れぞれ印加している。

【００３０】差動部９２の出力端子Ｏ，バーＯはそれぞ
れ、オフセット補正回路２１の入力端子Ｉａ，バーＩａ
に接続されると共に、スイッチＳ１５，Ｓ１６を介して
差動部９２の入力端子Ｉ，バーＩに接続されている。

【００３１】尚、スイッチＳ１１，Ｓ１４〜Ｓ１６には
外部装置（図示略）から図２に示すような制御信号φ１
が、スイッチＳ１２，Ｓ１３には同じく外部装置から制
御信号φ３が入力されている。そして、各制御信号φ
１，φ３がＨレベルならばスイッチＳ１１〜Ｓ１６はそ
れぞれオンし、各制御信号φ１，φ３がＬレベルならば
スイッチＳ１１〜Ｓ１６はそれぞれオフするようになっ
ている。

【００３２】オフセット補正回路２１の出力端子Ｏａ，
バーＯａはそれぞれ、ストローブラッチ回路２２の入力
端子Ｉｂ，バーＩｂに接続されている。そして、ストロ
ーブラッチ回路２２の出力端子Ｏｂ，バーＯｂから入力
電圧Ｖinと基準電圧Ｖref の比較結果である出力信号Ｖ
out,バーＶout が出力される。

【００３３】オフセット補正回路２１の構成を図３に示
す。高電位側電源ＶD とグランド間において、ＰＭＯＳ
トランジスタＴ２１，Ｔ２２とＮＭＯＳトランジスタＴ
２３，Ｔ２４がそれぞれ直列に接続されている。ＮＭＯ
ＳトランジスタＴ２３，Ｔ２４の各ゲートは、コンデン
サＣ３，Ｃ４を介してグランドに接続されると共に、ス
イッチＳ２１，Ｓ２２を介して自身のドレインに接続さ
れている。そして、ＰＭＯＳトランジスタＴ２１，Ｔ２
２の各ゲートは入力端子Ｉａ，バーＩａに接続され、Ｎ
ＭＯＳトランジスタＴ２３，Ｔ２４の各ドレインは出力
端子Ｏａ，バーＯａに接続されている。

【００３４】尚、スイッチＳ２１，Ｓ２２には外部装置
から図２に示すような制御信号φ１が入力されている。
そして、制御信号φ１がＨレベルならばスイッチＳ２
１，Ｓ２２は共にオンし、制御信号がＬレベルならばス
イッチＳ２１，Ｓ２２は共にオフするようになってい
る。

【００３５】ストローブラッチ回路２２の構成を図４に
示す。高電位側電源ＶD とグランド間にＰＭＯＳトラン
ジスタＴ３１とＮＭＯＳトランジスタＴ３２からなるＣ
ＭＯＳインバータ３１が接続されている。そのＣＭＯＳ
インバータ３１の出力とグランド間において、ＰＭＯＳ
トランジスタＴ３３とＮＭＯＳトランジスタＴ３４から
なるＣＭＯＳインバータ３２と、ＰＭＯＳトランジスタ
Ｔ３５とＮＭＯＳトランジスタＴ３６からなるＣＭＯＳ
インバータ３３とが並列に接続されている。また、ＣＭ
ＯＳインバータ３２の入力とＣＭＯＳインバータ３３の
出力とが接続されると共に、ＣＭＯＳインバータ３３の
入力とＣＭＯＳインバータ３２の出力とが接続されてい
る。従って、両ＣＭＯＳインバータ３２，３３はラッチ
回路を構成する。ＮＭＯＳトランジスタＴ３７，Ｔ３８
は、それぞれＮＭＯＳトランジスタＴ３４，Ｔ３６と並
列に接続されている。そして、ＮＭＯＳトランジスタＴ
３７，Ｔ３８の各ゲートは入力端子Ｉｂ，バーＩｂに接
続され、各ドレインは出力端子Ｏｂ，バーＯｂに接続さ
れている。

【００３６】尚、ＣＭＯＳインバータ３１には外部装置
から、図２に示すような制御信号φ２が入力されてい
る。次に、上記のように構成したＣＭＯＳ比較器の動作
を説明する。

【００３７】図２に示すように、制御信号φ１と制御信
号φ２とは同位相であり、制御信号φ１と制御信号φ３
とは逆位相である。制御信号φ１がＨレベルの期間をリ
セット期間とし、そのときのＣＭＯＳ比較器の動作をリ
セット動作とする。また、制御信号φ１がＬレベルの期
間を比較期間とし、そのときのＣＭＯＳ比較器の動作を
比較動作とする。

【００３８】先ずリセット動作において、Ｈレベルの制
御信号φ１（Ｌレベルの制御信号φ３）が入力される
と、スイッチＳ１１，Ｓ１４，Ｓ１５，Ｓ１６，Ｓ２
１，Ｓ２２がオンし、スイッチＳ１２，Ｓ１３がオフす
る。

【００３９】すると、スイッチＳ１１を介してコンデン
サＣ１のスイッチＳ１１側の電極に入力電圧Ｖinが印加
されると共に、スイッチＳ１４を介してコンデンサＣ２
のスイッチＳ１４側の電極に基準電圧Ｖref が印加され
る。

【００４０】また、差動部９２のＭＯＳトランジスタＴ
９１，Ｔ９５およびＭＯＳトランジスタＴ９２，Ｔ９６
はそれぞれ、入出力が短絡されたＣＭＯＳインバータを
構成し、その入出力電圧は各インバータのしきい値電圧
ＶTH1,ＶTH2 に収束する。従って、コンデンサＣ１，Ｃ
２の差動部９２側の電極の電位は、しきい値電圧ＶTH1,
ＶTH2 になる。そのため、コンデンサＣ１は入力電圧Ｖ
inとしきい値電圧ＶTH1 の差電圧（Ｖin−ＶTH1 ）で充
電されて電荷が蓄積され、コンデンサＣ２は基準電圧Ｖ
ref としきい値電圧ＶTH2 の差電圧（Ｖref −ＶTH2 ）
で充電されて電荷が蓄積される。

【００４１】ところで、差動部９２の各ＰＭＯＳトラン
ジスタＴ９５，Ｔ９６と、オフセット補正回路２１の各
ＰＭＯＳトランジスタＴ２１，Ｔ２２とは、それぞれカ
レントミラー回路を構成している。従って、差動部９２
内に構成される各ＣＭＯＳインバータの入出力電圧が各
インバータのしきい値ＶTH1,ＶTH2 に収束するまでの間
に各ＰＭＯＳトランジスタＴ９５，Ｔ９６に流れる電流
と大きさの等しい電流が各ＰＭＯＳトランジスタＴ２
１，Ｔ２２に流れ、スイッチＳ２１，Ｓ２２を介して各
コンデンサＣ３，Ｃ４に充電される。すなわち、各コン
デンサＣ３，Ｃ４に充電される電気量の比は、差動部９
２のオフセット電圧（ＶTH1 −ＶTH2 ）に対応する。

【００４２】また、ストローブラッチ回路２２において
は、ＣＭＯＳインバータ３１にＨレベルの制御信号φ２
が入力されるため、ＰＭＯＳトランジスタＴ３１がオフ
し、ＮＭＯＳトランジスタＴ３１がオンする。従って、
両ＣＭＯＳインバータ３２，３３への電源供給が遮断さ
れるため、出力信号Ｖout,バーＶout は出力されない。

【００４３】次に比較動作において、Ｌレベルの制御信
号φ１（Ｈレベルの制御信号φ３）が入力されると、ス
イッチＳ１１，Ｓ１４，Ｓ１５，Ｓ１６，Ｓ２１，Ｓ２
２がオフし、スイッチＳ１２，Ｓ１３がオンする。

【００４４】すると、スイッチＳ１２を介してコンデン
サＣ１のスイッチＳ１２側の電極に基準電圧Ｖref が印
加されると共に、スイッチＳ１３を介してコンデンサＣ
２のスイッチＳ１３側の電極に基準電圧Ｖref が印加さ
れる。リセット期間においてコンデンサＣ１，Ｃ２に蓄
積された電荷は放電されないため、その電気量は変化し
ない。従って、コンデンサＣ１の差動部９２側の電極の
電位（入力端子Ｉの入力電圧）は、入力電圧Ｖinと基準
電圧Ｖref の差電圧（Ｖin−Ｖref ）分だけしきい値電
圧ＶTH1 から変化し、（Ｖin−Ｖref ＋ＶTH1 ）とな
る。また、コンデンサＣ２の差動部９２側の電極の電位
（入力端子バーＩの入力電圧）は、スイッチＳ１３，Ｓ
１４側の電極の電位が変化しないためしきい値電圧ＶTH
2 のまま変化しない。

【００４５】スイッチＳ１５，Ｓ１６がオフすると、差
動部９２のＮＭＯＳトランジスタＴ９１，Ｔ９２は差動
トランジスタとして働く。すなわち、ＮＭＯＳトランジ
スタＴ９５，Ｔ９６には、入力端子Ｉと入力端子バーＩ
の差電圧（Ｖin−Ｖref ＋ＶTH1 −ＶTH2 ）に対応した
差動電流が流れ、この差動電流と大きさの等しい電流が
オフセット補正回路２１のＮＭＯＳトランジスタＴ２
１，Ｔ２２に流れる。但し、ＮＭＯＳトランジスタＴ９
５，Ｔ９６（ＮＭＯＳトランジスタＴ２１，Ｔ２２）に
流れる電流には、差動部９２のオフセット電圧（ＶTH1
−ＶTH2 ）に対応する誤差が含まれている。

【００４６】ところで、スイッチＳ２１，Ｓ２２がオフ
すると、リセット動作において各コンデンサＣ３，Ｃ４
に蓄えられた電荷は放電されないため、その電極間電位
は充電された電気量に応じて上昇する。リセット動作に
おいて各コンデンサＣ３，Ｃ４に充電された電気量の比
は、差動部９２のオフセット電圧（ＶTH1 −ＶTH2 ）に
対応する。従って、各ＮＭＯＳトランジスタＴ２３，Ｔ
２４のゲートには差動部９２のオフセット電圧（ＶTH1
−ＶTH2 ）に対応した電圧が印加され、各ＮＭＯＳトラ
ンジスタＴ２３，Ｔ２４には差動部９２のオフセット電
圧（ＶTH1 −ＶTH2 ）に対応した電流が流れる。

【００４７】そのため、各ＰＭＯＳトランジスタＴ２
１，Ｔ２２に流れる電流に含まれている差動部９２のオ
フセット電圧（ＶTH1 −ＶTH2 ）による誤差は相殺され
るため補正され、入力電圧Ｖinと基準電圧Ｖref の比の
みに対応する電流がＮＭＯＳトランジスタＴ２３，Ｔ２
４に流れる。

【００４８】また、ストローブラッチ回路２２において
は、ＣＭＯＳインバータ３１にＬレベルの制御信号φ２
が入力されるため、ＰＭＯＳトランジスタＴ３１がオン
し、ＮＭＯＳトランジスタＴ３１がオフする。従って、
高電位側電源ＶD およびグランドから両ＣＭＯＳインバ
ータ３２，３３に電源が供給される。

【００４９】従って、ＮＭＯＳトランジスタＴ２３，Ｔ
２４に流れる電流と大きさの等しい電流が各ＮＭＯＳト
ランジスタＴ３７，Ｔ３８に流れ、その電流の大小に応
じて各ＮＭＯＳトランジスタＴ３４，Ｔ３６による電圧
降下の大小が決定される。

【００５０】例えば、ＮＭＯＳトランジスタＴ３８に流
れる電流よりＮＭＯＳトランジスタＴ３７に流れる電流
の方が大きいときは、ＮＭＯＳトランジスタＴ３６によ
る電圧降下よりＮＭＯＳトランジスタＴ３４による電圧
降下の方が大きくなる。従って、出力端子Ｏｂの電位よ
り出力端子バーＯｂの電位の方が高くなり、インバータ
３２にはＨレベル、インバータ３３にはＬレベルの電圧
が入力される。すると、インバータ３２からはＬレベ
ル、インバータ３３からはＨレベルの電圧が出力され
る。すなわち、出力端子ＯｂからはＬレベルの出力信号
Ｖout 、出力端子バーＯｂからはＨレベルの出力信号バ
ーＶout が出力されると共に、各出力信号Ｖout,バーＶ
out はラッチされる。

【００５１】反対に、ＮＭＯＳトランジスタＴ３７に流
れる電流よりＮＭＯＳトランジスタＴ３８に流れる電流
の方が大きいときは、出力端子ＯｂからはＨレベルの出
力信号Ｖout 、出力端子バーＯｂからはＬレベルの出力
信号バーＶout が出力されると共に、各出力信号Ｖout,
バーＶout はラッチされる。

【００５２】すなわち、ストローブラッチ回路２２から
は、入力電圧Ｖinが基準電圧Ｖrefより大きいときはＬ
レベル、入力電圧Ｖinが基準電圧Ｖref より小さいとき
はＨレベルの出力信号Ｖout が出力される。尚、出力信
号バーＶout は出力信号Ｖout を反転したレベルにな
る。

【００５３】このように、本実施例のＣＭＯＳ比較器に
おいては、リセット動作によって差動部９２内に構成さ
れる２つのＣＭＯＳインバータの入出力電圧がそれぞれ
のＣＭＯＳインバータの各しきい値電圧ＶTH1,ＶTH2 に
収束し、比較動作において各しきい値電圧ＶTH1,ＶTH2
の差がとられるため、各しきい値電圧ＶTH1,ＶTH2 のバ
ラツキが補正されてオフセット電圧（ＶTH1 −ＶTH2 ）
が小さくなる。さらに、差動部９２で補正しきれずに僅
かに残ったオフセット電圧（ＶTH1 −ＶTH2 ）を、比較
動作において、オフセット補正回路２１によって相殺す
るため、出力信号Ｖout,バーＶout からは差動部９２の
オフセットによる誤差がほとんど排除される。従って、
入力電圧Ｖinと基準電圧Ｖref の比較精度を極めて高く
することができる。

【００５４】また、スイッチＳ１１とスイッチＳ１４、
スイッチＳ１２とスイッチＳ１３、スイッチＳ１５とス
イッチＳ１６、スイッチＳ２１とスイッチＳ２２はそれ
ぞれ対称にオンオフ動作するため、クロックフィールド
スルーは発生しない。

【００５５】さらに、差動部９２をオフセット補正回路
２１を介してストローブラッチ回路２２に結合したこと
により、差動部９２の差動電流の変化から出力信号Ｖou
t,バーＶout を求めることができる。従って、差動部９
２の電圧利得を小さくできるため、リセット動作におい
て差動部９２内に構成される２つのＣＭＯＳインバータ
の入出力電圧がそれぞれのＣＭＯＳインバータの各しき
い値電圧ＶTH1,ＶTH2に収束するまでの時間が短くな
り、リセット期間を短縮することができる。

【００５６】加えて、オフセット補正回路２１およびス
トローブラッチ回路２２の消費電力は差動部９２に比べ
て小さいため、差動部９２を多段構成にする従来例に比
べて消費電力を小さくすることができると共に、回路構
成を小さくすることができる。

【００５７】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、図５に示すように、オフセット補正
回路２１を省略して差動部９２の出力を直接ストローブ
ラッチ回路２２に入力するようにしてもよい。その場合
は、差動部９２とストローブラッチ回路２２をカレント
ミラー回路で結合するため、図６に示すように、各ＰＭ
ＯＳトランジスタＴ３３，Ｔ３５に各ＰＭＯＳトランジ
スタＴ３９，Ｔ４０を並列に接続し、各ＰＭＯＳトラン
ジスタＴ３９，Ｔ４０の各ゲートを入力端子Ｉｂ，バー
Ｉｂに接続する。また、各ＣＭＯＳインバータ３２，３
３は、ＣＭＯＳインバータ３１の出力と高電位側電源Ｖ
D 間において並列に接続する。

【００５８】また、図７に示すように、ストローブラッ
チ回路２２を省略してオフセット補正回路２１から出力
信号Ｖout,バーＶout を出力するようにしてもよい。そ
の場合、オフセット補正回路２１は図３に示す構成のま
までもよいが、図８に示すように、オフセット補正回路
２１の出力を、ＰＭＯＳトランジスタＴ２５，Ｔ２６に
よって構成された交差結合ラッチに入力し、その交差結
合ラッチから出力信号Ｖout,バーＶout を出力するよう
にしてもよい。

【００５９】

【発明の効果】以上詳述したように本発明によれば、回
路構成が小さく低消費電力で高精度なＣＭＯＳ比較器を
提供できる優れた効果がある。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例のＣＭＯＳ比較器
のブロック回路図である。

【図２】図１のＣＭＯＳ比較器の各波形図である。

【図３】図１のＣＭＯＳ比較器のオフセット補正回路２
１の回路図である。

【図４】図１のＣＭＯＳ比較器のストローブラッチ回路
２２の回路図である。

【図５】別の実施例のＣＭＯＳ比較器のブロック回路図
である。

【図６】図５のＣＭＯＳ比較器のオフセット補正回路２
１の回路図である。

【図７】別の実施例のＣＭＯＳ比較器のブロック回路図
である。

【図８】図７のＣＭＯＳ比較器のオフセット補正回路２
１の回路図である。

【図９】差動型ＣＭＯＳ比較器の回路図である。

【図１０】チョッパ型ＣＭＯＳ比較器の回路図である。

【図１１】チョッパ型ＣＭＯＳ比較器および差動チョッ
パ型ＣＭＯＳ比較器の各波形図である。

【図１２】差動チョッパ型ＣＭＯＳ比較器のブロック回
路図である。

【図１３】多段構成の差動チョッパ型ＣＭＯＳ比較器の
ブロック回路図である。

【図１４】クロックフィールドスルーの発生を防止した
多段構成の差動チョッパ型ＣＭＯＳ比較器のブロック回
路図である。

【図１５】差動部９２の回路図である。

【符号の説明】

Ｖin 入力電圧Ｖref 基準電圧２１オフセット補正回路２２ストローブラッチ回路Ｓ１１〜Ｓ１６差動チョッパ型ＣＭＯＳ比較器を構成
するスイッチＣ１，Ｃ２差動チョッパ型ＣＭＯＳ比較器を構成する
コンデンサ９２差動チョッパ型ＣＭＯＳ比較器を構成する差動部

Claims

【特許請求の範囲】

【請求項１】リセット動作と比較動作とを切り換え、
入力電圧（Ｖin）と基準電圧（Ｖref)の大小を比較する
差動チョッパ型ＣＭＯＳ比較器において、差動チョッパ型ＣＭＯＳ比較器に対してカレントミラー
回路によって結合され、差動チョッパ型ＣＭＯＳ比較器
のオフセットをリセット動作において記憶し、比較動作
においてオフセット分を打ち消して差動チョッパ型ＣＭ
ＯＳ比較器の出力を補正するオフセット補正回路（２
１）と、オフセット補正回路（２１）の出力電流の変化に応じて
入力電圧（Ｖin）と基準電圧（Ｖref)の大小に対応する
ハイ・ローレベルの電圧をラッチするストローブラッチ
回路（２２）とを備えたことを特徴とする差動チョッパ
型ＣＭＯＳ比較器。
【請求項２】リセット動作と比較動作とを切り換え、
入力電圧（Ｖin）と基準電圧（Ｖref)の大小を比較する
差動チョッパ型ＣＭＯＳ比較器において、差動チョッパ型ＣＭＯＳ比較器に対してカレントミラー
回路によって結合され、差動チョッパ型ＣＭＯＳ比較器
のオフセットをリセット動作において記憶し、比較動作
においてオフセット分を打ち消して差動チョッパ型ＣＭ
ＯＳ比較器の出力を補正すると共に、差動チョッパ型Ｃ
ＭＯＳ比較器の出力電流の変化に応じて入力電圧（Ｖi
n）と基準電圧（Ｖref)の大小に対応するハイ・ローレ
ベルの電圧をラッチするオフセット補正回路（２１）を
備えたことを特徴とする差動チョッパ型ＣＭＯＳ比較
器。
【請求項３】入力電圧（Ｖin）と基準電圧（Ｖref)の
大小を比較する差動チョッパ型ＣＭＯＳ比較器におい
て、差動チョッパ型ＣＭＯＳ比較器に対してカレントミラー
回路によって結合され、差動チョッパ型ＣＭＯＳ比較器
の出力電流の変化に応じて入力電圧（Ｖin）と基準電圧
（Ｖref)の大小に対応するハイ・ローレベルの電圧をラ
ッチするストローブラッチ回路（２２）を備えたことを
特徴とする差動チョッパ型ＣＭＯＳ比較器。