JPH07134899A - センスアンプ - Google Patents
センスアンプInfo
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- JPH07134899A JPH07134899A JP5307159A JP30715993A JPH07134899A JP H07134899 A JPH07134899 A JP H07134899A JP 5307159 A JP5307159 A JP 5307159A JP 30715993 A JP30715993 A JP 30715993A JP H07134899 A JPH07134899 A JP H07134899A
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- sense amplifier
- transistor
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Abstract
(57)【要約】
【目的】 オフセットを従来に比べて格段に小さくする
ことを可能にしたセンスアンプを提供する。 【構成】 クロックφで制御される電流センス方式のＭ
ＯＳ型センスアンプにおいて、出力ノードＮ１０と接地
間にＮＭＯＳトランジスタＭ５を接続するとともに、出
力ノードＮ１０とＮＭＯＳトランジスタＭ５のゲートと
の間にスイッチＳを、ＮＭＯＳトランジスタＭ５のゲー
トと接地間にキャパシタＣをそれぞれ接続し、クロック
φによりスイッチＳをオン／オフ制御することによって
オフセット検出モードとセンス・モードとを切り換え、
オフセット検出モードでオフセットをキャパシタＣに電
圧として保持し、センス時にその電圧を用いて動作点を
補正する。
ことを可能にしたセンスアンプを提供する。 【構成】 クロックφで制御される電流センス方式のＭ
ＯＳ型センスアンプにおいて、出力ノードＮ１０と接地
間にＮＭＯＳトランジスタＭ５を接続するとともに、出
力ノードＮ１０とＮＭＯＳトランジスタＭ５のゲートと
の間にスイッチＳを、ＮＭＯＳトランジスタＭ５のゲー
トと接地間にキャパシタＣをそれぞれ接続し、クロック
φによりスイッチＳをオン／オフ制御することによって
オフセット検出モードとセンス・モードとを切り換え、
オフセット検出モードでオフセットをキャパシタＣに電
圧として保持し、センス時にその電圧を用いて動作点を
補正する。
Description
【０００１】
【産業上の利用分野】本発明は、センスアンプに関し、
特に電流センス方式のＭＯＳ型センスアンプに関する。
特に電流センス方式のＭＯＳ型センスアンプに関する。
【０００２】
【従来の技術】ＭＯＳ型センスアンプには、電圧センス
方式のものと、電流センス方式のものとがある。そし
て、電圧センス方式のＭＯＳ型のアンプでは、オフセッ
トをキャンセルするいわゆるオート・ゼロ機能が実用化
されており、Ａ／Ｄコンバータなどで使われている。一
方、電流センス方式のＭＯＳ型のアンプは、近年、ＣＭ
ＯＳメモリのセンスアンプとして、信号線の低振幅化が
可能となることから、注目されるようになってきてい
る。
方式のものと、電流センス方式のものとがある。そし
て、電圧センス方式のＭＯＳ型のアンプでは、オフセッ
トをキャンセルするいわゆるオート・ゼロ機能が実用化
されており、Ａ／Ｄコンバータなどで使われている。一
方、電流センス方式のＭＯＳ型のアンプは、近年、ＣＭ
ＯＳメモリのセンスアンプとして、信号線の低振幅化が
可能となることから、注目されるようになってきてい
る。
【０００３】従来、この電流センス方式のセンスアンプ
は、図４に示すように、ゲート及びドレインが共通接続
されたＰＭＯＳトランジスタＭ１と、このＰＭＯＳトラ
ンジスタＭ１のドレインと接地間に接続されたＮＭＯＳ
トランジスタＭ２と、ＰＭＯＳトランジスタＭ１とゲー
トが共通接続されたＰＭＯＳトランジスタＭ３と、この
ＰＭＯＳトランジスタＭ３のドレインと接地間に接続さ
れかつゲート及びドレインがＮＭＯＳトランジスタＭ２
のゲートと共通接続されたＮＭＯＳトランジスタＭ４と
からなる電流ミラー回路によって構成されていた。
は、図４に示すように、ゲート及びドレインが共通接続
されたＰＭＯＳトランジスタＭ１と、このＰＭＯＳトラ
ンジスタＭ１のドレインと接地間に接続されたＮＭＯＳ
トランジスタＭ２と、ＰＭＯＳトランジスタＭ１とゲー
トが共通接続されたＰＭＯＳトランジスタＭ３と、この
ＰＭＯＳトランジスタＭ３のドレインと接地間に接続さ
れかつゲート及びドレインがＮＭＯＳトランジスタＭ２
のゲートと共通接続されたＮＭＯＳトランジスタＭ４と
からなる電流ミラー回路によって構成されていた。
【０００４】このセンスアンプにおいて、コンプリメン
タリな電流Ｉin，Ｉinb がＰＭＯＳトランジスタＭ１，
Ｍ３の各ソースに入力される。出力電圧Ｖout は、ＰＭ
ＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４のド
レイン共通接続点である出力ノードＮ４０から導出され
る。ここで、ＮＭＯＳトランジスタＭ２とＰＭＯＳトラ
ンジスタＭ３の各しきい値電圧Ｖthがそれぞれ本来の値
Ｖtn，Ｖtpからずれて、Ｖn ＝Ｖtn＋Ｖa ，Ｖp ＝Ｖtp
＋Ｖb になったとする。
タリな電流Ｉin，Ｉinb がＰＭＯＳトランジスタＭ１，
Ｍ３の各ソースに入力される。出力電圧Ｖout は、ＰＭ
ＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４のド
レイン共通接続点である出力ノードＮ４０から導出され
る。ここで、ＮＭＯＳトランジスタＭ２とＰＭＯＳトラ
ンジスタＭ３の各しきい値電圧Ｖthがそれぞれ本来の値
Ｖtn，Ｖtpからずれて、Ｖn ＝Ｖtn＋Ｖa ，Ｖp ＝Ｖtp
＋Ｖb になったとする。
【０００５】このとき、出力電圧Ｖout には、このオフ
セットによって
セットによって
【数１】 で与えられる電圧分が重畳される。ここで、Ａ＝ｇm2ｇ
m3／ｇm1ｇm4である。但し、ｇm1〜ｇm4は、ＭＯＳトラ
ンジスタＭ１〜Ｍ４の各相互コンダクタンスである。な
お、ここでは、簡単のため、出力コンダクタンスの効果
を無視した。
m3／ｇm1ｇm4である。但し、ｇm1〜ｇm4は、ＭＯＳトラ
ンジスタＭ１〜Ｍ４の各相互コンダクタンスである。な
お、ここでは、簡単のため、出力コンダクタンスの効果
を無視した。
【０００６】
【発明が解決しようとする課題】上記構成の従来の電流
センス方式のセンスアンプでは、ある程度のオフセット
低減効果を持っているが、オフセットを十分に小さくす
ることはできなかった。特に、大容量高速メモリでは、
センスアンプが直列に複数段接続されるため、オフセッ
トの影響が増幅され、高速動作にとって大きな問題とな
る。このオフセットは、ＭＯＳトランジスタのチャネル
長のばらつきによるものが多いため、従来は、センスア
ンプに使うＭＯＳトランジスタのチャネル長を許容され
る最小長よりも十分に長くする必要があり、よってセン
スアンプのゲインが高くなり、高速動作させることが困
難となっていた。
センス方式のセンスアンプでは、ある程度のオフセット
低減効果を持っているが、オフセットを十分に小さくす
ることはできなかった。特に、大容量高速メモリでは、
センスアンプが直列に複数段接続されるため、オフセッ
トの影響が増幅され、高速動作にとって大きな問題とな
る。このオフセットは、ＭＯＳトランジスタのチャネル
長のばらつきによるものが多いため、従来は、センスア
ンプに使うＭＯＳトランジスタのチャネル長を許容され
る最小長よりも十分に長くする必要があり、よってセン
スアンプのゲインが高くなり、高速動作させることが困
難となっていた。
【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、オフセットを従来に
比べて格段に小さくすることを可能にしたセンスアンプ
を提供することにある。
であり、その目的とするところは、オフセットを従来に
比べて格段に小さくすることを可能にしたセンスアンプ
を提供することにある。
【０００８】
【課題を解決するための手段】本発明によるセンスアン
プは、電流ミラー回路構成のセンスアンプであって、出
力ノードと基準電位点との間に接続されたＭＯＳトラン
ジスタと、出力ノードと上記ＭＯＳトランジスタのゲー
トとの間に接続されかつクロックによりオン／オフ制御
されるスイッチ手段と、上記ＭＯＳトランジスタのゲー
トと基準電位点との間に接続された容量手段とを備えた
構成となっている。
プは、電流ミラー回路構成のセンスアンプであって、出
力ノードと基準電位点との間に接続されたＭＯＳトラン
ジスタと、出力ノードと上記ＭＯＳトランジスタのゲー
トとの間に接続されかつクロックによりオン／オフ制御
されるスイッチ手段と、上記ＭＯＳトランジスタのゲー
トと基準電位点との間に接続された容量手段とを備えた
構成となっている。
【０００９】
【作用】上記構成のセンスアンプにおいて、クロックの
最初の半サイクルでスイッチ手段を閉じ（オン状態）、
コンプリメンタリな入力電流を共に０にすると、オフセ
ットに起因する電圧が出力ノードに現れる。この電圧は
容量手段にオフセットとして保持される。クロックの次
の半サイクルでスイッチ手段を開き（オフ状態）、入力
電流を供給してセンス・モードに入る。この時、容量手
段に保持した電圧を用いて動作点を補正する。
最初の半サイクルでスイッチ手段を閉じ（オン状態）、
コンプリメンタリな入力電流を共に０にすると、オフセ
ットに起因する電圧が出力ノードに現れる。この電圧は
容量手段にオフセットとして保持される。クロックの次
の半サイクルでスイッチ手段を開き（オフ状態）、入力
電流を供給してセンス・モードに入る。この時、容量手
段に保持した電圧を用いて動作点を補正する。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明による電流センス方式のセ
ンスアンプの一実施例を示す回路図である。図１におい
て、ゲート及びドレインが共通接続されたＰＭＯＳトラ
ンジスタＭ１と、このＰＭＯＳトランジスタＭ１のドレ
インと接地（基準電位点）間に接続されたＮＭＯＳトラ
ンジスタＭ２と、ＰＭＯＳトランジスタＭ１とゲートが
共通接続されたＰＭＯＳトランジスタＭ３と、このＰＭ
ＯＳトランジスタＭ３のドレインと接地間に接続されか
つゲート及びドレインがＮＭＯＳトランジスタＭ２のゲ
ートと共通接続されたＮＭＯＳトランジスタＭ４とによ
って電流ミラー回路１０が構成されている。
に説明する。図１は、本発明による電流センス方式のセ
ンスアンプの一実施例を示す回路図である。図１におい
て、ゲート及びドレインが共通接続されたＰＭＯＳトラ
ンジスタＭ１と、このＰＭＯＳトランジスタＭ１のドレ
インと接地（基準電位点）間に接続されたＮＭＯＳトラ
ンジスタＭ２と、ＰＭＯＳトランジスタＭ１とゲートが
共通接続されたＰＭＯＳトランジスタＭ３と、このＰＭ
ＯＳトランジスタＭ３のドレインと接地間に接続されか
つゲート及びドレインがＮＭＯＳトランジスタＭ２のゲ
ートと共通接続されたＮＭＯＳトランジスタＭ４とによ
って電流ミラー回路１０が構成されている。
【００１１】この電流ミラー回路１０の出力端である出
力ノードＮ１０と接地間には、ＮＭＯＳトランジスタＭ
５が接続されている。また、出力ノードＮ１０とＮＭＯ
ＳトランジスタＭ５のゲートとの間には、スイッチ（ス
イッチ手段）Ｓが接続されている。このスイッチＳは、
クロックφによってオン／オフ制御される。さらに、Ｎ
ＭＯＳトランジスタＭ５と接地間には、キャパシタ（容
量手段）Ｃが接続されている。
力ノードＮ１０と接地間には、ＮＭＯＳトランジスタＭ
５が接続されている。また、出力ノードＮ１０とＮＭＯ
ＳトランジスタＭ５のゲートとの間には、スイッチ（ス
イッチ手段）Ｓが接続されている。このスイッチＳは、
クロックφによってオン／オフ制御される。さらに、Ｎ
ＭＯＳトランジスタＭ５と接地間には、キャパシタ（容
量手段）Ｃが接続されている。
【００１２】上記の回路構成において、先ず、クロック
φの最初の半サイクルでスイッチＳを閉じ（オン状
態）、入力電流Ｉin＝Ｉinb ＝０とする。この状態をオ
フセット検出モードと呼ぶものとする。このオフセット
検出モードでは、オフセットに起因する電圧ΔＶAZが、
出力ノードＮ１０に現れる。この電圧ΔＶAZは、
φの最初の半サイクルでスイッチＳを閉じ（オン状
態）、入力電流Ｉin＝Ｉinb ＝０とする。この状態をオ
フセット検出モードと呼ぶものとする。このオフセット
検出モードでは、オフセットに起因する電圧ΔＶAZが、
出力ノードＮ１０に現れる。この電圧ΔＶAZは、
【数２】 なる式で表される。
【００１３】ここで、ＡAZ＝ｇm2ｇm3／ｇm1（ｇm4＋ｇ
m5）である。但し、ｇm1〜ｇm5は、ＭＯＳトランジスタ
Ｍ１〜Ｍ５の各相互コンダクタンスである。数２の式か
ら明らかなように、ループゲインＡがＮＭＯＳトランジ
スタＭ５がある分だけ小さくなり、オフセットに起因す
る電圧ΔＶAZは小さくなる。クロックφの次の半サイク
ルでは、スイッチＳを開き（オフ状態）、入力電流Ｉi
n，Ｉinb を供給し、センス・モードに入る。
m5）である。但し、ｇm1〜ｇm5は、ＭＯＳトランジスタ
Ｍ１〜Ｍ５の各相互コンダクタンスである。数２の式か
ら明らかなように、ループゲインＡがＮＭＯＳトランジ
スタＭ５がある分だけ小さくなり、オフセットに起因す
る電圧ΔＶAZは小さくなる。クロックφの次の半サイク
ルでは、スイッチＳを開き（オフ状態）、入力電流Ｉi
n，Ｉinb を供給し、センス・モードに入る。
【００１４】センス・モードに入った時、ＮＭＯＳトラ
ンジスタＭ５のゲート電圧はキャパシタＣによってオフ
セット検出モード時の値に保たれ、直流電流源として働
く。したがって、交流的には、小信号特性、つまり増幅
度は変わらない。これにより、入力換算オフセットは、
ＡAZ（１−Ａ）／Ａ（１−ＡAZ）倍だけ小さくなる。
ンジスタＭ５のゲート電圧はキャパシタＣによってオフ
セット検出モード時の値に保たれ、直流電流源として働
く。したがって、交流的には、小信号特性、つまり増幅
度は変わらない。これにより、入力換算オフセットは、
ＡAZ（１−Ａ）／Ａ（１−ＡAZ）倍だけ小さくなる。
【００１５】上述したように、入力電流Ｉin，Ｉinb が
０のときに発生する出力電圧Ｖoutを、オフセットに起
因する電圧ΔＶAZとしてキャパシタＣを使って保持し、
センス時にその電圧ΔＶAZ分だけセンスアンプの動作点
を補正することにより、オフセットを従来に比べて格段
に小さくすることができる。その結果、オフセットによ
るセンスアンプのスピード低下、つまり製造歩留り低下
及び性能低下を防止できる。また、製造ばらつきの許容
度が増すため、チャネル長の短いＭＯＳトランジスタを
使えるようになることから、センスアンプのより高速化
が図れる。
０のときに発生する出力電圧Ｖoutを、オフセットに起
因する電圧ΔＶAZとしてキャパシタＣを使って保持し、
センス時にその電圧ΔＶAZ分だけセンスアンプの動作点
を補正することにより、オフセットを従来に比べて格段
に小さくすることができる。その結果、オフセットによ
るセンスアンプのスピード低下、つまり製造歩留り低下
及び性能低下を防止できる。また、製造ばらつきの許容
度が増すため、チャネル長の短いＭＯＳトランジスタを
使えるようになることから、センスアンプのより高速化
が図れる。
【００１６】図２は、図１の具体的な構成を示す回路図
であり、図中、図１と同等部分には同一符号を付して示
してある。本具体例においては、スイッチＳ及びキャパ
シタＣをＭＯＳトランジスタを用いて構成している。す
なわち、出力ノードＮ１０とＮＭＯＳトランジスタＭ５
のゲートとの間に互いに並列接続されたＰＭＯＳトラン
ジスタＭ６及びＮＭＯＳトランジスタＭ７によってスイ
ッチＳが構成されている。そして、ＰＭＯＳトランジス
タＭ６及びＮＭＯＳトランジスタＭ７の各ゲートに、互
いに逆相のクロックφ，φb が印加される。
であり、図中、図１と同等部分には同一符号を付して示
してある。本具体例においては、スイッチＳ及びキャパ
シタＣをＭＯＳトランジスタを用いて構成している。す
なわち、出力ノードＮ１０とＮＭＯＳトランジスタＭ５
のゲートとの間に互いに並列接続されたＰＭＯＳトラン
ジスタＭ６及びＮＭＯＳトランジスタＭ７によってスイ
ッチＳが構成されている。そして、ＰＭＯＳトランジス
タＭ６及びＮＭＯＳトランジスタＭ７の各ゲートに、互
いに逆相のクロックφ，φb が印加される。
【００１７】また、ＮＭＯＳトランジスタＭ５のゲート
とゲートが共通接続されかつソース及びドレインが接地
されたＮＭＯＳトランジスタＭ８が設けられ、このＮＭ
ＯＳトランジスタＭ８のゲート容量がキャパシタＣとし
て用いられている。このキャパシタＣは、オフセットに
起因する電圧ΔＶAZを保持するためだけの作用をなすも
のであることから、ＭＯＳトランジスタのゲート容量で
良いのである。
とゲートが共通接続されかつソース及びドレインが接地
されたＮＭＯＳトランジスタＭ８が設けられ、このＮＭ
ＯＳトランジスタＭ８のゲート容量がキャパシタＣとし
て用いられている。このキャパシタＣは、オフセットに
起因する電圧ΔＶAZを保持するためだけの作用をなすも
のであることから、ＭＯＳトランジスタのゲート容量で
良いのである。
【００１８】図３は、図２とコンプリメンタリな回路構
成を示す回路図であり、図中、図２と同等部分には同一
符号を付して示してある。本具体例では、電流ミラー回
路２０が図２の電流ミラー回路１０とコンプリメンタリ
な回路構成の関係にあることから、その出力ノードＮ２
０と電源（基準電位点）との間にＰＭＯＳトランジスタ
Ｍ５′が接続され、このＰＭＯＳトランジスタＭ５′の
ゲートと出力ノードＮ２０との間にＰＭＯＳトランジス
タＭ６及びＮＭＯＳトランジスタＭ７が接続されてスイ
ッチＳを構成している。
成を示す回路図であり、図中、図２と同等部分には同一
符号を付して示してある。本具体例では、電流ミラー回
路２０が図２の電流ミラー回路１０とコンプリメンタリ
な回路構成の関係にあることから、その出力ノードＮ２
０と電源（基準電位点）との間にＰＭＯＳトランジスタ
Ｍ５′が接続され、このＰＭＯＳトランジスタＭ５′の
ゲートと出力ノードＮ２０との間にＰＭＯＳトランジス
タＭ６及びＮＭＯＳトランジスタＭ７が接続されてスイ
ッチＳを構成している。
【００１９】また、ＰＭＯＳトランジスタＭ５′のゲー
トとゲートが共通接続され、ソース及びドレインが電源
に共通接続されてＰＭＯＳトランジスタＭ８′が設けら
れ、このＰＭＯＳトランジスタＭ８′のゲート容量がキ
ャパシタＣとして用いられている。上記の回路構成にお
いては、ＰＭＯＳトランジスタＭ５′がＰＭＯＳトラン
ジスタＭ３に対して並列に接続されることになるが、動
作原理は図２の回路構成のものと同じである。
トとゲートが共通接続され、ソース及びドレインが電源
に共通接続されてＰＭＯＳトランジスタＭ８′が設けら
れ、このＰＭＯＳトランジスタＭ８′のゲート容量がキ
ャパシタＣとして用いられている。上記の回路構成にお
いては、ＰＭＯＳトランジスタＭ５′がＰＭＯＳトラン
ジスタＭ３に対して並列に接続されることになるが、動
作原理は図２の回路構成のものと同じである。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
クロックで制御される電流センス方式のＭＯＳ型センス
アンプにおいて、クロックによりオフセット検出モード
とセンス・モードとを切り換え、オフセット検出モード
でオフセットをキャパシタに電圧として保持し、かつセ
ンス時にその電圧を用いて動作点を補正するようにした
ので、オフセットを従来に比べて格段に小さくすること
が可能となる。これにより、オフセットによるセンスア
ンプのスピード低下、つまり製造歩留り低下及び性能低
下を防止できるとともに、製造ばらつきの許容度が増す
ため、チャネル長の短いＭＯＳトランジスタを使えるよ
うになることから、センスアンプのより高速化が図れる
ことになる。
クロックで制御される電流センス方式のＭＯＳ型センス
アンプにおいて、クロックによりオフセット検出モード
とセンス・モードとを切り換え、オフセット検出モード
でオフセットをキャパシタに電圧として保持し、かつセ
ンス時にその電圧を用いて動作点を補正するようにした
ので、オフセットを従来に比べて格段に小さくすること
が可能となる。これにより、オフセットによるセンスア
ンプのスピード低下、つまり製造歩留り低下及び性能低
下を防止できるとともに、製造ばらつきの許容度が増す
ため、チャネル長の短いＭＯＳトランジスタを使えるよ
うになることから、センスアンプのより高速化が図れる
ことになる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の具体的な回路構成を示す回路図である。
【図３】図２とコンプリメンタリな回路構成を示す回路
図である。
図である。
【図４】従来例を示す回路図である。
１０，２０ 電流ミラー回路 Ｃ キャパシタ Ｎ１０，Ｎ２０ 出力ノード Ｓ スイッチ
Claims (1)
- 【請求項１】 電流ミラー回路構成のセンスアンプであ
って、 出力ノードと基準電位点との間に接続されたＭＯＳトラ
ンジスタと、 前記出力ノードと前記ＭＯＳトランジスタのゲートとの
間に接続されかつクロックによりオン／オフ制御される
スイッチ手段と、 前記ＭＯＳトランジスタのゲートと基準電位点との間に
接続された容量手段とを備えたことを特徴とするセンス
アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5307159A JPH07134899A (ja) | 1993-11-11 | 1993-11-11 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5307159A JPH07134899A (ja) | 1993-11-11 | 1993-11-11 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07134899A true JPH07134899A (ja) | 1995-05-23 |
Family
ID=17965743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5307159A Pending JPH07134899A (ja) | 1993-11-11 | 1993-11-11 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07134899A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017158466A1 (en) * | 2016-03-18 | 2017-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| JP2019003464A (ja) * | 2017-06-16 | 2019-01-10 | 株式会社半導体エネルギー研究所 | 半導体装置、演算回路及び電子機器 |
| JP2019511804A (ja) * | 2016-03-11 | 2019-04-25 | マイクロン テクノロジー，インク． | 強誘電体メモリセルのセンシングのためのオフセット補償 |
-
1993
- 1993-11-11 JP JP5307159A patent/JPH07134899A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019511804A (ja) * | 2016-03-11 | 2019-04-25 | マイクロン テクノロジー，インク． | 強誘電体メモリセルのセンシングのためのオフセット補償 |
| WO2017158466A1 (en) * | 2016-03-18 | 2017-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| JP2017174425A (ja) * | 2016-03-18 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び該半導体装置を利用したシステム |
| US10664748B2 (en) | 2016-03-18 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| US10769520B2 (en) | 2016-03-18 | 2020-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| US11003986B2 (en) | 2016-03-18 | 2021-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| US11636883B2 (en) | 2016-03-18 | 2023-04-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| JP2019003464A (ja) * | 2017-06-16 | 2019-01-10 | 株式会社半導体エネルギー研究所 | 半導体装置、演算回路及び電子機器 |
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