JP3251097B2 - コンパレータ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は電子、通信分野などで利
用されるＭＯＳトランジスタを用いたコンパレータに関
するものである。
用されるＭＯＳトランジスタを用いたコンパレータに関
するものである。
【０００２】
【従来の技術】近年、電子分野などにおいて、ＭＯＳト
ランジスタを用いたコンパレータが必要とされるように
なってきた。
ランジスタを用いたコンパレータが必要とされるように
なってきた。
【０００３】以下、従来のＭＯＳトランジスタを用いた
コンパレータについて説明する。図４は従来のＭＯＳト
ランジスタを用いたコンパレータの構成例を示す図であ
り、Ｍ１，Ｍ２は同タイプのＭＯＳトランジスタ、Ｍ
３，Ｍ４はＭ１，Ｍ２とは異種のタイプの入力ＭＯＳト
ランジスタ、Ｍ５，Ｍ６は出力ＭＯＳトランジスタであ
る。ＶDDは電源端子、Ｖ1，Ｖ2は入力端子、Ｖ0は出力
端子、Ｉ0は電流源である。
コンパレータについて説明する。図４は従来のＭＯＳト
ランジスタを用いたコンパレータの構成例を示す図であ
り、Ｍ１，Ｍ２は同タイプのＭＯＳトランジスタ、Ｍ
３，Ｍ４はＭ１，Ｍ２とは異種のタイプの入力ＭＯＳト
ランジスタ、Ｍ５，Ｍ６は出力ＭＯＳトランジスタであ
る。ＶDDは電源端子、Ｖ1，Ｖ2は入力端子、Ｖ0は出力
端子、Ｉ0は電流源である。
【０００４】以上のように構成されたＭＯＳトランジス
タを用いたコンパレータについて、以下その動作を説明
する。
タを用いたコンパレータについて、以下その動作を説明
する。
【０００５】まず電源端子ＶDDに電圧が印加されると、
入力ＭＯＳトランジスタＭ３，Ｍ４は飽和領域で動作
し、Ｍ３に流れる電流Ｉ1と、Ｍ４に流れる電流Ｉ2とが
現れる。この例においては、 Ｉ1＝Ｋ（Ｖ1−ＶS−ＶT0）2 Ｉ2＝Ｋ（Ｖ2−ＶS−ＶT0）2 Ｉ1＋Ｉ2＝Ｉ0 となる。
入力ＭＯＳトランジスタＭ３，Ｍ４は飽和領域で動作
し、Ｍ３に流れる電流Ｉ1と、Ｍ４に流れる電流Ｉ2とが
現れる。この例においては、 Ｉ1＝Ｋ（Ｖ1−ＶS−ＶT0）2 Ｉ2＝Ｋ（Ｖ2−ＶS−ＶT0）2 Ｉ1＋Ｉ2＝Ｉ0 となる。
【０００６】ここで、ＶSはソース電圧、ＶT0はしきい
値電圧である。Ｋは、ＭＯＳトランジスタの特性を表わ
す比例定数で利得因子と呼ばれ、 Ｋ＝（μnＣox）／２・（Ｗ／Ｌ′） である。ただし、μnは電子の移動度、Ｃoxは酸化膜容
量、Ｗはゲート幅、Ｌ′は実効ゲート長である。
値電圧である。Ｋは、ＭＯＳトランジスタの特性を表わ
す比例定数で利得因子と呼ばれ、 Ｋ＝（μnＣox）／２・（Ｗ／Ｌ′） である。ただし、μnは電子の移動度、Ｃoxは酸化膜容
量、Ｗはゲート幅、Ｌ′は実効ゲート長である。
【０００７】また、Ｖ1＞Ｖ2のときＩ1＞Ｉ2となり、Ｖ
0はＬｏｗ出力となる。一方、Ｖ1＜Ｖ2のときＩ1＜Ｉ2
となり、Ｖ0はＨｉｇｈ出力となる。この際、ＭＯＳト
ランジスタＭ１，Ｍ２はカレントミラー比１で動作する
ので、入力ＭＯＳトランジスタＭ３，Ｍ４の電流特性値
が重要である。これらの入力ＭＯＳトランジスタＭ３，
Ｍ４に現れる電流Ｉ1，Ｉ2は、ＶSを消去すると、 Ｉ1＝Ｉ0／２＋Ｋ（Ｖ1−Ｖ2）／２ ・（２Ｉ0／Ｋ−（Ｖ1−Ｖ2）2）1/2 Ｉ2＝Ｉ0／２−Ｋ（Ｖ1−Ｖ2）／２ ・（２Ｉ0／Ｋ−（Ｖ1−Ｖ2）2）1/2 となる。
0はＬｏｗ出力となる。一方、Ｖ1＜Ｖ2のときＩ1＜Ｉ2
となり、Ｖ0はＨｉｇｈ出力となる。この際、ＭＯＳト
ランジスタＭ１，Ｍ２はカレントミラー比１で動作する
ので、入力ＭＯＳトランジスタＭ３，Ｍ４の電流特性値
が重要である。これらの入力ＭＯＳトランジスタＭ３，
Ｍ４に現れる電流Ｉ1，Ｉ2は、ＶSを消去すると、 Ｉ1＝Ｉ0／２＋Ｋ（Ｖ1−Ｖ2）／２ ・（２Ｉ0／Ｋ−（Ｖ1−Ｖ2）2）1/2 Ｉ2＝Ｉ0／２−Ｋ（Ｖ1−Ｖ2）／２ ・（２Ｉ0／Ｋ−（Ｖ1−Ｖ2）2）1/2 となる。
【０００８】
【発明が解決しようとする課題】上記従来のコンパレー
タの構成は、入力電圧がＶ1＝Ｖ2のときにノイズに弱く
誤動作を起こすという欠点を有していた。
タの構成は、入力電圧がＶ1＝Ｖ2のときにノイズに弱く
誤動作を起こすという欠点を有していた。
【０００９】本発明は上記従来の問題点を解決するもの
で、ＭＯＳトランジスタ特性（バックゲート効果）を利
用することでヒステリシス特性を持ったコンパレータを
提供することを目的とする。
で、ＭＯＳトランジスタ特性（バックゲート効果）を利
用することでヒステリシス特性を持ったコンパレータを
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明のコンパレータは、従来のＭＯＳトランジスタ
を用いたコンパレータの出力ＭＯＳトランジスタに電圧
フォロアを接続し、該電圧フォロアを介して比較結果を
表わす出力電圧を入力ＭＯＳトランジスタのバックゲー
トに帰還することによりヒステリシス特性を実現したも
のである。
に本発明のコンパレータは、従来のＭＯＳトランジスタ
を用いたコンパレータの出力ＭＯＳトランジスタに電圧
フォロアを接続し、該電圧フォロアを介して比較結果を
表わす出力電圧を入力ＭＯＳトランジスタのバックゲー
トに帰還することによりヒステリシス特性を実現したも
のである。
【００１１】具体的に説明すると、請求項１の発明に係
るコンパレータは、図１に例示するように、各ソースを
共通接続した共通接続点と基準電位点との間に電流源
（Ｉ 0 ）を有し各ゲートに入力信号が入力される第１、
第２のＭＯＳトランジスタ（Ｍ３，Ｍ４）からなる差動
回路と、前記第２のＭＯＳトランジスタ（Ｍ４）のドレ
イン出力を反転するインバータ（Ｍ５，Ｍ６）と、ダイ
オード接続された複数のＭＯＳトランジスタを直列接続
してなるＭＯＳ直列回路（Ｍ８，Ｍ９，Ｍ１０） をソー
スと前記基準電位点との間に有しかつ前記インバータの
出力端にゲートを接続した第３のＭＯＳトランジスタ
（Ｍ７）からなるソースフォロアと、前記ＭＯＳ直列回
路をなす複数のＭＯＳトランジスタのうち前記基準電位
点に直接接続されかつドレイン・ソース間電圧を前記第
２のＭＯＳトランジスタ（Ｍ４）のバックゲートに帰還
する第４のＭＯＳトランジスタ（Ｍ１０）とを備え、前
記インバータの入力端又は出力端から出力信号を取り出
すようにしたものである。
るコンパレータは、図１に例示するように、各ソースを
共通接続した共通接続点と基準電位点との間に電流源
（Ｉ 0 ）を有し各ゲートに入力信号が入力される第１、
第２のＭＯＳトランジスタ（Ｍ３，Ｍ４）からなる差動
回路と、前記第２のＭＯＳトランジスタ（Ｍ４）のドレ
イン出力を反転するインバータ（Ｍ５，Ｍ６）と、ダイ
オード接続された複数のＭＯＳトランジスタを直列接続
してなるＭＯＳ直列回路（Ｍ８，Ｍ９，Ｍ１０） をソー
スと前記基準電位点との間に有しかつ前記インバータの
出力端にゲートを接続した第３のＭＯＳトランジスタ
（Ｍ７）からなるソースフォロアと、前記ＭＯＳ直列回
路をなす複数のＭＯＳトランジスタのうち前記基準電位
点に直接接続されかつドレイン・ソース間電圧を前記第
２のＭＯＳトランジスタ（Ｍ４）のバックゲートに帰還
する第４のＭＯＳトランジスタ（Ｍ１０）とを備え、前
記インバータの入力端又は出力端から出力信号を取り出
すようにしたものである。
【００１２】請求項２の発明に係るコンパレータは、図
２に例示するように、各ソースを共通接続した共通接続
点と基準電位点との間に電流源（Ｉ 0 ）を有し各ゲート
に入力信号が入力される第１、第２のＭＯＳトランジス
タ（Ｍ３，Ｍ４）からなる差動回路と、前記第２のＭＯ
Ｓトランジスタ（Ｍ４）のドレイン出力を反転する第１
のインバータ（Ｍ５，Ｍ６）と、前記第１のインバータ
の出力信号を反転する第２のインバータ（Ｍ１１，Ｍ１
２）と、ダイオード接続された複数のＭＯＳトランジス
タを直列接続してなるＭＯＳ直列回路（Ｍ１４，Ｍ１
５，Ｍ１６）をソースと前記基準電位点との間に有しか
つ前記第２のインバータの出力端にゲートを接続した第
３のＭＯＳトランジスタ（Ｍ１３）からなるソースフォ
ロアと、前記ＭＯＳ直列回路をなす複数のＭＯＳトラン
ジスタのうち前記基準電位点に直接接続されかつドレイ
ン・ソース間電圧を前記第１のＭＯＳトランジスタ（Ｍ
３）のバックゲートに帰還する第４のＭＯＳトランジス
タ（Ｍ１６）とを備え、前記第２のインバータの入力端
又は出力端から出力信号を取り出すようにしたものであ
る。
２に例示するように、各ソースを共通接続した共通接続
点と基準電位点との間に電流源（Ｉ 0 ）を有し各ゲート
に入力信号が入力される第１、第２のＭＯＳトランジス
タ（Ｍ３，Ｍ４）からなる差動回路と、前記第２のＭＯ
Ｓトランジスタ（Ｍ４）のドレイン出力を反転する第１
のインバータ（Ｍ５，Ｍ６）と、前記第１のインバータ
の出力信号を反転する第２のインバータ（Ｍ１１，Ｍ１
２）と、ダイオード接続された複数のＭＯＳトランジス
タを直列接続してなるＭＯＳ直列回路（Ｍ１４，Ｍ１
５，Ｍ１６）をソースと前記基準電位点との間に有しか
つ前記第２のインバータの出力端にゲートを接続した第
３のＭＯＳトランジスタ（Ｍ１３）からなるソースフォ
ロアと、前記ＭＯＳ直列回路をなす複数のＭＯＳトラン
ジスタのうち前記基準電位点に直接接続されかつドレイ
ン・ソース間電圧を前記第１のＭＯＳトランジスタ（Ｍ
３）のバックゲートに帰還する第４のＭＯＳトランジス
タ（Ｍ１６）とを備え、前記第２のインバータの入力端
又は出力端から出力信号を取り出すようにしたものであ
る。
【００１３】請求項３の発明に係るコンパレータは、図
３に例示するように、各ソースを共通接続した共通接続
点と基準電位点との間に電流源（Ｉ 0 ）を有し各ゲート
に入力信号が入力される第１、第２のＭＯＳトランジス
タ（Ｍ３，Ｍ４）からなる差動回路と、前記第２のＭＯ
Ｓトランジスタ（Ｍ４）のドレイン出力を反転する第１
のインバータ（Ｍ５，Ｍ６）と、ダイオード接続された
複数のＭＯＳトランジスタを直列接続してなる第１のＭ
ＯＳ直列回路（Ｍ８，Ｍ９，Ｍ１０）をソースと前記基
準電位点との間に有しかつ前記第１のインバータの出力
端にゲートを接 続した第３のＭＯＳトランジスタ（Ｍ
７）からなる第１のソースフォロアと、前記第１のＭＯ
Ｓ直列回路をなす複数のＭＯＳトランジスタのうち前記
基準電位点に直接接続されかつドレイン・ソース間電圧
を前記第２のＭＯＳトランジスタ（Ｍ４）のバックゲー
トに帰還する第４のＭＯＳトランジスタ（Ｍ１０）と、
前記第１のインバータの出力信号を反転する第２のイン
バータ（Ｍ１１，Ｍ１２）と、ダイオード接続された複
数のＭＯＳトランジスタを直列接続してなる第２のＭＯ
Ｓ直列回路（Ｍ１４，Ｍ１５，Ｍ１６）をソースと前記
基準電位点との間に有しかつ前記第２のインバータの出
力端にゲートを接続した第５のＭＯＳトランジスタ（Ｍ
１３）からなる第２のソースフォロアと、前記第２のＭ
ＯＳ直列回路をなす複数のＭＯＳトランジスタのうち前
記基準電位点に直接接続されかつドレイン・ソース間電
圧を前記第１のＭＯＳトランジスタ（Ｍ３）のバックゲ
ートに帰還する第６のＭＯＳトランジスタ（Ｍ１６）と
を備え、前記第１又は第２のインバータの出力端から出
力信号を取り出すようにしたものである。
３に例示するように、各ソースを共通接続した共通接続
点と基準電位点との間に電流源（Ｉ 0 ）を有し各ゲート
に入力信号が入力される第１、第２のＭＯＳトランジス
タ（Ｍ３，Ｍ４）からなる差動回路と、前記第２のＭＯ
Ｓトランジスタ（Ｍ４）のドレイン出力を反転する第１
のインバータ（Ｍ５，Ｍ６）と、ダイオード接続された
複数のＭＯＳトランジスタを直列接続してなる第１のＭ
ＯＳ直列回路（Ｍ８，Ｍ９，Ｍ１０）をソースと前記基
準電位点との間に有しかつ前記第１のインバータの出力
端にゲートを接 続した第３のＭＯＳトランジスタ（Ｍ
７）からなる第１のソースフォロアと、前記第１のＭＯ
Ｓ直列回路をなす複数のＭＯＳトランジスタのうち前記
基準電位点に直接接続されかつドレイン・ソース間電圧
を前記第２のＭＯＳトランジスタ（Ｍ４）のバックゲー
トに帰還する第４のＭＯＳトランジスタ（Ｍ１０）と、
前記第１のインバータの出力信号を反転する第２のイン
バータ（Ｍ１１，Ｍ１２）と、ダイオード接続された複
数のＭＯＳトランジスタを直列接続してなる第２のＭＯ
Ｓ直列回路（Ｍ１４，Ｍ１５，Ｍ１６）をソースと前記
基準電位点との間に有しかつ前記第２のインバータの出
力端にゲートを接続した第５のＭＯＳトランジスタ（Ｍ
１３）からなる第２のソースフォロアと、前記第２のＭ
ＯＳ直列回路をなす複数のＭＯＳトランジスタのうち前
記基準電位点に直接接続されかつドレイン・ソース間電
圧を前記第１のＭＯＳトランジスタ（Ｍ３）のバックゲ
ートに帰還する第６のＭＯＳトランジスタ（Ｍ１６）と
を備え、前記第１又は第２のインバータの出力端から出
力信号を取り出すようにしたものである。
【００１４】
【作用】請求項１の発明によれば、ダイオード接続され
た第４のＭＯＳトランジスタ（Ｍ１０）のドレイン・ソ
ース間電圧を第２のＭＯＳトランジスタ（Ｍ４）のバッ
クゲートに帰還することで、所定のヒステリシス幅を持
ったコンパレータを構成することができ、差動回路に入
力された２つの入力信号同士をレベル比較して波形整形
を行うことができる。例えば、第２のＭＯＳトランジス
タ（Ｍ４）側の入力Ｖ 2 を基準に第１のＭＯＳトランジ
スタ（Ｍ３）側の入力Ｖ 1 に入力信号が与えられる場合
のヒステリシス特性は、マイナス電位側に生じる。
た第４のＭＯＳトランジスタ（Ｍ１０）のドレイン・ソ
ース間電圧を第２のＭＯＳトランジスタ（Ｍ４）のバッ
クゲートに帰還することで、所定のヒステリシス幅を持
ったコンパレータを構成することができ、差動回路に入
力された２つの入力信号同士をレベル比較して波形整形
を行うことができる。例えば、第２のＭＯＳトランジス
タ（Ｍ４）側の入力Ｖ 2 を基準に第１のＭＯＳトランジ
スタ（Ｍ３）側の入力Ｖ 1 に入力信号が与えられる場合
のヒステリシス特性は、マイナス電位側に生じる。
【００１５】請求項２の発明によれば、ダイオード接続
された第４のＭＯＳトランジスタ（Ｍ１６）のドレイン
・ソース間電圧を第１のＭＯＳトランジスタ（Ｍ３）の
バックゲートに帰還することで、所定のヒステリシス幅
を持ったコンパレータを構成することができ、差動回路
に入力された２つの入力信号同士をレベル比較して波形
整形を行うことができる。例えば、第２のＭＯＳトラン
ジスタ（Ｍ４）側の入力Ｖ 2 を基準に第１のＭＯＳトラ
ンジスタ（Ｍ３）側の入力Ｖ 1 に入力信号が与え られる
場合のヒステリシス特性は、請求項１の発明の場合とは
逆となり、プラス電位側に生じる。
された第４のＭＯＳトランジスタ（Ｍ１６）のドレイン
・ソース間電圧を第１のＭＯＳトランジスタ（Ｍ３）の
バックゲートに帰還することで、所定のヒステリシス幅
を持ったコンパレータを構成することができ、差動回路
に入力された２つの入力信号同士をレベル比較して波形
整形を行うことができる。例えば、第２のＭＯＳトラン
ジスタ（Ｍ４）側の入力Ｖ 2 を基準に第１のＭＯＳトラ
ンジスタ（Ｍ３）側の入力Ｖ 1 に入力信号が与え られる
場合のヒステリシス特性は、請求項１の発明の場合とは
逆となり、プラス電位側に生じる。
【００１６】請求項３の発明によれば、ダイオード接続
された第４のＭＯＳトランジスタ（Ｍ１０）のドレイン
・ソース間電圧を第２のＭＯＳトランジスタ（Ｍ４）の
バックゲートに帰還し、かつダイオード接続された第６
のＭＯＳトランジスタ（Ｍ１６）のドレイン・ソース間
電圧を第１のＭＯＳトランジスタ（Ｍ３）のバックゲー
トに帰還することで、所定のヒステリシス幅を持ったコ
ンパレータを構成することができ、差動回路に入力され
た２つの入力信号同士をレベル比較して波形整形を行う
ことができる。しかも、入力の差電圧がゼロになる電位
を中心に上下に対称な電位をしきい値とする比較動作を
行うことができる。
された第４のＭＯＳトランジスタ（Ｍ１０）のドレイン
・ソース間電圧を第２のＭＯＳトランジスタ（Ｍ４）の
バックゲートに帰還し、かつダイオード接続された第６
のＭＯＳトランジスタ（Ｍ１６）のドレイン・ソース間
電圧を第１のＭＯＳトランジスタ（Ｍ３）のバックゲー
トに帰還することで、所定のヒステリシス幅を持ったコ
ンパレータを構成することができ、差動回路に入力され
た２つの入力信号同士をレベル比較して波形整形を行う
ことができる。しかも、入力の差電圧がゼロになる電位
を中心に上下に対称な電位をしきい値とする比較動作を
行うことができる。
【００１７】総じて本発明によれば、入力ＭＯＳトラン
ジスタのバックゲートへの帰還によりヒステリシス特性
を実現したので、コンパレータの誤動作が低減される。
ジスタのバックゲートへの帰還によりヒステリシス特性
を実現したので、コンパレータの誤動作が低減される。
【００１８】
【実施例】以下、本発明に係る３つの実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１９】（実施例１） 図１は、本発明の第１の実施例に係るＭＯＳトランジス
タを用いたコンパレータの構成を示す図であって、ソー
スフォロアを介してＶ2側の入力ＭＯＳトランジスタＭ
４のバックゲートに出力電圧を帰還したものである。図
１において、Ｍ７，Ｍ８，Ｍ９，Ｍ１０は帰還用のソー
スフォロアを構成するように付加されたＭＯＳトランジ
スタである。また、出力端子Ｖ0に加えて、これとは逆
相の他の出力端子が引き出されている。
タを用いたコンパレータの構成を示す図であって、ソー
スフォロアを介してＶ2側の入力ＭＯＳトランジスタＭ
４のバックゲートに出力電圧を帰還したものである。図
１において、Ｍ７，Ｍ８，Ｍ９，Ｍ１０は帰還用のソー
スフォロアを構成するように付加されたＭＯＳトランジ
スタである。また、出力端子Ｖ0に加えて、これとは逆
相の他の出力端子が引き出されている。
【００２０】図１の構成を持つコンパレータの動作を説
明する。まず、Ｖ1とＶ2との大小関係に応じてＶ0がＬ
ｏｗ又はＨｉｇｈ出力となる基本動作は、図４のコンパ
レータの場合と同様である。ただし、Ｖ1側の入力ＭＯ
ＳトランジスタＭ３のバックゲートをソース電位とし、
Ｖ2側の入力ＭＯＳトランジスタＭ４のバックゲートに
Ｖ0を帰還する。したがって、図１に示す実施例におい
ては、 Ｉ1＝Ｋ（Ｖ1−ＶS−ＶT0）2 Ｉ2＝Ｋ（Ｖ2−ＶS−ＶT）2 Ｉ1＋Ｉ2＝Ｉ0 ＶT＝ＶTi（（１＋（ＶS−Ｖsub）／φ）1/2）＋ＶFB となる。
明する。まず、Ｖ1とＶ2との大小関係に応じてＶ0がＬ
ｏｗ又はＨｉｇｈ出力となる基本動作は、図４のコンパ
レータの場合と同様である。ただし、Ｖ1側の入力ＭＯ
ＳトランジスタＭ３のバックゲートをソース電位とし、
Ｖ2側の入力ＭＯＳトランジスタＭ４のバックゲートに
Ｖ0を帰還する。したがって、図１に示す実施例におい
ては、 Ｉ1＝Ｋ（Ｖ1−ＶS−ＶT0）2 Ｉ2＝Ｋ（Ｖ2−ＶS−ＶT）2 Ｉ1＋Ｉ2＝Ｉ0 ＶT＝ＶTi（（１＋（ＶS−Ｖsub）／φ）1/2）＋ＶFB となる。
【００２１】ただし、Ｖsubはバックゲート電圧、ＶTは
しきい値電圧である。ＶTはＶS及びＶsubの関数であ
り、特にＶS＝ＶsubのときのＶTがＶT0である。また、
ＶTiは理想状態でのしきい値電圧、φはビルトイン電
圧、ＶFBはフラットバンド電圧である。
しきい値電圧である。ＶTはＶS及びＶsubの関数であ
り、特にＶS＝ＶsubのときのＶTがＶT0である。また、
ＶTiは理想状態でのしきい値電圧、φはビルトイン電
圧、ＶFBはフラットバンド電圧である。
【００２２】ノイズ対策が必要なＩ1＝Ｉ2の条件を満た
す場合のＶ1−Ｖ2を求める。
す場合のＶ1−Ｖ2を求める。
【００２３】 Ｖ1−Ｖ2＝ＶT0−ＶT ＶT0＝ＶTi＋ＶFB であるから、 Ｖ1−Ｖ2＝ＶTi（１−（１＋（ＶS−Ｖsub）／φ）1/2） である。
【００２４】例えばＶDD＝５Ｖ、Ｖ1＝２．５Ｖ、ＶTi
＝０．３１Ｖ、ＶT0＝ＶTi＋ＶFB＝１Ｖ（ただし、ＶS
＝Ｖsub）、φ＝０．８３Ｖ、Ｋ＝１２４μＡ／Ｖ2、Ｉ
0＝１２５μＡのもとでＩ1＝Ｉ2のとき、 ＶS＝０．７９Ｖ ＶFB＝０．６９Ｖ となる。ここで、Ｖ0がＬｏｗの場合とＨｉｇｈの場合
との２通りについて、Ｖsub、ＶT及びＶ1−Ｖ2を考察す
る。
＝０．３１Ｖ、ＶT0＝ＶTi＋ＶFB＝１Ｖ（ただし、ＶS
＝Ｖsub）、φ＝０．８３Ｖ、Ｋ＝１２４μＡ／Ｖ2、Ｉ
0＝１２５μＡのもとでＩ1＝Ｉ2のとき、 ＶS＝０．７９Ｖ ＶFB＝０．６９Ｖ となる。ここで、Ｖ0がＬｏｗの場合とＨｉｇｈの場合
との２通りについて、Ｖsub、ＶT及びＶ1−Ｖ2を考察す
る。
【００２５】Ｖ0がＬｏｗ出力の場合、つまりＶ2側の入
力ＭＯＳトランジスタＭ４においてＶsub＝０Ｖのとき
にＩ1＝Ｉ2となるＶTとＶ1−Ｖ2とを求めると、ヒステ
リシス幅は、 ＶT＝１．１２３Ｖ Ｖ1−Ｖ2＝−１２３ｍＶ となる。
力ＭＯＳトランジスタＭ４においてＶsub＝０Ｖのとき
にＩ1＝Ｉ2となるＶTとＶ1−Ｖ2とを求めると、ヒステ
リシス幅は、 ＶT＝１．１２３Ｖ Ｖ1−Ｖ2＝−１２３ｍＶ となる。
【００２６】逆にＶ0がＨｉｇｈ出力の場合、つまりＶ2
側の入力ＭＯＳトランジスタＭ４においてＶsub＝１．
２５ＶのときにＩ1＝Ｉ2となるＶTとＶ1−Ｖ2とを求め
ると、ヒステリシス幅は、 ＶT＝０．８９７Ｖ Ｖ1−Ｖ2＝１０３ｍＶ となる。
側の入力ＭＯＳトランジスタＭ４においてＶsub＝１．
２５ＶのときにＩ1＝Ｉ2となるＶTとＶ1−Ｖ2とを求め
ると、ヒステリシス幅は、 ＶT＝０．８９７Ｖ Ｖ1−Ｖ2＝１０３ｍＶ となる。
【００２７】以上のとおり、本実施例によれば、Ｖ2側
の入力ＭＯＳトランジスタＭ４のバックゲートに出力電
圧を同相で帰還したことにより、コンパレータにヒステ
リシス特性を付与することができ、ノイズなどによる誤
動作を低減させることができる。
の入力ＭＯＳトランジスタＭ４のバックゲートに出力電
圧を同相で帰還したことにより、コンパレータにヒステ
リシス特性を付与することができ、ノイズなどによる誤
動作を低減させることができる。
【００２８】（実施例２） 図２は、本発明の第２の実施例に係るＭＯＳトランジス
タを用いたコンパレータの構成を示す図であって、ソー
スフォロアを介してＶ1側の入力ＭＯＳトランジスタＭ
３のバックゲートに出力電圧を帰還したものである。図
２において、Ｍ１１，Ｍ１２はインバータを構成するよ
うに出力端子Ｖ0に付加されたＭＯＳトランジスタであ
り、Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６は帰還用のソース
フォロアを構成するように付加されたＭＯＳトランジス
タである。また、出力端子Ｖ0に加えて、これとは逆相
の他の出力端子が引き出されている。
タを用いたコンパレータの構成を示す図であって、ソー
スフォロアを介してＶ1側の入力ＭＯＳトランジスタＭ
３のバックゲートに出力電圧を帰還したものである。図
２において、Ｍ１１，Ｍ１２はインバータを構成するよ
うに出力端子Ｖ0に付加されたＭＯＳトランジスタであ
り、Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６は帰還用のソース
フォロアを構成するように付加されたＭＯＳトランジス
タである。また、出力端子Ｖ0に加えて、これとは逆相
の他の出力端子が引き出されている。
【００２９】図２の構成を持つコンパレータの動作を説
明する。まず、Ｖ1とＶ2との大小関係に応じてＶ0がＬ
ｏｗ又はＨｉｇｈ出力となる基本動作は、図４のコンパ
レータの場合と同様である。ただし、Ｖ2側の入力ＭＯ
ＳトランジスタＭ４のバックゲートをソース電位とし、
Ｖ1側の入力ＭＯＳトランジスタＭ３のバックゲートに
Ｖ0を反転させた電圧を帰還する。したがって、図２に
示す実施例においては、 Ｉ1＝Ｋ（Ｖ1−ＶS−ＶT）2 Ｉ2＝Ｋ（Ｖ2−ＶS−ＶT0）2 Ｉ1＋Ｉ2＝Ｉ0 ＶT＝ＶTi（（１＋（ＶS−Ｖsub）／φ）1/2）＋ＶFB となる。
明する。まず、Ｖ1とＶ2との大小関係に応じてＶ0がＬ
ｏｗ又はＨｉｇｈ出力となる基本動作は、図４のコンパ
レータの場合と同様である。ただし、Ｖ2側の入力ＭＯ
ＳトランジスタＭ４のバックゲートをソース電位とし、
Ｖ1側の入力ＭＯＳトランジスタＭ３のバックゲートに
Ｖ0を反転させた電圧を帰還する。したがって、図２に
示す実施例においては、 Ｉ1＝Ｋ（Ｖ1−ＶS−ＶT）2 Ｉ2＝Ｋ（Ｖ2−ＶS−ＶT0）2 Ｉ1＋Ｉ2＝Ｉ0 ＶT＝ＶTi（（１＋（ＶS−Ｖsub）／φ）1/2）＋ＶFB となる。
【００３０】ここで、ノイズ対策が必要なＩ1＝Ｉ2の条
件を満たす場合のＶ1−Ｖ2を求める。
件を満たす場合のＶ1−Ｖ2を求める。
【００３１】 Ｖ1−Ｖ2＝ＶT−ＶT0 ＶT0＝ＶTi＋ＶFB であるから、 Ｖ1−Ｖ2＝ＶTi（（１＋（ＶS−Ｖsub）／φ）1/2−１） である。
【００３２】例えばＶDD＝５Ｖ、Ｖ2＝２．５Ｖ、ＶTi
＝０．３１Ｖ、ＶT0＝ＶTi＋ＶFB＝１Ｖ（ただし、ＶS
＝Ｖsub）、φ＝０．８３Ｖ、Ｋ＝１２４μＡ／Ｖ2、Ｉ
0＝１２５μＡのもとでＩ1＝Ｉ2のとき、 ＶS＝０．７９Ｖ ＶFB＝０．６９Ｖ となる。ここで、Ｖ0がＨｉｇｈの場合とＬｏｗの場合
との２通りについて、Ｖsub、ＶT及びＶ1−Ｖ2を考察す
る。
＝０．３１Ｖ、ＶT0＝ＶTi＋ＶFB＝１Ｖ（ただし、ＶS
＝Ｖsub）、φ＝０．８３Ｖ、Ｋ＝１２４μＡ／Ｖ2、Ｉ
0＝１２５μＡのもとでＩ1＝Ｉ2のとき、 ＶS＝０．７９Ｖ ＶFB＝０．６９Ｖ となる。ここで、Ｖ0がＨｉｇｈの場合とＬｏｗの場合
との２通りについて、Ｖsub、ＶT及びＶ1−Ｖ2を考察す
る。
【００３３】Ｖ0がＨｉｇｈ出力の場合、つまりＶ1側の
入力ＭＯＳトランジスタＭ３においてＶsub＝０Ｖのと
きにＩ1＝Ｉ2となるＶTとＶ1−Ｖ2とを求めると、ヒス
テリシス幅は、 ＶT＝１．１２３Ｖ Ｖ1−Ｖ2＝１２３ｍＶ となる。
入力ＭＯＳトランジスタＭ３においてＶsub＝０Ｖのと
きにＩ1＝Ｉ2となるＶTとＶ1−Ｖ2とを求めると、ヒス
テリシス幅は、 ＶT＝１．１２３Ｖ Ｖ1−Ｖ2＝１２３ｍＶ となる。
【００３４】逆にＶ0がＬｏｗ出力の場合、つまりＶ1側
の入力ＭＯＳトランジスタＭ３においてＶsub＝１．２
５ＶのときにＩ1＝Ｉ2となるＶTとＶ1−Ｖ2とを求める
と、ヒステリシス幅は、 ＶT＝０．８９７Ｖ Ｖ1−Ｖ2＝−１０３ｍＶ となる。
の入力ＭＯＳトランジスタＭ３においてＶsub＝１．２
５ＶのときにＩ1＝Ｉ2となるＶTとＶ1−Ｖ2とを求める
と、ヒステリシス幅は、 ＶT＝０．８９７Ｖ Ｖ1−Ｖ2＝−１０３ｍＶ となる。
【００３５】以上のとおり、本実施例によれば、Ｖ1側
の入力ＭＯＳトランジスタＭ３のバックゲートに出力電
圧を逆相で帰還したことにより、コンパレータにヒステ
リシス特性を付与することができ、ノイズなどによる誤
動作を低減させることができる。
の入力ＭＯＳトランジスタＭ３のバックゲートに出力電
圧を逆相で帰還したことにより、コンパレータにヒステ
リシス特性を付与することができ、ノイズなどによる誤
動作を低減させることができる。
【００３６】（実施例３） 図３は、本発明の第３の実施例に係るＭＯＳトランジス
タを用いたコンパレータの構成を示す図であって、前記
第１及び第２の実施例の構成を融合させたものである。
すなわち、Ｖ1側の入力ＭＯＳトランジスタＭ３のバッ
クゲートにはＭ１３，Ｍ１４，Ｍ１５，Ｍ１６で構成さ
れるソースフォロアを介してＶ0を逆相で帰還するとと
もに、Ｖ2側の入力ＭＯＳトランジスタＭ４のバックゲ
ートにはＭ７，Ｍ８，Ｍ９，Ｍ１０で構成されるソース
フォロアを介してＶ0を同相で帰還した構成を備えたも
のである。
タを用いたコンパレータの構成を示す図であって、前記
第１及び第２の実施例の構成を融合させたものである。
すなわち、Ｖ1側の入力ＭＯＳトランジスタＭ３のバッ
クゲートにはＭ１３，Ｍ１４，Ｍ１５，Ｍ１６で構成さ
れるソースフォロアを介してＶ0を逆相で帰還するとと
もに、Ｖ2側の入力ＭＯＳトランジスタＭ４のバックゲ
ートにはＭ７，Ｍ８，Ｍ９，Ｍ１０で構成されるソース
フォロアを介してＶ0を同相で帰還した構成を備えたも
のである。
【００３７】第１及び第２の実施例に関する上記の説明
から明らかなように、本実施例によってもコンパレータ
にヒステリシス特性を付与することができ、ノイズなど
による誤動作を低減させることができる。
から明らかなように、本実施例によってもコンパレータ
にヒステリシス特性を付与することができ、ノイズなど
による誤動作を低減させることができる。
【００３８】（まとめ） 以上のとおり、本発明の各実施例によれば、比較結果を
表わす出力電圧を入力ＭＯＳトランジスタのバックゲー
トに帰還したことによりコンパレータにヒステリシス特
性を容易に付与することができ、ノイズなどによる誤動
作を低減させることができる。
表わす出力電圧を入力ＭＯＳトランジスタのバックゲー
トに帰還したことによりコンパレータにヒステリシス特
性を容易に付与することができ、ノイズなどによる誤動
作を低減させることができる。
【００３９】なお、上記各実施例（図１〜図３）ではＮ
チャンネルＭＯＳトランジスタを基準としたが、基準の
ＭＯＳトランジスタはＰチャンネルＭＯＳトランジスタ
でもよい。また、各チャンネルのトランジスタサイズを
同一としたが、トランジスタサイズは回路により適当な
大きさに定めることが可能である。
チャンネルＭＯＳトランジスタを基準としたが、基準の
ＭＯＳトランジスタはＰチャンネルＭＯＳトランジスタ
でもよい。また、各チャンネルのトランジスタサイズを
同一としたが、トランジスタサイズは回路により適当な
大きさに定めることが可能である。
【００４０】
【発明の効果】請求項１の発明によれば、ダイオード接
続された第４のＭＯＳトランジスタ（Ｍ１０）のドレイ
ン・ソース間電圧を第２のＭＯＳトランジスタ（Ｍ４）
のバックゲートに帰還することで、所定のヒステリシス
幅を持ったコンパレータを構成することができ、差動回
路に入力された２つの入力信号同士をレベル比較して波
形整形を行うことができる。しかも、入力回路を第１、
第２のＭＯＳトランジスタ（Ｍ３，Ｍ４）による差動回
路で構成しているため、第１、第２のＭＯＳトランジス
タのゲートに入力される２つの入力信号の差電圧で動作
し、しきい値電圧は電源電圧Ｖ DD の影響を殆ど受けな
い。また、ＭＯＳ直列回路（Ｍ８，Ｍ９，Ｍ１０）と第
３のＭＯＳトランジスタ（Ｍ７）からなるソースフォロ
アによって、スイッチング制御された適度なバイアス電
圧が得られ、それを第２のＭＯＳトランジスタ（Ｍ４）
のバックゲートに帰還することで、適度なヒステリシス
特性が得られる。
続された第４のＭＯＳトランジスタ（Ｍ１０）のドレイ
ン・ソース間電圧を第２のＭＯＳトランジスタ（Ｍ４）
のバックゲートに帰還することで、所定のヒステリシス
幅を持ったコンパレータを構成することができ、差動回
路に入力された２つの入力信号同士をレベル比較して波
形整形を行うことができる。しかも、入力回路を第１、
第２のＭＯＳトランジスタ（Ｍ３，Ｍ４）による差動回
路で構成しているため、第１、第２のＭＯＳトランジス
タのゲートに入力される２つの入力信号の差電圧で動作
し、しきい値電圧は電源電圧Ｖ DD の影響を殆ど受けな
い。また、ＭＯＳ直列回路（Ｍ８，Ｍ９，Ｍ１０）と第
３のＭＯＳトランジスタ（Ｍ７）からなるソースフォロ
アによって、スイッチング制御された適度なバイアス電
圧が得られ、それを第２のＭＯＳトランジスタ（Ｍ４）
のバックゲートに帰還することで、適度なヒステリシス
特性が得られる。
【００４１】請求項２の発明によれば、ダイオード接続
された第４のＭＯＳトランジスタ（Ｍ１６）のドレイン
・ソース間電圧を第１のＭＯＳトランジスタ（Ｍ３）の
バッ クゲートに帰還することで、所定のヒステリシス幅
を持ったコンパレータを構成することができ、差動回路
に入力された２つの入力信号同士をレベル比較して波形
整形を行うことができる。しかも、入力回路を第１、第
２のＭＯＳトランジスタ（Ｍ３，Ｍ４）による差動回路
で構成しているため、第１、第２のＭＯＳトランジスタ
のゲートに入力される２つの入力信号の差電圧で動作
し、しきい値電圧は電源電圧Ｖ DD の影響を殆ど受けな
い。また、ＭＯＳ直列回路（Ｍ１４，Ｍ１５，Ｍ１６）
と第３のＭＯＳトランジスタ（Ｍ１３）からなるソース
フォロアによって、スイッチング制御された適度なバイ
アス電圧が得られ、それを第１のＭＯＳトランジスタ
（Ｍ３）のバックゲートに帰還することで、適度なヒス
テリシス特性が得られる。
された第４のＭＯＳトランジスタ（Ｍ１６）のドレイン
・ソース間電圧を第１のＭＯＳトランジスタ（Ｍ３）の
バッ クゲートに帰還することで、所定のヒステリシス幅
を持ったコンパレータを構成することができ、差動回路
に入力された２つの入力信号同士をレベル比較して波形
整形を行うことができる。しかも、入力回路を第１、第
２のＭＯＳトランジスタ（Ｍ３，Ｍ４）による差動回路
で構成しているため、第１、第２のＭＯＳトランジスタ
のゲートに入力される２つの入力信号の差電圧で動作
し、しきい値電圧は電源電圧Ｖ DD の影響を殆ど受けな
い。また、ＭＯＳ直列回路（Ｍ１４，Ｍ１５，Ｍ１６）
と第３のＭＯＳトランジスタ（Ｍ１３）からなるソース
フォロアによって、スイッチング制御された適度なバイ
アス電圧が得られ、それを第１のＭＯＳトランジスタ
（Ｍ３）のバックゲートに帰還することで、適度なヒス
テリシス特性が得られる。
【００４２】請求項３の発明によれば、ダイオード接続
された第４のＭＯＳトランジスタ（Ｍ１０）のドレイン
・ソース間電圧を第２のＭＯＳトランジスタ（Ｍ４）の
バックゲートに帰還し、かつダイオード接続された第６
のＭＯＳトランジスタ（Ｍ１６）のドレイン・ソース間
電圧を第１のＭＯＳトランジスタ（Ｍ３）のバックゲー
トに帰還することで、上記請求項１及び請求項２の発明
の効果に加えて、入力の差電圧がゼロになる電位を中心
に上下に対称な電位をしきい値とする比較動作を行える
こととなる。
された第４のＭＯＳトランジスタ（Ｍ１０）のドレイン
・ソース間電圧を第２のＭＯＳトランジスタ（Ｍ４）の
バックゲートに帰還し、かつダイオード接続された第６
のＭＯＳトランジスタ（Ｍ１６）のドレイン・ソース間
電圧を第１のＭＯＳトランジスタ（Ｍ３）のバックゲー
トに帰還することで、上記請求項１及び請求項２の発明
の効果に加えて、入力の差電圧がゼロになる電位を中心
に上下に対称な電位をしきい値とする比較動作を行える
こととなる。
【００４３】総じて本発明によれば、比較結果を表わす
出力電圧を入力ＭＯＳトランジスタのバックゲートに帰
還した構成を採用したので、誤動作を低減することがで
きる優れたコンパレータを実現できる。
出力電圧を入力ＭＯＳトランジスタのバックゲートに帰
還した構成を採用したので、誤動作を低減することがで
きる優れたコンパレータを実現できる。
【図１】本発明の第１の実施例に係るＭＯＳトランジス
タを用いたコンパレータの回路図である。
タを用いたコンパレータの回路図である。
【図２】本発明の第２の実施例に係るＭＯＳトランジス
タを用いたコンパレータの回路図である。
タを用いたコンパレータの回路図である。
【図３】本発明の第３の実施例に係るＭＯＳトランジス
タを用いたコンパレータの回路図である。
タを用いたコンパレータの回路図である。
【図４】従来のＭＯＳトランジスタを用いたコンパレー
タの回路図である。
タの回路図である。
Ｍ１〜Ｍ１６ ＭＯＳトランジスタ Ｖ1，Ｖ2 入力端子 ＶDD 電源端子 Ｖ0 出力端子 Ｉ0 電流源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/165 H03K 5/08
Claims (3)
- 【請求項１】 各ソースを共通接続した共通接続点と基
準電位点との間に電流源を有し、各ゲートに入力信号が
入力される第１、第２のＭＯＳトランジスタからなる差
動回路と、 前記第２のＭＯＳトランジスタのドレイン出力を反転す
るインバータと、 ダイオード接続された複数のＭＯＳトランジスタを直列
接続してなるＭＯＳ直列回路をソースと前記基準電位点
との間に有し、かつ前記インバータの出力端にゲートを
接続した第３のＭＯＳトランジスタからなるソースフォ
ロアと、 前記ＭＯＳ直列回路をなす複数のＭＯＳトランジスタの
うち前記基準電位点に直接接続され、かつドレイン・ソ
ース間電圧を前記第２のＭＯＳトランジスタのバックゲ
ートに帰還する第４のＭＯＳトランジスタとを備え、 前記インバータの入力端又は出力端から出力信号を取り
出すことを特徴とするコンパレータ。 - 【請求項２】 各ソースを共通接続した共通接続点と基
準電位点との間に電流源を有し、各ゲートに入力信号が
入力される第１、第２のＭＯＳトランジスタからなる差
動回路と、 前記第２のＭＯＳトランジスタのドレイン出力を反転す
る第１のインバータと、 前記第１のインバータの出力信号を反転する第２のイン
バータと、 ダイオード接続された複数のＭＯＳトランジスタを直列
接続してなるＭＯＳ直列回路をソースと前記基準電位点
との間に有し、かつ前記第２のインバータの出力端にゲ
ートを接続した第３のＭＯＳトランジスタからなるソー
スフォロアと、 前記ＭＯＳ直列回路をなす複数のＭＯＳトランジスタの
うち前記基準電位点に直接接続され、かつドレイン・ソ
ース間電圧を前記第１のＭＯＳトランジスタのバックゲ
ートに帰還する第４のＭＯＳトランジスタとを備え、 前記第２のインバータの入力端又は出力端から出力信号
を取り出すことを特徴とするコンパレータ。 - 【請求項３】 各ソースを共通接続した共通接続点と基
準電位点との間に電流源を有し、各ゲートに入力信号が
入力される第１、第２のＭＯＳトランジスタからなる差
動回路と、 前記第２のＭＯＳトランジスタのドレイン出力を反転す
る第１のインバータと、 ダイオード接続された複数のＭＯＳトランジスタを直列
接続してなる第１のＭＯＳ直列回路をソースと前記基準
電位点との間に有し、かつ前記第１のインバータの出力
端にゲートを接続した第３のＭＯＳトランジスタからな
る第１のソースフォロアと、 前記第１のＭＯＳ直列回路をなす複数のＭＯＳトランジ
スタのうち前記基準電位点に直接接続され、かつドレイ
ン・ソース間電圧を前記第２のＭＯＳトランジスタのバ
ックゲートに帰還する第４のＭＯＳトランジスタと、 前記第１のインバータの出力信号を反転する第２のイン
バータと、 ダイオード接続された複数のＭＯＳトランジスタを直列
接続してなる第２のＭＯＳ直列回路をソースと前記基準
電位点との間に有し、かつ前記第２のインバータの出力
端にゲートを接続した第５のＭＯＳトランジスタからな
る第２のソースフォロアと、 前記第２のＭＯＳ直列回路をなす複数のＭＯＳトランジ
スタのうち前記基準電位点に直接接続され、かつドレイ
ン・ソース間電圧を前記第１のＭＯＳトランジスタのバ
ックゲートに帰還する第６のＭＯＳトランジスタとを備
え、 前記第１又は第２のインバータの出力端から出力信号を
取り出すことを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182393A JP3251097B2 (ja) | 1993-05-13 | 1993-05-13 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182393A JP3251097B2 (ja) | 1993-05-13 | 1993-05-13 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324090A JPH06324090A (ja) | 1994-11-25 |
| JP3251097B2 true JP3251097B2 (ja) | 2002-01-28 |
Family
ID=14571059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182393A Expired - Fee Related JP3251097B2 (ja) | 1993-05-13 | 1993-05-13 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251097B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833749B2 (en) | 2002-12-09 | 2004-12-21 | Honeywell International Inc. | System and method for obtaining hysteresis through body substrate control |
| CA2521496A1 (en) * | 2003-12-10 | 2005-10-13 | Honeywell International Inc. | A system and method for obtaining hysteresis through body substrate control |
| JP5510572B2 (ja) * | 2013-02-20 | 2014-06-04 | 富士電機株式会社 | Ｄｃ−ｄｃコンバータの異常電流防止回路 |
-
1993
- 1993-05-13 JP JP11182393A patent/JP3251097B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06324090A (ja) | 1994-11-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
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