JPS60158708A - 通信用演算増幅器 - Google Patents
通信用演算増幅器Info
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- JPS60158708A JPS60158708A JP59272149A JP27214984A JPS60158708A JP S60158708 A JPS60158708 A JP S60158708A JP 59272149 A JP59272149 A JP 59272149A JP 27214984 A JP27214984 A JP 27214984A JP S60158708 A JPS60158708 A JP S60158708A
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- Japan
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- terminal
- transistors
- terminals
- output
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45188—Non-folded cascode stages
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は通信の分野で有用な演算増幅器に関し、例えば
スイッチト・キャパシタ・フィルタと共に使用するのに
適した演算相互コンダクタンス増幅器に適用される。
スイッチト・キャパシタ・フィルタと共に使用するのに
適した演算相互コンダクタンス増幅器に適用される。
多数の通常の相補型金属酸化物シリコン（０ＭＯ８）電
界効果トランジスタ（ＦＥＴ）演算増幅器は、１対の負
荷デバイス、デバイスの差動対および電流源より各段が
成る２つの段を使用すること、または１対の負荷デバイ
ス、カスコード・デバイスの２つの別個の対、デバイス
の差動対および電流源を有する単一段増幅器を使用する
ことにより所望の高利得を得ている。これらの型の増幅
器は典型例では大きな補償キャパシタを必要とし、その
結果ある応用用途で望まれより大きな整定時間および雑
音を与えることになる。これらの型の増幅器の他の問題
点は使用されている電源の電圧の変動によシある応用用
途では許容し得ないような動作余裕度の損失を与えるこ
とである。
界効果トランジスタ（ＦＥＴ）演算増幅器は、１対の負
荷デバイス、デバイスの差動対および電流源より各段が
成る２つの段を使用すること、または１対の負荷デバイ
ス、カスコード・デバイスの２つの別個の対、デバイス
の差動対および電流源を有する単一段増幅器を使用する
ことにより所望の高利得を得ている。これらの型の増幅
器は典型例では大きな補償キャパシタを必要とし、その
結果ある応用用途で望まれより大きな整定時間および雑
音を与えることになる。これらの型の増幅器の他の問題
点は使用されている電源の電圧の変動によシある応用用
途では許容し得ないような動作余裕度の損失を与えるこ
とである。
比較的高い利得を有し、比較的低い雑音を有し、比較的
良好な電源阻止特性を有し、適度な出力インピーダンス
を有し、比較的短い整定時間を有するＣＭＯ８演算相互
コンダクタンス増幅器が入手し得ることが望ましい。
良好な電源阻止特性を有し、適度な出力インピーダンス
を有し、比較的短い整定時間を有するＣＭＯ８演算相互
コンダクタンス増幅器が入手し得ることが望ましい。
本発明に従い、増幅器は各々が第１および第２の出力端
子を有する第１および第２の負荷デバイスと、各々が制
御端子と第１および第２の出力端子を有する第３および
第４のカスコード・スイッチング・デバイスと、各々が
制御端子と第１および第２の出力端子を有する第５およ
び第６の差動スイッチング・デバイスと、第１の端子に
よって第５および第６の差動スイッチング・デバイスの
第２の出力端子に接続された電流源を含み、スイッチン
グ・デバイスの差動対の制御端子は夫々第１および第２
の増幅器入力端子に接続されておシ、第１および第２の
負荷デバイスの第２の出力端子は夫々第３および第４の
カスコード・スイッチング・デバイスの第１の出力端子
に接続されていて、夫々第１および第２の出力増幅器端
子に接続されるよう作られておシ、第３および第４のカ
スコード・スイッチング・デバイスの第２の出力端子は
夫々第５および第６の差動スイッチング・デバイスの第
１の出力端子に接続されるようになってぃる。
子を有する第１および第２の負荷デバイスと、各々が制
御端子と第１および第２の出力端子を有する第３および
第４のカスコード・スイッチング・デバイスと、各々が
制御端子と第１および第２の出力端子を有する第５およ
び第６の差動スイッチング・デバイスと、第１の端子に
よって第５および第６の差動スイッチング・デバイスの
第２の出力端子に接続された電流源を含み、スイッチン
グ・デバイスの差動対の制御端子は夫々第１および第２
の増幅器入力端子に接続されておシ、第１および第２の
負荷デバイスの第２の出力端子は夫々第３および第４の
カスコード・スイッチング・デバイスの第１の出力端子
に接続されていて、夫々第１および第２の出力増幅器端
子に接続されるよう作られておシ、第３および第４のカ
スコード・スイッチング・デバイスの第２の出力端子は
夫々第５および第６の差動スイッチング・デバイスの第
１の出力端子に接続されるようになってぃる。
本発明に従う増幅器は以下で述べる電圧発生器と共に使
用されたとき、比較的大きな利得（典型例では１０００
またはそれ以上）、低い雑音（１ｋ Ｈｚにおいて５０
０ナノボルト／、ｙ”Ｈｚ以下、１００ ｋＩ（ｚにお
いて２０ナノボルト／ｙ”Ｈｚ以下）、比較的良好な電
源阻止特性−（基底帯域において両方の電源から６０ｄ
ｂ以上の阻止を行う）、１２ピコフアラツドの負荷容量
時に１．５ Ｍ）ｔｚの単位利得帯域幅、そして比較的
短い整定時間（１２ピコフアラツドの負荷容量時に０．
５マイクロ秒）を有している。
用されたとき、比較的大きな利得（典型例では１０００
またはそれ以上）、低い雑音（１ｋ Ｈｚにおいて５０
０ナノボルト／、ｙ”Ｈｚ以下、１００ ｋＩ（ｚにお
いて２０ナノボルト／ｙ”Ｈｚ以下）、比較的良好な電
源阻止特性−（基底帯域において両方の電源から６０ｄ
ｂ以上の阻止を行う）、１２ピコフアラツドの負荷容量
時に１．５ Ｍ）ｔｚの単位利得帯域幅、そして比較的
短い整定時間（１２ピコフアラツドの負荷容量時に０．
５マイクロ秒）を有している。
第１図において増幅器１０は電界効果トランジスタＦＥ
Ｔ ＴｌおよびＴ２より成る第１および第２の負荷デバ
イスと、ＦＥＴＴａおよびＴ４よシ成る第３および第４
のカスコード・スイッチング・デバイスと、ＦＥＴＴ５
およびＴ６より成る第５および第６の差動デバイスと、
ＦＥＴ Ｔ７よシ成る電流源を含んでいる。Ｔ１および
Ｔ２のゲートは端子１６および第１の基準電圧ｖ１に接
続されておシ、Ｔ３およびＴ４のゲートは端子１８およ
び第２の基準電圧Ｖ２に接続されている。
Ｔ ＴｌおよびＴ２より成る第１および第２の負荷デバ
イスと、ＦＥＴＴａおよびＴ４よシ成る第３および第４
のカスコード・スイッチング・デバイスと、ＦＥＴＴ５
およびＴ６より成る第５および第６の差動デバイスと、
ＦＥＴ Ｔ７よシ成る電流源を含んでいる。Ｔ１および
Ｔ２のゲートは端子１６および第１の基準電圧ｖ１に接
続されておシ、Ｔ３およびＴ４のゲートは端子１８およ
び第２の基準電圧Ｖ２に接続されている。
ｖｌおよびｖ２は第２図に示す一電圧発生回路１００に
よシ発生される。Ｔ７のゲートは端子２０および第３図
に示す電圧発生回路１０００によって発生される第３の
基準電圧ｖ３に接続されている。
よシ発生される。Ｔ７のゲートは端子２０および第３図
に示す電圧発生回路１０００によって発生される第３の
基準電圧ｖ３に接続されている。
好ましき実施例にあっては、Ｔ１およびＴ２はｐチャネ
ル絶縁ゲート電界効果トランジスタであり、Ｔ３、Ｔ４
、Ｔ５、Ｔ６、およびＴ７はｎチャネル絶縁ゲート電界
効果トランジスタである。Ｔ１およびＴ２のソースは端
子１２および電源ＶＤＤに接続されている。Ｔ７のソー
スは端子１４および電源ｖＳＳに接続されている。Ｔ５
のゲートは端子２２および第１の入力信号源ＶＩＮＩに
接続されている。Ｔ６のゲートは端子２４および第２の
入力信号源ＶＩＮ２に接続されている。ＶＩＮＩおよび
ＶＩＮ２は相補入力信号を提供する。Ｔ１およびＴ３の
ドレインは端子２６および増幅器１０の第１の出力端子
ＶＯＵＴＩに接続されている。Ｔ２およびＴ４のドレイ
ンは端子２８および増幅器１０の第２の出力端子ＶＯＵ
Ｔ２に接続されている。
ル絶縁ゲート電界効果トランジスタであり、Ｔ３、Ｔ４
、Ｔ５、Ｔ６、およびＴ７はｎチャネル絶縁ゲート電界
効果トランジスタである。Ｔ１およびＴ２のソースは端
子１２および電源ＶＤＤに接続されている。Ｔ７のソー
スは端子１４および電源ｖＳＳに接続されている。Ｔ５
のゲートは端子２２および第１の入力信号源ＶＩＮＩに
接続されている。Ｔ６のゲートは端子２４および第２の
入力信号源ＶＩＮ２に接続されている。ＶＩＮＩおよび
ＶＩＮ２は相補入力信号を提供する。Ｔ１およびＴ３の
ドレインは端子２６および増幅器１０の第１の出力端子
ＶＯＵＴＩに接続されている。Ｔ２およびＴ４のドレイ
ンは端子２８および増幅器１０の第２の出力端子ＶＯＵ
Ｔ２に接続されている。
ＶＯＵＴＩおよびＶＯＵＴ２は相補出力信号を与え、い
ずれかあるいは両方の出力が任意の特定応用用途に使用
することが出来る。
ずれかあるいは両方の出力が任意の特定応用用途に使用
することが出来る。
Ｔ３のソースはＴ５のドレインおよび端子３０に接続さ
れている。Ｔ４のソースはＴ６のドレインおよび端子３
２に接続されている。
れている。Ｔ４のソースはＴ６のドレインおよび端子３
２に接続されている。
Ｔ５およびＴ６のソースは端子３４およびＴ７のドレイ
ンに接続されている。ＦＥＴ。
ンに接続されている。ＦＥＴ。
即ちＭＯ８ｔ−ランジスタのドレインおよびソース端子
はそこを流れる電流の向きの関数として変化する。ドレ
インおよびソース端子はトランジスタの第１および第２
の、または第２および第１の出力端子と、そしてゲート
は制御端子と呼ぶことが出来る。トランジスタはスイッ
チング・デバイスまたは単にデバイスと呼ぶことがある
。Ｔ１およびＴ２は負荷デバイスと呼ばれる。Ｔ３およ
びＴ４はカスコード・デバイスまたはカスコード・スイ
ッチング・デバイスと呼ばれ；Ｔ５およびＴ６は差動対
、差動スイッチング・デバイス、または単にデバイスと
呼ばれる。Ｔ７は電流源、または電流源デバイスまたは
スイッチング・デバイスと呼ばれる。
はそこを流れる電流の向きの関数として変化する。ドレ
インおよびソース端子はトランジスタの第１および第２
の、または第２および第１の出力端子と、そしてゲート
は制御端子と呼ぶことが出来る。トランジスタはスイッ
チング・デバイスまたは単にデバイスと呼ぶことがある
。Ｔ１およびＴ２は負荷デバイスと呼ばれる。Ｔ３およ
びＴ４はカスコード・デバイスまたはカスコード・スイ
ッチング・デバイスと呼ばれ；Ｔ５およびＴ６は差動対
、差動スイッチング・デバイス、または単にデバイスと
呼ばれる。Ｔ７は電流源、または電流源デバイスまたは
スイッチング・デバイスと呼ばれる。
さて第２図を参照すると、出力端子１６に出力電圧レベ
ルＶ１を発生し、出力端子１８に出力電圧レベルｖ２を
発生する電圧発生回路１００が示されている。Ｖｌおよ
びＶ２は第１図の増幅器１ｏによって使用される電圧レ
ベルである。回路ｉｏｏはＦＥＴ Ｔ１００１Ｔ１０２
、Ｔ１０４、Ｔ１０６、Ｔ１０８、Ｔ１１０、およびＴ
１１２を含んでいる。
ルＶ１を発生し、出力端子１８に出力電圧レベルｖ２を
発生する電圧発生回路１００が示されている。Ｖｌおよ
びＶ２は第１図の増幅器１ｏによって使用される電圧レ
ベルである。回路ｉｏｏはＦＥＴ Ｔ１００１Ｔ１０２
、Ｔ１０４、Ｔ１０６、Ｔ１０８、Ｔ１１０、およびＴ
１１２を含んでいる。
Ｔ１００のドレインおよびゲートならびにＴｌＯ２のソ
ースは端子１２および電源ＶＤＤに接続されている。Ｔ
ｌＯ２のゲートおよびドレインはＴ１０４のドレインお
よび基準電圧ｖ１が発生される端子１６に接続されてい
る。Ｔ１００のソース、Ｔ１０４のゲートおよびＴ１０
６のドレインはすべて端子１０２に接続されている。Ｔ
１０４のソース、Ｔ１０６のゲートおよびＴ１０８のド
レインはすべて基準電圧ｖ２が発生される端子１８に接
続されている。Ｔ１０６のソース、Ｔ１０８のゲートお
よびＴ１１０のドレインはすべて端子１０４に接続され
ている。
ースは端子１２および電源ＶＤＤに接続されている。Ｔ
ｌＯ２のゲートおよびドレインはＴ１０４のドレインお
よび基準電圧ｖ１が発生される端子１６に接続されてい
る。Ｔ１００のソース、Ｔ１０４のゲートおよびＴ１０
６のドレインはすべて端子１０２に接続されている。Ｔ
１０４のソース、Ｔ１０６のゲートおよびＴ１０８のド
レインはすべて基準電圧ｖ２が発生される端子１８に接
続されている。Ｔ１０６のソース、Ｔ１０８のゲートお
よびＴ１１０のドレインはすべて端子１０４に接続され
ている。
Ｔ１０８のソース、Ｔ１１０のゲートおよびＴ１１２の
ドレインはすべて端子１０６に接続されている。Ｔ１１
２のゲートは端子２０および基準電圧ｖ３に接続されて
いる。
ドレインはすべて端子１０６に接続されている。Ｔ１１
２のゲートは端子２０および基準電圧ｖ３に接続されて
いる。
Ｔ１１０のソースは端子１４および電源ｖＳＳに接続さ
れている。Ｔ１１０のソースは端子１０８および電圧源
ｖｓｓｐに接続されている。ｖｓｓｐは典型例ではＶＳ
Ｓｊ、Ｄ約０．７Ｖ高い電圧である。
れている。Ｔ１１０のソースは端子１０８および電圧源
ｖｓｓｐに接続されている。ｖｓｓｐは典型例ではＶＳ
Ｓｊ、Ｄ約０．７Ｖ高い電圧である。
回路１００は第１図の増幅器１０に必要な基準電圧ｖ１
およびｖ２を提供するよう設計されている。ＴｌＯ２の
物理的大きさ、トランジスタの型、閾値電圧はＴ１およ
びＴ２のそれと同一になるよう選択される。Ｔ１０４の
物理的大きさ、トランジスタの型、閾値電圧はＴ３およ
びＴ４のそれと同一になるよう選択される。Ｔ１０８の
物理的大きさ、トランジスタの型、および閾値電圧はＴ
５およびＴ６のそれと同一になるよう選択される。
およびｖ２を提供するよう設計されている。ＴｌＯ２の
物理的大きさ、トランジスタの型、閾値電圧はＴ１およ
びＴ２のそれと同一になるよう選択される。Ｔ１０４の
物理的大きさ、トランジスタの型、閾値電圧はＴ３およ
びＴ４のそれと同一になるよう選択される。Ｔ１０８の
物理的大きさ、トランジスタの型、および閾値電圧はＴ
５およびＴ６のそれと同一になるよう選択される。
ＴｌＯ２、Ｔ１０４、およびＴ１０８の直列接続はＴ１
、Ｔ３およびＴ５の直列接続ならびにＴ２、Ｔ４および
Ｔ６の直列接続と極めて類似している。ＴｌＯ２、Ｔ、
１０．４およびＴ１０８を通しモ発生される電流レベル
はＴ１、Ｔ３およびＴ５を流れる電流レベル、ならびに
Ｔ２、Ｔ４およびＴ６を流れる電流レベルと同一である
。Ｔ１１２はＴ７の大きさの半分であり、Ｔ７と同じゲ
ート印加電圧ｖ３、ならびに電源電圧ｖＳＳを有してい
る。Ｔ７によって発生される電流はＴ１１２を通して発
生される電流はＴ１１２を通して発生される電流の２倍
であるが、Ｔ７を流れる電流の１／！のみがＴＩ、Ｔ３
およびＴ５に流れ、残りの１／２はＴ２、Ｔ４およびＴ
６を流れる。Ｔ１、Ｔ３、Ｔ５とＴ７、ならびにＴ２、
Ｔ４、Ｔ６とＴ７、ならびにＴｌＯ２、Ｔ１０４、Ｔ１
０８とＴ１１２の組はすべて一端においてＶ、Ｄ Ｄに
接続されており、他端においてｖＳＳに接続されている
。このような共通の特性によシ、増幅器１０および電圧
発生回路１００が単一シリコン・チップ中で製造され、
同一電源を使用するものと仮定すると、電圧発生回路１
００の出力電圧ｖ１およびｖ２は半導体処理ｉ程にバラ
ツキがあっても補償されることになる。
、Ｔ３およびＴ５の直列接続ならびにＴ２、Ｔ４および
Ｔ６の直列接続と極めて類似している。ＴｌＯ２、Ｔ、
１０．４およびＴ１０８を通しモ発生される電流レベル
はＴ１、Ｔ３およびＴ５を流れる電流レベル、ならびに
Ｔ２、Ｔ４およびＴ６を流れる電流レベルと同一である
。Ｔ１１２はＴ７の大きさの半分であり、Ｔ７と同じゲ
ート印加電圧ｖ３、ならびに電源電圧ｖＳＳを有してい
る。Ｔ７によって発生される電流はＴ１１２を通して発
生される電流はＴ１１２を通して発生される電流の２倍
であるが、Ｔ７を流れる電流の１／！のみがＴＩ、Ｔ３
およびＴ５に流れ、残りの１／２はＴ２、Ｔ４およびＴ
６を流れる。Ｔ１、Ｔ３、Ｔ５とＴ７、ならびにＴ２、
Ｔ４、Ｔ６とＴ７、ならびにＴｌＯ２、Ｔ１０４、Ｔ１
０８とＴ１１２の組はすべて一端においてＶ、Ｄ Ｄに
接続されており、他端においてｖＳＳに接続されている
。このような共通の特性によシ、増幅器１０および電圧
発生回路１００が単一シリコン・チップ中で製造され、
同一電源を使用するものと仮定すると、電圧発生回路１
００の出力電圧ｖ１およびｖ２は半導体処理ｉ程にバラ
ツキがあっても補償されることになる。
後述するように、ｖＳＳ電圧レベルの変動は第３図の電
圧発生回路１０００によるｖｓのレベルの相応する変化
によって補償される。
圧発生回路１０００によるｖｓのレベルの相応する変化
によって補償される。
従ってｖｓｓレベルの変動はＴ１、Ｔ３、Ｔ５ならびに
Ｔ７、そしてＴ２、Ｔ４、Ｔ６ならびにＴ７、そしてＴ
ｌＯ２、Ｔ１０４、Ｔ１０８ならびにＴ１１２の組を流
れる電流レベルに変化を生じさせない。典型例ではｌｖ
’ｓｓｐはクリッパ回路（図示せず）を使用してｖＳＳ
から発生される。これに−よりｖＳＳの電圧変動がｖｓ
ｓｐレベルの相応する電圧変動を引き起さないことが
保証される。これによってＴ１００．Ｔ１０６およびＴ
１１０を流れる電流レベルは比較的一定に保持され、出
力基準電圧ｖ１およびｖ２を所望のレベルに保持するこ
とを助ける。
Ｔ７、そしてＴ２、Ｔ４、Ｔ６ならびにＴ７、そしてＴ
ｌＯ２、Ｔ１０４、Ｔ１０８ならびにＴ１１２の組を流
れる電流レベルに変化を生じさせない。典型例ではｌｖ
’ｓｓｐはクリッパ回路（図示せず）を使用してｖＳＳ
から発生される。これに−よりｖＳＳの電圧変動がｖｓ
ｓｐレベルの相応する電圧変動を引き起さないことが
保証される。これによってＴ１００．Ｔ１０６およびＴ
１１０を流れる電流レベルは比較的一定に保持され、出
力基準電圧ｖ１およびｖ２を所望のレベルに保持するこ
とを助ける。
典型例では、ＴｌＯ２、Ｔ１０４、Ｔ１０８およびＴ１
１２を流れる電流はＴ１００゜Ｔ１０６、およびＴｌｌ
０を流れる電流よシずつと大である。その結果、トラン
ジスタＴ１００、Ｔ１０６およびＴ１１０の各々がその
飽和領域内で予め選択された電流を流すのに必要な閾値
電圧を越した電圧ΔＶはＴｌＯ２、Ｔ１０４およびＴ１
０８の相応するΔＶよシずつと小になる。このこととＴ
１０４、Ｔ１０６、Ｔ１０８およびＴ１１０のフィード
バック回路構成とは、電圧ｖ２を出来るだけ電圧ｖ１か
ら隔った値とし、これによって増幅器１０のすべてのト
ランジスタは飽和領域で動作するが、最大の一市−力電
圧スイングは増幅器１０の出力端子ＶＯＵＴ−１および
ＶＯＵＴ２で生じるようになる。これによって増幅器１
０のダイナミック・レンジは最大となる。
１２を流れる電流はＴ１００゜Ｔ１０６、およびＴｌｌ
０を流れる電流よシずつと大である。その結果、トラン
ジスタＴ１００、Ｔ１０６およびＴ１１０の各々がその
飽和領域内で予め選択された電流を流すのに必要な閾値
電圧を越した電圧ΔＶはＴｌＯ２、Ｔ１０４およびＴ１
０８の相応するΔＶよシずつと小になる。このこととＴ
１０４、Ｔ１０６、Ｔ１０８およびＴ１１０のフィード
バック回路構成とは、電圧ｖ２を出来るだけ電圧ｖ１か
ら隔った値とし、これによって増幅器１０のすべてのト
ランジスタは飽和領域で動作するが、最大の一市−力電
圧スイングは増幅器１０の出力端子ＶＯＵＴ−１および
ＶＯＵＴ２で生じるようになる。これによって増幅器１
０のダイナミック・レンジは最大となる。
ある応用用途にあっては、増幅器１００入力端子ＶＩＮ
ｌおよびＶＩＮ２に共通の直流オフ・セット・レベルを
提供することが望ましい。端子１０４に現われる電圧は
このような電圧レベルにあるから、別個のｎチャネルＦ
ｇＴ （図示せず）を通してＶＩＮＩおよびＶＩＮ２に
接続することが出来る。
ｌおよびＶＩＮ２に共通の直流オフ・セット・レベルを
提供することが望ましい。端子１０４に現われる電圧は
このような電圧レベルにあるから、別個のｎチャネルＦ
ｇＴ （図示せず）を通してＶＩＮＩおよびＶＩＮ２に
接続することが出来る。
第３図を参照すると、電圧発生回路１０００は出力端子
２θに第１図の増幅器１０および第２図の電圧発生回路
１００が必要とする基準電圧ｖ３を発生する。回路１０
００は第１の抵抗Ｒ１、ＦＥＴ Ｔ１００Ｏよ構成るス
イッチング・デバイス、および破線の三角形Ａ１００Ｏ
で示すＡ１００Ｏと名付けられた演算増幅器を含んでい
る。Ｒ１の第１の端子は端子１００２ならびに基準電圧
ＶＲｅｆｌに接続されている。Ｒ１の第２の端子はＡＩ
ＱＯＯの第１の入力端子、Ｔ１００Ｏのドレインならび
に端子１００４に接続されている。
２θに第１図の増幅器１０および第２図の電圧発生回路
１００が必要とする基準電圧ｖ３を発生する。回路１０
００は第１の抵抗Ｒ１、ＦＥＴ Ｔ１００Ｏよ構成るス
イッチング・デバイス、および破線の三角形Ａ１００Ｏ
で示すＡ１００Ｏと名付けられた演算増幅器を含んでい
る。Ｒ１の第１の端子は端子１００２ならびに基準電圧
ＶＲｅｆｌに接続されている。Ｒ１の第２の端子はＡＩ
ＱＯＯの第１の入力端子、Ｔ１００Ｏのドレインならび
に端子１００４に接続されている。
Ａ１００Ｏの出力端子２０はＴ１０００のゲートに接続
されておシ、回路ｉ ｏｏｏの出力端子として作用し、
そこに基準電圧Ｖ３が発生される。Ｔ１００Ｏのソース
は端子１４および電源電圧ｖＳＳに接続されている。
されておシ、回路ｉ ｏｏｏの出力端子として作用し、
そこに基準電圧Ｖ３が発生される。Ｔ１００Ｏのソース
は端子１４および電源電圧ｖＳＳに接続されている。
Ａ１０００の第２の入力端子は端子１００６ならびに典
型例では地気（０ボルト）である基準電圧Ｖ ｒｅｆ
２に接続されている。
型例では地気（０ボルト）である基準電圧Ｖ ｒｅｆ
２に接続されている。
電圧発生回路１０ｏＯは出力端子２ｏに電圧ｖ３を発生
する。この電圧ｖ３はＶｓｓの変化に応じて変化し、Ｔ
１００Ｏおよび第１図の増幅器１０のＴ７を流れる電流
はＶＳ’ｓの電圧レベルが変化しても一定に留まるよう
になっている。ＶＲｅｆｌはＶＤＤおよびｖｓｓを電源
とする回路（図示せず）によって典型例では発生される
。この回路はＶＤＤおよびｖＳＳのレベルに変動があっ
た場合でも殆んど変化しないよう厳密に制御されたＶＲ
ｅｆｌＲｅ外を提供するよう設計されている。従って、
ＶＲｅｆｌ は出力電圧ｖ３の変動には殆んど寄与しな
い。
する。この電圧ｖ３はＶｓｓの変化に応じて変化し、Ｔ
１００Ｏおよび第１図の増幅器１０のＴ７を流れる電流
はＶＳ’ｓの電圧レベルが変化しても一定に留まるよう
になっている。ＶＲｅｆｌはＶＤＤおよびｖｓｓを電源
とする回路（図示せず）によって典型例では発生される
。この回路はＶＤＤおよびｖＳＳのレベルに変動があっ
た場合でも殆んど変化しないよう厳密に制御されたＶＲ
ｅｆｌＲｅ外を提供するよう設計されている。従って、
ＶＲｅｆｌ は出力電圧ｖ３の変動には殆んど寄与しな
い。
増幅器１０００はｎチャネルＩＧＦＥＴＴ１００２およ
びＴ１００４およびｐチャネルＩＧＦＥＴ Ｔ１００６
、Ｔ１００８、Ｔｌ０ＩＯおよびＴ１０１２より成るも
のとして図示されている。Ｔ１００２およびＴ１００４
のドレインは端子１２およびＶＤＤに接続されている。
びＴ１００４およびｐチャネルＩＧＦＥＴ Ｔ１００６
、Ｔ１００８、Ｔｌ０ＩＯおよびＴ１０１２より成るも
のとして図示されている。Ｔ１００２およびＴ１００４
のドレインは端子１２およびＶＤＤに接続されている。
Ｔ１００２およびＴ１００６のソースはＴ１００Ｏのゲ
ートおよび出力端子２０に接続されている。Ｔ１００２
およびＴ１００４のゲートはＴ１００４およびＴ１００
８のソースおよび端子１００Ｂに接続されている。
ートおよび出力端子２０に接続されている。Ｔ１００２
およびＴ１００４のゲートはＴ１００４およびＴ１００
８のソースおよび端子１００Ｂに接続されている。
Ｔ１００６のゲートは端子１００６および基準電圧ＶＲ
ｅｆ２ に接続されている。７１００８のゲートは端子
１００４に接続されている。
ｅｆ２ に接続されている。７１００８のゲートは端子
１００４に接続されている。
Ｔ１００６およびＴ１００８のドレインはＴ１０１２の
ソースおよび端子１０１０に接続されている。Ｔｌ０Ｉ
ＯおよびＴ１０１２のドレインは端子１４およびｖＳＳ
に接続されている。Ｔｌ０ＩＯおよびＴ１０１２のゲー
トはＴｌ０ＩＯのソース、抵抗Ｒ２の第１の端子および
端子１０１２に接続されている。
ソースおよび端子１０１０に接続されている。Ｔｌ０Ｉ
ＯおよびＴ１０１２のドレインは端子１４およびｖＳＳ
に接続されている。Ｔｌ０ＩＯおよびＴ１０１２のゲー
トはＴｌ０ＩＯのソース、抵抗Ｒ２の第１の端子および
端子１０１２に接続されている。
Ｒ２の第２の端子は端子１２ならびに基準電圧ＶＲｅｆ
３に接続されている。
３に接続されている。
多数の異なる型の差動増幅器または演算差動増幅器を図
示の特定の回路の代シに使用することが出来る。この特
定の実施例ではＶ Ｒｅｆ ２とＶＲｅｆ３は同一であ
る。
示の特定の回路の代シに使用することが出来る。この特
定の実施例ではＶ Ｒｅｆ ２とＶＲｅｆ３は同一であ
る。
第１図の増幅器１０、第２図の電圧発生器１００および
第３図の電圧発生器１０００は単一シリコン・チップ上
に形成され、テストの結果完全に動作することが分った
。この場合、ＶＤＤ＝＋５Ｖ、ＶＳ ５＝−５Ｖ％Ｖ１
＝２．１２Ｖ、Ｖ２＝２．ＯＶ％ Ｖ３＝−４，ＯＶ、
Ｖ Ｓ Ｓ Ｐ＝−４，３Ｖ、’ ＶＲｅｆ １ ＝Ｖ
Ｒｅｆ３ ＝２．７５Ｖ１Ｖ Ｒｅ ｆ ２−ＯＶ 、
Ｒ１＝１３５ ＋ ０００Ω、Ｒ２＝２５．０００Ωで
あった。トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、
Ｔ６、Ｔ７、Ｔ１００、ＴｌＯ２、Ｔ１０４、Ｔ１０６
、Ｔ１０８、Ｔ１１Ｏ１Ｔ１１２、Ｔ １００．０、Ｔ
１００６、Ｔ１００８、’ｒ１０１０．Ｔ１０１２、Ｔ
１００２およびＴ１００４は夫々ｐ、ｐｓｎ ） ｎ
１ ｎ ％ ｎｓ ｎ １１ １ｘ ｐ Ｓ ｎｓ ｎ
ｓ ｎｓ。、ｎ、ｐ１２、直２、。および。チャネルで
ある。ＶＩＮＩおよびＶＩＮ２の平均直流レベルはＯｖ
であり、出力電圧スイングは約±３，５Ｖである。増幅
器１０の開放ループ利得は約３０００である。単位利得
帯域幅は端子２６および２８の各々は１２９Ｆ の負荷
容量を付けた場合に約１２ Ｍ Ｈｚ である。等個人
力ｒｍＢ雑音は１２ ｎＶ／ｉＨｚ （広帯域）である
。１ ｋＨ２信号を使用した場合のＶＤＤに対する電源
阻止は６８ｄｂ１１０ｋＨｚ 信号を使用した場合には
６ ＋５ ｄｂ、 １００ ｋＨｚ 信号を使用した場
合には５８ ｄｂ である。１ ｋＨｚ信号を使用した
場合のＶＳＳに対する電源阻止は８４ｄｂ、１０ｋＨｚ
信号を使用した場合には７５ ｄｂ 、 １００ ｋＨ
ｚ信号を使用した場合は５７ ｄｂである。
第３図の電圧発生器１０００は単一シリコン・チップ上
に形成され、テストの結果完全に動作することが分った
。この場合、ＶＤＤ＝＋５Ｖ、ＶＳ ５＝−５Ｖ％Ｖ１
＝２．１２Ｖ、Ｖ２＝２．ＯＶ％ Ｖ３＝−４，ＯＶ、
Ｖ Ｓ Ｓ Ｐ＝−４，３Ｖ、’ ＶＲｅｆ １ ＝Ｖ
Ｒｅｆ３ ＝２．７５Ｖ１Ｖ Ｒｅ ｆ ２−ＯＶ 、
Ｒ１＝１３５ ＋ ０００Ω、Ｒ２＝２５．０００Ωで
あった。トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、
Ｔ６、Ｔ７、Ｔ１００、ＴｌＯ２、Ｔ１０４、Ｔ１０６
、Ｔ１０８、Ｔ１１Ｏ１Ｔ１１２、Ｔ １００．０、Ｔ
１００６、Ｔ１００８、’ｒ１０１０．Ｔ１０１２、Ｔ
１００２およびＴ１００４は夫々ｐ、ｐｓｎ ） ｎ
１ ｎ ％ ｎｓ ｎ １１ １ｘ ｐ Ｓ ｎｓ ｎ
ｓ ｎｓ。、ｎ、ｐ１２、直２、。および。チャネルで
ある。ＶＩＮＩおよびＶＩＮ２の平均直流レベルはＯｖ
であり、出力電圧スイングは約±３，５Ｖである。増幅
器１０の開放ループ利得は約３０００である。単位利得
帯域幅は端子２６および２８の各々は１２９Ｆ の負荷
容量を付けた場合に約１２ Ｍ Ｈｚ である。等個人
力ｒｍＢ雑音は１２ ｎＶ／ｉＨｚ （広帯域）である
。１ ｋＨ２信号を使用した場合のＶＤＤに対する電源
阻止は６８ｄｂ１１０ｋＨｚ 信号を使用した場合には
６ ＋５ ｄｂ、 １００ ｋＨｚ 信号を使用した場
合には５８ ｄｂ である。１ ｋＨｚ信号を使用した
場合のＶＳＳに対する電源阻止は８４ｄｂ、１０ｋＨｚ
信号を使用した場合には７５ ｄｂ 、 １００ ｋＨ
ｚ信号を使用した場合は５７ ｄｂである。
種々の変形が可能であシ、例えばＴＩおよびＴ２はｎチ
ャネル・トランジスタであって良く、Ｔ３、Ｔ４、Ｔ５
、Ｔ６およびＴ７はｐチャネル・トランジスタであって
良い。更にＴ１およびＴ２は標準の集積回路、または個
別抵抗またはピンチ抵抗であってよい。更にＴ１および
Ｔ２は抵抗であって良く、Ｔ３、Ｔ４、Ｔ５、Ｔ６およ
びＴ７はバイポーラ・トランジスタであって良い。更に
種々の異なる型の電流源をＴ７の代りに用いることが出
来る。
ャネル・トランジスタであって良く、Ｔ３、Ｔ４、Ｔ５
、Ｔ６およびＴ７はｐチャネル・トランジスタであって
良い。更にＴ１およびＴ２は標準の集積回路、または個
別抵抗またはピンチ抵抗であってよい。更にＴ１および
Ｔ２は抵抗であって良く、Ｔ３、Ｔ４、Ｔ５、Ｔ６およ
びＴ７はバイポーラ・トランジスタであって良い。更に
種々の異なる型の電流源をＴ７の代りに用いることが出
来る。
第１図は本発明の増幅器、
第２図は第１図の増幅器で有用な第１の電圧発生回路、
゛ 第３図は第１図の増幅器で有用な第２の電圧発生回路で
ある。 ５、主要部の符号の説明 出 願 人：アメリカン テレフォン アンドテレグラ
フ カムパニー
゛ 第３図は第１図の増幅器で有用な第２の電圧発生回路で
ある。 ５、主要部の符号の説明 出 願 人：アメリカン テレフォン アンドテレグラ
フ カムパニー
Claims (1)
- 【特許請求の範囲】 １、各々が第１および第２の出力端子を有する第１およ
び第２の負荷デバイスと、各々が制御端子と第１および
第２の出力端子を有する第３および第４のカスコード・
スイッチング・デバイスと、各々が制御端子と第１およ
び第２の出力端子を有する第５および第６の差動スイッ
チング・デバイスと、第１の端子によって第５および第
６の差動スイッチング・デバイスの第２の出力端子に接
続された電流源を含む増幅器であって、スイッチング・
デバイスの差動対の制御端子は夫々第１および第２の増
幅器入力端子に接続されておシ、第１および第２の負荷
デバイスの第２の出力端子は夫々第３および第４のカス
コード・スイッチング・デバイスの第１の出力端子に接
続され、夫々第１および第２の出力増幅器端子に接続さ
れるように作られておシ、第３および第４のカスコード
・スイッチング・デバイスの第２の出力端子は夫々第５
および第６の差動スイッチング・デバイス・デバイスの
第１の出力端子に接続されていることを特徴とする増幅
器。 ２、＠ｉ許請求の範囲第１項記載の増幅器において、第
１、第２、第３、第４、第５および第６のデバイスの各
々は制御端子に相応するゲート端子を有し、デバイスの
第１および第２の出力端子に相応する第１および第２の
出力端子を有する別個の電界効果トランジスタよシ成る
ことを特徴とする増幅器。 ３、特許請求の範囲第２項記載の増幅器において、第１
および第２のトランジスタはｎチャネルまたはｐチャネ
ルトランジスタであり、第３、第４、第５および第６の
トランジスタは第１および第２のトランジスタとは反対
のチャネル型のトランジスタであり、第１および第２の
トランジスタの第１の出力端子は共通接続されていて第
１の電源に接続されるように作られており、第１および
第２のトランジスタのゲート端子は共通接続されていて
、第１の基準電圧に接続されるよう作られており、第３
および第４のトランジスタのゲート端子は共通接続され
ていて、第２の基準電圧に接続可能なように作られてい
ることを特徴とする増幅器。 ４・ 特許請求の範囲第３項記載の増幅器において、電
流源は第１および第２のトランジスタと反対のチャネル
型を有し、第５および第６のトランジスタの第２の出力
端子に接続された第１の出力端子と、第２の電源に接続
可能な第２の出力端子と、第３の基準電圧に接続可能な
ゲート端子を有する第７の電界効果トランジスタを含む
ことを特徴とする増幅器。 ５、特許請求の範囲第４項記載の増幅器において、第１
、第２および第３の基準電圧は各々が電界効果トランジ
スタを含む第１、第２および第３の基準電圧源によって
発生されることを特徴とする増幅器。 ６、特許請求の範囲第５項記載の増幅器において、第１
、第２および第３の基準電圧源の各々はｎチャネルおよ
びｐチャネル・トランジスタよシ成り、該増幅器および
３つの基準電圧源はすべて単一半導体チップに形成され
、３つの基準電圧源の各々および該増幅器は同じ第１お
よび第２の電源に接続可能であることを特徴とする増幅
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US566822 | 1983-12-29 | ||
| US06/566,822 US4533877A (en) | 1983-12-29 | 1983-12-29 | Telecommunication operational amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60158708A true JPS60158708A (ja) | 1985-08-20 |
Family
ID=24264516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272149A Pending JPS60158708A (ja) | 1983-12-29 | 1984-12-25 | 通信用演算増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4533877A (ja) |
| JP (1) | JPS60158708A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219314A (ja) * | 1988-12-22 | 1990-08-31 | Sgs Thomson Microelectron Srl | スイッチドキャパシタを備えた全差動フィルタ |
| US5065111A (en) * | 1989-06-12 | 1991-11-12 | Oki Electric Industry Co., Ltd. | Differential amplifying circuit operable at high speed |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680993B2 (ja) * | 1988-12-21 | 1994-10-12 | 日本電気株式会社 | 差動増幅回路 |
| US4940981A (en) * | 1989-02-08 | 1990-07-10 | Burr-Brown Corporation | Dual analog-to-digital converter with single successive approximation register |
| US5047665A (en) * | 1989-02-08 | 1991-09-10 | Burr-Brown Corporation | Low noise, low offset, high speed CMOS differential amplifier |
| EP0451378A1 (en) * | 1990-04-10 | 1991-10-16 | Hewlett-Packard Limited | FET amplifying circuits and methods of operation |
| US5684429A (en) * | 1995-09-14 | 1997-11-04 | Ncr Corporation | CMOS gigabit serial link differential transmitter and receiver |
| US5914638A (en) * | 1997-06-06 | 1999-06-22 | Omnivision Technologies, Inc. | Method and apparatus for adjusting the common-mode output voltage of a sample-and-hold amplifier |
| SE511852C2 (sv) * | 1997-07-14 | 1999-12-06 | Ericsson Telefon Ab L M | Klockfasjusterare för återvinning av datapulser |
| US6211659B1 (en) | 2000-03-14 | 2001-04-03 | Intel Corporation | Cascode circuits in dual-Vt, BICMOS and DTMOS technologies |
| US7205831B2 (en) | 2002-04-23 | 2007-04-17 | Nanopower Solution Co., Ltd. | Noise filter circuit |
| JP4582705B2 (ja) * | 2005-03-17 | 2010-11-17 | 株式会社リコー | ボルテージレギュレータ回路 |
-
1983
- 1983-12-29 US US06/566,822 patent/US4533877A/en not_active Expired - Fee Related
-
1984
- 1984-12-25 JP JP59272149A patent/JPS60158708A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219314A (ja) * | 1988-12-22 | 1990-08-31 | Sgs Thomson Microelectron Srl | スイッチドキャパシタを備えた全差動フィルタ |
| US5065111A (en) * | 1989-06-12 | 1991-11-12 | Oki Electric Industry Co., Ltd. | Differential amplifying circuit operable at high speed |
Also Published As
| Publication number | Publication date |
|---|---|
| US4533877A (en) | 1985-08-06 |
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