KR19990008217A - 저전압 차동 증폭기 - Google Patents

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미첼 엘. 부시맨
로렌스 이. 코넬
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조나단피.메이어
모토롤라,인크
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Abstract

저전압 차동 증폭기(10)는 차동쌍(14)과 부하(22 및 24)를 갖는 회로(12)를 포함한다. 제1 부하(22)는 제1 내장형 차동 증폭기(30)와 출력 트랜지스터(32)를 포함할 수 있고, 제2 부하(24)는 제2 내장형 차동 증폭기(36)와 출력 트랜지스터(38)를 포함할 수 있다. 상기 차동 증폭기(10)는 광전압 동작 범위을 제공할 수 있다. 상기 차동 증폭기(10)는 특히 저전압 온도 보상 수정 발진기와 접속하여 사용할 수 있다.

Description

저전압 차동 증폭기
(발명의 분야)
본 발명은 일반적으로 차동 증폭기에 관한 것으로, 특히 저전압 차동 증폭기에 관한 것이다.
(발명의 배경)
도 1은 종래의 완전 차동 증폭단을 나타낸다. 상기 완전 차동 증폭단은 차동 게인쌍(M1 및 M2), 부하쌍(M3 및 M4) 및 전류원(M5)을 포함한다. 공통 모드 입력 전압의 하한은 다음과 같이 주어진다.
Vlow=Vdsatm5+Vdsatm2+Vtm2 ,
여기서, Vdsatmx는 트랜지스터(mx)의 포화 전압을 나타내고, Vtmx는 트랜지스터(mx)의 임계 전압을 나타낸다.
공통 모드 입력 전압의 상한은 다음과 같이 주어진다.
Vhigh=Vdd-Vdsatm4-Vtm4+Vtm2
통상, Vt=0.75V이고, Vdsat=0.1V이다. 이들 값을 이용하여, 차동 증폭기의 동작은 Vlow=Vhigh일 때 정지된다.
Vdsatm5+Vdsatm2+Vtm2=Vdd-Vdsatm4-Vtm4+Vtm2
3Vdsat+Vtm4=Vdd=1.05
이 전압(Vdd=1.05)에서, 증폭기는 이용가능한 입력 범위를 갖지 못한다. 2.7볼트=Vdd에서 동작될 때, 이용가능한 입력 범위는 0.95V ∼ 2.6V 또는 1.65볼트이다. 다수의 응용에서, 이 범위는 부적절할 수도 있다(도 5에서 참조 번호 102 참조). 상기 입력 범위는 M1과 M2용 제로 임계 장치(즉, Vtm2=0.0V)를 이용함으로써 이동될 수 있지만, 부가적인 사용가능한 입력 범위는 얻어지지 않는다(도 5에서 참조 번호 100 참조). 제로 임계 장치가 M3 및 M4를 대신해서 사용될 수 없다라는 것이 주목된다.
넓은 동작가능한 전압 범위를 갖는 저전압 차동 증폭기가 제조될 경우, 종래 기술의 개선을 고려할 수 있다.
도 1은 종래 기술의 완전 차동 증폭기의 단순한 회로도.
도 2는 본 발명에 따른 저전압 차동 증폭기의 단순한 회로도.
도 3은 본 발명에 따른, 도 2에서의 저전압 증폭기와 접속해서 사용할 수 있는 내장형 차동 증폭기의 회로도.
도 4는 본 발명에 따른, 도 2에서의 저전압 차동 증폭기와 접속해서 사용할 수 있는 내장형 차동 증폭기의 다른 실시 형태의 회로도.
도 5는 세로축에 전압을 나타낸 도면으로, 본 발명에 따른 도 2 및 도 3에서의 저전압 차동 증폭기 및 콤포넌트와, 도 1에서의 종래 기술의 차동 증폭기의 다양한 전압 범위를 비교하여 나타낸 도면.
(바람직한 실시 형태의 상세한 설명)
도 2는 저전압 차동 증폭기(10)를 나타낸다. 저전압 차동 증폭기 (10)는 반전 입력(16) 및 비반전 입력(18)을 갖는 차동쌍(14) 및 이 차동쌍(14)에 접속된 바이어스 전류원(20)을 포함하는 차동 증폭 회로(12), 제1 및 제2 부하(22 및 24), 및 반전 및 비반전 출력(26 및 28)을 포함한다. 상기 제1 부하(22)는 제1 내장형 차동 증폭기(30), 제1 출력 트랜지스터(32) 및 제1 전류원(34)을 포함한다. 마찬가지로, 제2 부하(24)는 제2 내장형 차동 증폭기(36), 제2 출력 트랜지스터(38) 및 제2 전류원(40)을 포함한다.
제1 및 제2 부하(22 및 24)는 반전 및 비반전 입력(16 및 18)에서의 입력 전압에 대해 실질적으로 독립적인 출력 트랜지스터(32 및 38)의 포화 영역에서의 출력 트랜지스터(32 및 38)의 동작을 유지하는 수단을 제공한다. 출력 트랜지스터(32 및 38)의 소오스-드레인 전압은 내장형 차동 증폭기 (30 및 36)와 제1 및 제2 기준 전압에 의해 공칭값(nominal value), 즉 Vdsat32로 고정된다. 이 구성에서, 공통 모드 입력 전압의 상한은
Vhigh=Vdd-Vdsat32+Vt68
로 주어지고, 공통 모드 입력 전압의 하한은
Vlow=Vdsat20+Vdsat68+Vt68
로 주어진다.
Vt=0.75V, Vdsat=0.1V 및 Vdd=2.7V의 통상적인 값을 이용하여, 차동 증폭기의 공통 모드 입력 범위는
Vhigh = 2.7V - 0.1V +0.75V = 3.35V,
Vlow = 0.1V + 0.1V + 0.75V = 0.95V
이다, 이는 실질적으로 저전압 차동 증폭기(10)의 동작 범위를 개선시킨다(실질적으로 도 4에 나타낸 바와 같이, 참조 번호 104). 공통 모드 입력 전압의 상한은 차동쌍(14)에 대한 제로 임계 장치를 사용함으로써 Vdd 이하로 할 수 있게 된다. 차동 증폭기에 대한 공통 모드 입력 범위는
Vhigh = 2.7V - 0.1V + 0.0V = 2.6V이고,
Vlow = 0.1V + 0.1V + 0.0V = 0.2V
이다(실질적으로 도 4에 나타낸 바와 같이, 범위 106).
도 2에서, 제1 부하(22)는 제1 반전 입력(46) 및 제1 비반전 입력(48)을 갖는 제1 내장형 차동 증폭기(Diff. Amp: 30)를 포함한다. 제1 출력 트랜지스터(32)는 게이트, 소오스 및 드레인(각각 52, 54 및 56)을 포함한다. 제1 전류원(34)은 제1 비반전 입력(48)과 제1 출력 트랜지스터(32)의 드레인(56)에 접속된다. 제1 공통 접속 노드는 참조 번호 60으로 나타낸다. 전류원(34)은 제1 출력 트랜지스터(32)로부터 전류를 싱크(sink)할 수 있다. 제1 내장형 차동 증폭기의 출력(50)은 p채널 트랜지스터(32)의 게이트(52)에 접속된다.
이 구성은 제1 출력 트랜지스터(32)의 드레인(56)으로부터 제1 내장형 차동 증폭기(30)의 비반전 입력(48)으로의 음귀환(negative feedback) 경로를 사용한다. 이 음귀환은 제1 출력 트랜지스터(32)에 대한 고정 공칭 소오스(54)-드레인(56) 전압을 설정한다. 상기 제1 전류원(34)은 차동쌍(14)이 출력 트랜지스터(32)로부터 최소 전류를 받아들일 때 출력 트랜지스터(32)가 실질적으로 전류원(34)의 값보다 크거나 같은 드레인 전류값으로 항시 바이어스되게 함으로써, 회로의 주파수 안정화를 제공한다. 제1 내장형 차동 증폭기의 출력(50)은 제1 출력 트랜지스터(32)의 드레인(56) 전류의 함수인 비반전 출력(28)에서의 출력 전압을 제공한다. 드레인(56) 전류가 증가됨에 따라, 비반전 출력(28)에서의 전압은 감소된다.
차동쌍(14)은 반전 및 비반전 입력 트랜지스터(68 및 70)를 포함한다. 반전 입력 트랜지스터(68)의 드레인(72)은 공통 접속 노드(60)에 접속된다. 제1 출력 트랜지스터(32)의 게이트(52)는 내장형 차동 증폭기의 출력(50)에 접속된다. 드레인(56)은 제1 공통 접속 노드(60)에 접속되고, 제1 소오스(54)는 전류가 차동쌍(14)의 적어도 일부를 통해 흐르게 하는데 충분한 Vdd와 같은 DC 전원에 접속된다.
하나의 실시 형태에서, 제1 내장형 차동 증폭기의 출력(50)는 적어도 하나의 반전 및 비반전 출력(26 및 28)을 정의한다. 바람직한 실시 형태에서, 도 2에 나타낸 바와 같이, 제1 부하(22)는 차동쌍(14)의 반전 입력 트랜지스터(68)에 대한 부하이다. 반전 입력(46)은 통상 Vdd 이하의 약 50mV로부터 Vdd 이하의 약 200mV까지의 범위에 있는 Vdd-Vdsat와 같은 제1 전압 기준과의 접속을 포함한다. 바람직하게는, 제1 전압 기준은 Vdd에 매우 근접하게 되어, Vdd로부터의 편차가 회로의 공통 모드 입력 범위를 감소시킬 것이다.
제2 부하(24)는 실질적으로 상기 제1 부하(22)에 대해 설명된 것과 유사한 기능을 한다.
특히, 제2 부하는 제2 반전 입력(46') 및 제2 비반전 입력(48')을 갖는 제2 내장형 차동 증폭기(36)를 포함한다. 제2 출력 트랜지스터(38)는 게이트, 소오스 및 드레인(각각, 52', 54', 및 56')을 포함한다.
제2 전류원(40)은 제2 비반전 입력(48')과 제2 출력 트랜지스터(38)의 드레인(56')에 접속된다. 제2 공통 접속 노드는 참조 번호 62로 나타낸다. 전류원(40)은 제2 출력 트랜지스터(38)로부터 전류를 싱크할 수 있다.
내장형 차동 증폭기의 출력(50')은 출력 트랜지스터(38)의 게이트(52')에 접속된다. 하나의 실시 형태에서, 제2 내장형 차동 증폭기의 출력(50')은 반전 출력(26)을 정의한다.
제2 반전 입력(46')은 통상 Vdd 이하의 약 50mV로부터 Vdd 이하의 약 200mV까지의 범위에 있는 Vdd-Vdsat와 같은 제2 전압 기준과의 접속을 포함한다. 바람직하게는, 제2 전압 기준은 Vdd에 매우 근접하게 되어, Vdd로부터의 편차가 전류의 공통 모드 입력 범위를 감소시킬 것이다.
트랜지스터(38)의 게이트(52')는 제2 내장형 차동 증폭기의 출력(50')에 접속된다. 드레인(56')은 제2 공통 접속 노드(62)에 접속되고, 소오스(54')는 차동쌍(14)의 적어도 일부, 예컨대 비반전 트랜지스터(70)를 통해 전류가 흐르도록 하기에 충분한 Vdd와 같은 DC전원에 접속된다.
도 2에서, 제1 입력 전압(64)은 반전 입력(16)에 인가되고, 제2 입력 전압(74)은 비반전 입력(18)에 인가된다. 차동쌍(14)의 반전 트랜지스터(68) 및 비반전 트랜지스터(70)를 경유하는 전류의 합계는 바이어스 전류원(20)을 경유하는 전류와 같게 되도록 합해질 것이다. 반전 입력(16)에 인가된 제1 입력 전압(64)이 비반전 입력(18)에 인가된 제2 입력 전압(74)보다 적을 경우, 출력 트랜지스터(32)의 드레인(56)으로부터의 전류는 출력 트랜지스터(38)의 드레인(38)으로부터의 전류보다 적게 될 것이다. 비반전 출력(28)에서의 전압은 드레인(56) 전류의 함수이고, 반전 출력(26)에서의 전압은 드레인(56') 전류의 함수이다. 따라서, 비반전 입력(18)과 반전 입력(16) 사이의 입력 전압차가 양(positive)일 경우, 비반전 출력(28)과 반전 출력(26) 사이의 전압차는 입력 전압차에 대한 양의 함수일 것이다. 이는 회로에 대한 전달 함수를 정의한다.
H(s)=(Vout28-Vout26)/(Vin18-Vin16)
회로에 대한 최소 공통 모드 입력 전압(Vlow)은, Vlow가 반전 입력(16)과 비반전 입력(18)의 양쪽에 인가되는 곳에 동작점이 있고, 바이어스 전류원(20)이 포화 영역에서 동작을 정지하고, 선형 영역에서 동작을 개시하도록 하기에 충분히 낮은 값이다. 이것이 발생되면, 차동쌍(14)의 반전 트랜지스터(68) 및 비반전 트랜지스터(70)를 경유하는 전류의 합계는 실질적으로 전류 바이어스 전류원(20)이 제공하고자 하는 것보다 적게 되어, 회로에 대한 전달 함수는 더이상 적합하지 않게 된다. 회로에 대한 최대 공통 모드 입력 전압(Vhigh)은, Vhigh가 반전 입력(16)과 비반전 입력(18)의 양쪽에 인가되는 곳에 동작점이 있고, 차동쌍(14)의 반전 트랜지스터(68) 및 비반전 트랜지스터(70)가 포화 영역에서 동작을 정지하고 선형[또는 3극 진공관(triode)] 영역에서 동작을 개시하도록 하기에 충분히 높은 값이다. 이것이 발생되면, 차동쌍(14)의 반전 트랜지스터(68) 및 비반전 트랜지스터(70)는 더이상 전압 제어 전류원으로서 동작하지 않고, 전압 제어 저항으로서 동작한다. 공통 모드 입력 전압이 하이(high)이면, 차동쌍(14)의 전압 이득은 실질적으로 감소되어, 회로에 대한 전달 함수가 더이상 적합하지 않게 된다.
도 3은 제1 또는 제2 내장형 차동 증폭기(30 또는 36)로서 이용하기 위한 일단(single-stage)의 단일(single-ended) 출력 차동 증폭기의 회로도이다. 도 3에 나타낸 내장형 차동 증폭기(30)는 제1 내지 제4 트랜지스터(80, 82, 84, 86)와, 트랜지스터(80)의 게이트를 트랜지스터(82 및 86)의 드레인과 접속시키는 용량성 커플링(88)을 가질 수 있다.
바람직한 실시 형태에서, 차동 증폭기(30)는 출력 트랜지스터(32) 및 전류원(34)에 접속된다. 마찬가지로, 차동 증폭기(36)는 도 2에 나타낸 바와 같이, 출력 트랜지스터(38) 및 전류원(40)에 접속된다. 반전 트랜지스터(68)의 드레인(72)은 출력 트랜지스터(32)의 드레인(56)에 접속된다. 마찬가지로, 비반전 트랜지스터(70)의 드레인(71)은 출력 트랜지스터(38)의 드레인(56')에 접속된다. 이는 일반적으로 차동쌍(14)과 부하(22 및 24)간의 접속을 설명한다.
도 4는 제1 또는 제2 내장형 차동 증폭기(30 또는 36)로서 사용하기 위한 다른 다른 출력 차동 증폭기의 회로도이다. 도 4에 나타낸 내장형 차동 증폭기(30)는 제1 내지 제3 트랜지스터(92, 94 및 96) 및 전류원(98)을 가질 수 있다. 부하(22 및 24)의 출력 트랜지스터(32 및 38)에 접속될 때, 음귀환이 존재하여, 노드(46 및 46')에 인가된 기준 전압으로 노드(60 및 62)를 고정할 것이다. 하나의 실시 형태에서, 도 4에 나타낸 구성이 도 2의 내장형 차동 증폭기(30 및 36)대신에 사용될 경우, 안정한 동작을 위한 전류원(34 및 40)은 필요하지 않게 된다.
도 5에서, 제1, 제2, 제3 및 제4 전압 범위는 참조 번호 100, 102, 104 및 106으로 나타낸다. 제1 및 제2 전압 범위(100 및 102)는 도 1의 종래 기술의 장치에 대한 전압 범위에 대응한다.
제1 전압 범위(100)는 약 0.2볼트에서 약 1.65볼트까지의 이용가능한 종래 기술의 전압 범위를 나타내고, 제공된 0.0볼트 임계 장치는 도 1의 M1 및 M2용으로 사용된다. 제2 전압 범위(102)는 약 0.95볼트에서 약 2.6볼트까지의 이용가능한 종래 기술의 전압 범위를 나타내고, 약 1.65볼트의 이용가능한 전압 범위를 제공하며, 제공된 0.75볼트 임계 장치는 도 1의 M1 및 M2용으로 사용된다. 0.0볼트 또는 0.75볼트 임계 장치의 선택은 회로에 대한 이용가능한 공통 모드 입력 범위를 증가시킬 뿐만 아니라, 선택된 장치에 따라 공통 모드 입력 범위를 0.75볼트 만큼 상승 또는 하강시킨다.
제3 및 제4 전압 범위(104 및 106)는 본 발명에 따른 도 2에 나타낸 회로에 대한 전압 범위에 상당한다. 유리하게는, 전압 범위(104 및 106)는 도 1의 종래 기술의 전압 범위보다 넓다.
특히, 제3 전압 범위(104)는 약 0.95볼트에서 약 3.35볼트까지의 범위를 제공하여, 약 2.40볼트의 이용가능한 전압 범위를 제공하며(도 2에서), 제공된 0.75볼트 임계 장치는 반전 트랜지스터(68) 및 비반전 트랜지스터(70)용으로 사용된다. 2.7볼트 이상의 전압 범위는 입력 전압이 Vdd와 Vss 사이에 있도록 할 경우에는 사용이 불가능하지만, 공통 모드 입력 범위는 0.75볼트 만큼 증가된다.
제4 전압 범위(106)는 약 0.2볼트에서 약 2.60볼트까지의 이용가능한 전압 범위를 제공하여, 약 2.40볼트의 이용가능한 범위를 제공하며, 제공된 0.0볼트 임계 장치는 반전 트랜지스터(68) 및 비반전 트랜지스터(70)용으로 사용된다. 이 예에서, 모든 공통 모드 입력 범위는 Vdd 및 Vss의 전원 한계 사이에 있고, 모든 범위는 통상 공통 전원에 국한된 회로망에서 이용될 수 있다.
본 발명은 특히 저전압 온도 보상 수정 발진기에 대한 온도 보상을 수행하는데 이용할 수 있고, 여기서 넓은 공통 모드 입력 전압을 갖는 저전압 완전 차동 증폭기가 구분적(piece wise) 선형 함수를 발생시키는데 필요하다. 유리하게는, 본 발명의 넓은 공통 모드 범위는 종래 기술보다 좋은 노이스 퍼포먼스를 갖는 광범위한 온도 동작을 하게 한다. 특히, 전압 범위(104 및 106)는 개선된 신호대 잡음비를 발생시키는 큰 입력 신호를 수신하기 위해 제공된다.
본 발명의 다양한 실시 형태를 기술하였지만, 본 발명의 범주를 벗어나지 않는 범위내에서 실시 형태의 다양한 변형 및 대체뿐만 아니라, 재배열 및 조합을 행할 수 있다.

Claims (10)

  1. (i) 반전 및 비반전 입력을 포함하는 차동쌍과 이 차동쌍에 접속된 바이어스 전류원; 및
    (ii) 제1 및 제2 부하와 반전 및 비반전 출력
    을 구비한 차동 증폭 회로를 포함하고,
    상기 제1 부하는 제1 내장형 차동 증폭기 및 제1 출력 트랜지스터를 구비하며,
    상기 제1 내장형 차동 증폭기는 제1 반전 입력, 제1 비반전 입력 및 제1 내장형 차동 증폭기의 출력을 포함하고, 상기 제1 출력 트랜지스터는 제1 게이트, 소오스 및 드레인을 포함하며,
    상기 제1 비반전 입력, 상기 차동쌍 및 상기 제1 출력 트랜지스터의 상기 제1 드레인이 접속되어 제1 공통 접속 노드를 정의하며,
    상기 제2 부하는 제2 내장형 차동 증폭기, 및 제2 출력 트랜지스터를 구비한 것을 특징으로 하는 저전압 차동 증폭기.
  2. 제1항에 있어서, 상기 공통 접속 노드가 상기 차동쌍의 드레인, 상기 제1 출력 트랜지스터의 드레인 및 상기 제1 비반전 입력에 접속된 것을 특징으로 하는 저전압 차동 증폭기.
  3. 제1항에 있어서, 상기 제1 내장형 차동 증폭기의 출력은 상기 제1 게이트에 접속된 것을 특징으로 하는 저전압 차동 증폭기.
  4. 제1항에 있어서, 상기 제1 내장형 차동 증폭기의 출력이 반전 및 비반전 출력중 적어도 하나를 정의하는 것을 특징으로 하는 저전압 차동 증폭기.
  5. 제1항에 있어서, 상기 제1 반전 입력이 제1 DC 전압 기준과의 접속을 포함하는 것을 특징으로 하는 저전압 차동 증폭기.
  6. 제1항에 있어서, 상기 차동쌍이 반전 및 비반전 트랜지스터를 포함하고, 상기 반전 트랜지스터의 드레인이 상기 제1 공통 접속 노드에 접속된 것을 특징으로 하는 저전압 차동 증폭기.
  7. 제1항에 있어서, 상기 제1 게이트가 상기 제1 내장형 차동 증폭기의 상기 출력에 접속되고, 상기 제1 드레인 및 상기 제1 전류원이 상기 제1 공통 접속 노드에 접속되며, 상기 제1 소오스가 상기 차동쌍의 적어도 일부를 통해 전류가 흐르도록 하기에 충분한 DC 전원에 접속된 것을 특징으로 하는 저전압 차동 증폭기.
  8. 제5항에 있어서, 상기 제1 DC 전압 기준이 포화 영역에서의 상기 제1 출력 트랜지스터를 바이어스하기에 충분한 것을 특징으로 하는 저전압 차동 증폭기.
  9. 제1항에 있어서, 상기 제2 내장형 차동 증폭기가 제2 반전 입력 및 제2 비반전 입력과 제2 내장형 차동 증폭기의 출력을 포함하고, 상기 제2 출력 트랜지스터가 제2 게이트, 소오스 및 드레인을 포함하는 것을 특징으로 하는 저전압 차동 증폭기.
  10. 제9항에 있어서, 상기 제2 비반전 입력 및 상기 제2 출력 트랜지스터의 상기 제2 드레인에 접속된 제2 전류원을 더 구비하여 제2 공통 접속 노드를 정의함으로써, 상기 제2 전류원이 상기 제2 출력 트랜지스터로부터 싱크(sink) 또는 소오스(source)할 수 있는 것을 특징으로 하는 저전압 차동 증폭기.
KR1019970707743A 1995-05-03 1996-03-21 저전압차동증폭기 KR100275177B1 (ko)

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US8/432646 1995-05-03
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EP (1) EP0879500A4 (ko)
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