JPH0312325B2 - - Google Patents
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- JPH0312325B2 JPH0312325B2 JP1122281A JP1122281A JPH0312325B2 JP H0312325 B2 JPH0312325 B2 JP H0312325B2 JP 1122281 A JP1122281 A JP 1122281A JP 1122281 A JP1122281 A JP 1122281A JP H0312325 B2 JPH0312325 B2 JP H0312325B2
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- 230000005669 field effect Effects 0.000 claims description 20
- 238000001514 detection method Methods 0.000 claims 1
- 230000003321 amplification Effects 0.000 description 6
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- 229910052710 silicon Inorganic materials 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は回路閾値電圧が高い入力回路に関する
ものである。
ものである。
集積回路の外部端子数を減らす目的で、三値の
入力を用いてそれに応じて集積回路内部の動作状
態を変える方法がとられることがある。例えば接
地電位と集積回路内部に供給される定電圧源電圧
（以下Vccと略す）との間のある電圧をV1とし、
Vccより高いある電圧をV2とすると、入力電圧が
V1以下の場合は集積回路内部を状態１とし、入
力電圧がV1とV2の間にある場合は状態２とし、
入力電圧がV2以上の場合は状態３とする。これ
らの三状態を検出するには、普通回路閾値電圧が
V1にある第１の入力回路と回路閾値電圧がV2に
ある第２の入力回路を用いて、入力電圧がV1以
下である場合には第１の入力回路の出力と第２の
入力回路の出力が共に“０”となり集積回路内部
を状態１にセツトし、入力電圧がV1とV2の間に
ある時は第１の入力回路の出力のみが“１”とな
つて状態２にセツトし、入力電圧がV2以上の時
は第１の入力回路の出力と第２の入力回路の出力
が共に“１”となり状態３にセツトする方法がと
られる。以下、Ｎチヤンネルの絶縁ゲート電界効
果トランジスタの場合について述べると、ここで
第１の入力回路については絶縁ゲート電界効果ト
ランジスタ（以下IGFETと略す）を用いて電圧
利得の大きいインバーターを構成することにより
容易に実現できるが、第２の入力回路については
回路閾値電圧が高く、しかもIGFET特性のバラ
ツキに対する回路閾値電圧の変動が小さい回路を
実現するのは容易ではなかつた。
入力を用いてそれに応じて集積回路内部の動作状
態を変える方法がとられることがある。例えば接
地電位と集積回路内部に供給される定電圧源電圧
（以下Vccと略す）との間のある電圧をV1とし、
Vccより高いある電圧をV2とすると、入力電圧が
V1以下の場合は集積回路内部を状態１とし、入
力電圧がV1とV2の間にある場合は状態２とし、
入力電圧がV2以上の場合は状態３とする。これ
らの三状態を検出するには、普通回路閾値電圧が
V1にある第１の入力回路と回路閾値電圧がV2に
ある第２の入力回路を用いて、入力電圧がV1以
下である場合には第１の入力回路の出力と第２の
入力回路の出力が共に“０”となり集積回路内部
を状態１にセツトし、入力電圧がV1とV2の間に
ある時は第１の入力回路の出力のみが“１”とな
つて状態２にセツトし、入力電圧がV2以上の時
は第１の入力回路の出力と第２の入力回路の出力
が共に“１”となり状態３にセツトする方法がと
られる。以下、Ｎチヤンネルの絶縁ゲート電界効
果トランジスタの場合について述べると、ここで
第１の入力回路については絶縁ゲート電界効果ト
ランジスタ（以下IGFETと略す）を用いて電圧
利得の大きいインバーターを構成することにより
容易に実現できるが、第２の入力回路については
回路閾値電圧が高く、しかもIGFET特性のバラ
ツキに対する回路閾値電圧の変動が小さい回路を
実現するのは容易ではなかつた。
従来、高い回路閾値電圧をもつ回路として電圧
利得が−１よりずつと大きい第１のインバーター
と回路閾値電圧が小さい第２のインバーターを縦
続接続した第１図の回路が用いられていた。デブ
レシヨン型IGFET（以下Ｄ−IGFETと略す）D1
のドレイン１は定電圧源Vccと接続され、ゲート
２及びソース３はエンハンスメント型IGFET（以
下Ｅ−IGFETと略す）E1のドレイン４と接続さ
れると共にＥ−IGFET E2のゲート１１に接続さ
れ、E1のゲート５は入力端子Ｉに接続され、Ｅ
−IGFET、E2のソース６は接続されている。Ｄ
−IGFET D2のドレイン７はVccに接続され、ゲ
ート８及びソース９はE2のドレイン１０に接続
されると共に出力端Ｏとなり、E2のソース１２
は接地されている。第１のインバーターの電圧利
得をＡ、第２のインバーターの回路閾値電圧を
VTとすると、第１図の従来回路全体の閾値電圧
VTOはほぼ、 VTO＝（VT−Vcc）／Ａ で表わされる。例えばVT＝2V，Vcc＝5V，Ａ＝
−0.2に対してVTO＝15Vが得られるわけである。
利得が−１よりずつと大きい第１のインバーター
と回路閾値電圧が小さい第２のインバーターを縦
続接続した第１図の回路が用いられていた。デブ
レシヨン型IGFET（以下Ｄ−IGFETと略す）D1
のドレイン１は定電圧源Vccと接続され、ゲート
２及びソース３はエンハンスメント型IGFET（以
下Ｅ−IGFETと略す）E1のドレイン４と接続さ
れると共にＥ−IGFET E2のゲート１１に接続さ
れ、E1のゲート５は入力端子Ｉに接続され、Ｅ
−IGFET、E2のソース６は接続されている。Ｄ
−IGFET D2のドレイン７はVccに接続され、ゲ
ート８及びソース９はE2のドレイン１０に接続
されると共に出力端Ｏとなり、E2のソース１２
は接地されている。第１のインバーターの電圧利
得をＡ、第２のインバーターの回路閾値電圧を
VTとすると、第１図の従来回路全体の閾値電圧
VTOはほぼ、 VTO＝（VT−Vcc）／Ａ で表わされる。例えばVT＝2V，Vcc＝5V，Ａ＝
−0.2に対してVTO＝15Vが得られるわけである。
この従来回路の欠点はそれぞれのIGFET素子
のバラツキによるＡおよびVTのバラツキがある
ため、第１図の従来回路全体の回路閾値のバラツ
キが大きいという点である。
のバラツキによるＡおよびVTのバラツキがある
ため、第１図の従来回路全体の回路閾値のバラツ
キが大きいという点である。
第２図は第１図の従来回路をゲート酸化膜厚
800ÅのＮチヤンネルシリコンゲート電界効果ト
ランジスタを用いて構成し、Vcc＝5Vで動作させ
た時のＥ−IGFET E1及びE2の閾値電圧VTEに対
するVTOの変化をＤ−IGFET D1及びD2の閾値電
圧VTDをパラメータにとつて図示したものである
が、VTOの最大値と最小値の間には約9.5Vの差が
あり、入力電圧が18V以下になる場合には第１図
の従来回路は使用できない。
800ÅのＮチヤンネルシリコンゲート電界効果ト
ランジスタを用いて構成し、Vcc＝5Vで動作させ
た時のＥ−IGFET E1及びE2の閾値電圧VTEに対
するVTOの変化をＤ−IGFET D1及びD2の閾値電
圧VTDをパラメータにとつて図示したものである
が、VTOの最大値と最小値の間には約9.5Vの差が
あり、入力電圧が18V以下になる場合には第１図
の従来回路は使用できない。
本発明の目的は回路閾値電圧がVccより常に大
きく、しかもIGFET素子のバラツキによる回路
閾値電圧の変化が小さい入力回路を提供すること
にある。
きく、しかもIGFET素子のバラツキによる回路
閾値電圧の変化が小さい入力回路を提供すること
にある。
本発明の入力回路を含む一実施例を第３図に示
す。Ｅ−IGFET E11とＥ−IGFET E11より閾値
電圧が低いIGFET、例えば閾値電圧がほぼ0Vの
IGFET N11で構成された第１の部分回路、閾値
電圧がほぼ0VのIGFET N12とＥ−IGFET E12
で構成された第２の部分回路、Ｄ−IGFET D11，
D12，D13とＥ−IGFET E13，E14で構成された差
動増巾回路からなる本発明の回路と波形整形用に
Ｄ−IGFET D14およびＥ−IGFET E15で構成さ
れたインバーター回路からなつている。E11のド
レイン１１は定電圧源Vccに接続されゲート１２
は入力端子Ｉに接続されソース１３はN11のドレ
イン１４と接続されると共に差動増巾回路の一方
の入力であるE13のゲート２７に接続されている。
N11のゲート１５はVccに接続されソース１６は
接地されている。またN12のドレイン１７とゲー
ト１８は共にVccに接続され、ソース１９はE12の
ドレイン２０と接続されると共に差動増巾回路の
他方の入力である。E14のゲート３３に接続され、
E12のゲート２１は入力端子Ｉに接続され、ソー
ス２２は接地されている。D11のドレイン２３お
よびD12のドレイン２９は共にVccに接続され、
D11のゲート２４とソース２５は共にE13のドレイ
ン２６に接続され、またD12のゲート３０とソー
ス３１は共にE14のドレイン３２に接続され、E13
のソース２８とE14のソース３４は共にD13のドレ
イン３５に接続され、D13のゲート３６とソース
３７は接続されている。またD14のドレイン３８
はVccに接続され、ゲート３９とソース４０はE15
のドレイン４１と接続されると共に出力端０とな
つていて、E15のゲート４２は差動増巾回路の出
力点であるD11のドレイン２５に接続され、E15の
ソース４３は接地されている。次に本回路の動作
について説明する。E11とN12は閾値電圧が異な
つているほかはほぼ同一の特性であり、N11と
E12も閾値電圧が異なつているほかはほぼ同一の
特性である。従つて、入力端子ＩにVccと等しい
電圧が印加された時は、E11とN11で構成される
第１の部分回路の出力電圧、即ち差動増巾回路の
E13のゲート入力とN12とE12で構成された第２の
部分回路の出力電圧、即ち差動増巾回路のE14の
ゲート入力を比較すると、前述のように
IGFETN11，N12，E11，E12の閾値電圧およびそ
れらの接続関係から、N11の導通抵抗はN12，
E11，E12の導通抵抗よりも小さいので、後者の方
が高い電圧となる。従つて、二つの入力の差を増
巾する差動増巾回路の働きでE13はOFFとなりE14
はONとなるため、D11のソース２５はほぼVcc電
位となり、D14とE15で構成されたインバーターの
出力端Ｏは接地電位となる。入力端子Ｉに印加さ
れる電圧がVccの電圧以下の時も同じ状態である
ことは明白である。入力端子Ｉに印加される電圧
がVccよりも高くなると、それに応じてE11および
E12の導通抵抗は小さくなり一方、N11，N12のゲ
ートはVcc電圧に保持されているから、入力端子
Ｉへの電圧がVccよりも高いある電圧値となると
N11とE11の導通抵抗比およびN12とE13の導通抵
抗比は互いに等しくなり、第１の部分回路の出力
電圧と第２の部分回路の出力電圧が等しくなる。
さらに入力端子Ｉに印加される電圧を高くすれば
IGFET E11，E12の導通抵抗がますます小さくな
るから、第１の部分回路の出力電圧が第２の部分
回路の出力電圧より高くなり、差動増巾回路の
E13はON、E14はOFFの状態となるのでD11のソ
ース２５の電位はほぼ接地電位まで低下し、D14
とE15で構成されたインバーターの出力ＯはVcc電
位となる。以上の説明で明らかなように、第３図
の本発明の実施例の回路では、回路閾値電圧は
Vcc電圧より必ず高くなる。N11及びN12は閾値
0Vとすると、Ｅ−IGFETの閾値電圧VTEと第３
図の回路の閾値電圧VTOは、 VTO＝Vcc＋2VTE という関係がある。
す。Ｅ−IGFET E11とＥ−IGFET E11より閾値
電圧が低いIGFET、例えば閾値電圧がほぼ0Vの
IGFET N11で構成された第１の部分回路、閾値
電圧がほぼ0VのIGFET N12とＥ−IGFET E12
で構成された第２の部分回路、Ｄ−IGFET D11，
D12，D13とＥ−IGFET E13，E14で構成された差
動増巾回路からなる本発明の回路と波形整形用に
Ｄ−IGFET D14およびＥ−IGFET E15で構成さ
れたインバーター回路からなつている。E11のド
レイン１１は定電圧源Vccに接続されゲート１２
は入力端子Ｉに接続されソース１３はN11のドレ
イン１４と接続されると共に差動増巾回路の一方
の入力であるE13のゲート２７に接続されている。
N11のゲート１５はVccに接続されソース１６は
接地されている。またN12のドレイン１７とゲー
ト１８は共にVccに接続され、ソース１９はE12の
ドレイン２０と接続されると共に差動増巾回路の
他方の入力である。E14のゲート３３に接続され、
E12のゲート２１は入力端子Ｉに接続され、ソー
ス２２は接地されている。D11のドレイン２３お
よびD12のドレイン２９は共にVccに接続され、
D11のゲート２４とソース２５は共にE13のドレイ
ン２６に接続され、またD12のゲート３０とソー
ス３１は共にE14のドレイン３２に接続され、E13
のソース２８とE14のソース３４は共にD13のドレ
イン３５に接続され、D13のゲート３６とソース
３７は接続されている。またD14のドレイン３８
はVccに接続され、ゲート３９とソース４０はE15
のドレイン４１と接続されると共に出力端０とな
つていて、E15のゲート４２は差動増巾回路の出
力点であるD11のドレイン２５に接続され、E15の
ソース４３は接地されている。次に本回路の動作
について説明する。E11とN12は閾値電圧が異な
つているほかはほぼ同一の特性であり、N11と
E12も閾値電圧が異なつているほかはほぼ同一の
特性である。従つて、入力端子ＩにVccと等しい
電圧が印加された時は、E11とN11で構成される
第１の部分回路の出力電圧、即ち差動増巾回路の
E13のゲート入力とN12とE12で構成された第２の
部分回路の出力電圧、即ち差動増巾回路のE14の
ゲート入力を比較すると、前述のように
IGFETN11，N12，E11，E12の閾値電圧およびそ
れらの接続関係から、N11の導通抵抗はN12，
E11，E12の導通抵抗よりも小さいので、後者の方
が高い電圧となる。従つて、二つの入力の差を増
巾する差動増巾回路の働きでE13はOFFとなりE14
はONとなるため、D11のソース２５はほぼVcc電
位となり、D14とE15で構成されたインバーターの
出力端Ｏは接地電位となる。入力端子Ｉに印加さ
れる電圧がVccの電圧以下の時も同じ状態である
ことは明白である。入力端子Ｉに印加される電圧
がVccよりも高くなると、それに応じてE11および
E12の導通抵抗は小さくなり一方、N11，N12のゲ
ートはVcc電圧に保持されているから、入力端子
Ｉへの電圧がVccよりも高いある電圧値となると
N11とE11の導通抵抗比およびN12とE13の導通抵
抗比は互いに等しくなり、第１の部分回路の出力
電圧と第２の部分回路の出力電圧が等しくなる。
さらに入力端子Ｉに印加される電圧を高くすれば
IGFET E11，E12の導通抵抗がますます小さくな
るから、第１の部分回路の出力電圧が第２の部分
回路の出力電圧より高くなり、差動増巾回路の
E13はON、E14はOFFの状態となるのでD11のソ
ース２５の電位はほぼ接地電位まで低下し、D14
とE15で構成されたインバーターの出力ＯはVcc電
位となる。以上の説明で明らかなように、第３図
の本発明の実施例の回路では、回路閾値電圧は
Vcc電圧より必ず高くなる。N11及びN12は閾値
0Vとすると、Ｅ−IGFETの閾値電圧VTEと第３
図の回路の閾値電圧VTOは、 VTO＝Vcc＋2VTE という関係がある。
第３図の本発明の実施例の回路では前述したよ
うに、回路閾値VTOが必ずVcc電圧より高いため、
入力電圧の下限は考慮する必要がないという利点
のほか、差動増巾回路の二つの入力に互いに逆相
入力が印加されるので回路動作が安定でしかも敏
感であるという特徴をもつている。第４図に第３
図の本発明の実施例の回路の特性を示す。試料は
第２図の従来回路の場合と同様にゲート酸化膜厚
800ÅのＮチヤンネルシリコンゲート電界効果ト
ランジスタを用いて、Vcc＝5Vで測定したもの
で、Ｅ−IGFETの閾値電圧VTEと回路閾値VTOの
関係をＤ−IGFETの閾値電圧VTDをパラメーター
として図示したものである。VTOのバラツキは約
2.5Vと、従来回路の約1/4程度に改善され、また
最低の許容入力電圧は9Vとなり従来回路より9V
も改善されており、本発明の効果は非常に大き
い。
うに、回路閾値VTOが必ずVcc電圧より高いため、
入力電圧の下限は考慮する必要がないという利点
のほか、差動増巾回路の二つの入力に互いに逆相
入力が印加されるので回路動作が安定でしかも敏
感であるという特徴をもつている。第４図に第３
図の本発明の実施例の回路の特性を示す。試料は
第２図の従来回路の場合と同様にゲート酸化膜厚
800ÅのＮチヤンネルシリコンゲート電界効果ト
ランジスタを用いて、Vcc＝5Vで測定したもの
で、Ｅ−IGFETの閾値電圧VTEと回路閾値VTOの
関係をＤ−IGFETの閾値電圧VTDをパラメーター
として図示したものである。VTOのバラツキは約
2.5Vと、従来回路の約1/4程度に改善され、また
最低の許容入力電圧は9Vとなり従来回路より9V
も改善されており、本発明の効果は非常に大き
い。
尚、説明の都合上、第３図の実施例では差動増
巾回路として一種類の回路のみを例示したが、差
動増巾回路の回路形式は種々知られており、本発
明はそれら一般の差動増巾回路を使用することが
可能であることを明記しておく。またＮチヤンネ
ルの絶縁ゲート電界効果トランジスタを用いて説
明したが、Ｐチヤンネルの場合でも本発明の適用
にはまつたく問題ないことも明記する。
巾回路として一種類の回路のみを例示したが、差
動増巾回路の回路形式は種々知られており、本発
明はそれら一般の差動増巾回路を使用することが
可能であることを明記しておく。またＮチヤンネ
ルの絶縁ゲート電界効果トランジスタを用いて説
明したが、Ｐチヤンネルの場合でも本発明の適用
にはまつたく問題ないことも明記する。
第１図は従来回路の回路図、第２図は従来回路
の特性図、第３図は本発明の実施例の回路図、第
４図は本発明の実施例である第３図の回路の特性
図を示す。 E1〜E15……エンハンスメント型IGFET、D1〜
D14……デプレツシヨン型IGFET。
の特性図、第３図は本発明の実施例の回路図、第
４図は本発明の実施例である第３図の回路の特性
図を示す。 E1〜E15……エンハンスメント型IGFET、D1〜
D14……デプレツシヨン型IGFET。
Claims (1)
- １ 定電圧源と接地間に２個の絶縁ゲート電界効
果トランジスタを直列接続して成る第１および第
２の部分回路、第１の入力電圧と第２の入力電圧
の差を増巾する差動増巾回路及び該差動増巾回路
に接続された出力端子とを有し、前記第１の部分
回路の前記接地側の絶縁ゲート電界効果トランジ
スタのゲートと前記第２の部分回路の前記定電圧
源側の絶縁ゲート電界効果トランジスタのゲート
を前記定電圧源に接続し、前記第１の部分回路の
前記定電圧源側の絶縁ゲート電界効果トランジス
タのゲートと前記第２の部分回路の前記接地側の
絶縁ゲート電界効果トランジスタのゲートを入力
端子に接続し、前記第１及び第２の部分回路の前
記２個の絶縁ゲート電界効果トランジスタの接続
点の電圧をそれぞれ前記差動増巾回路の前記第１
及び第２の入力電圧とし、前記第１の部分回路の
前記定電圧源側の絶縁ゲート電界効果トランジス
タと前記第２の部分回路の前記定電圧源側の絶縁
ゲート電界効果トランジスタの特性が閾値電圧を
除いてほぼ等しく、前記第１の部分回路の前記接
地側の絶縁ゲート電界効果トランジスタと前記第
２の部分回路の前記接地側の電界効果トランジス
タの特性が閾値電圧を除いてほぼ等しく、更に前
記第１の部分回路の前記定電圧源側の絶縁ゲート
電界効果トランジスタと前記第２の部分回路の前
記接地側の絶縁ゲート電界効果トランジスタの閾
値電圧が等しく、前記第１の部分回路の前記接地
側の絶縁ゲート電界効果トランジスタと前記第２
の部分回路の前記定電圧源側の絶縁ゲート電界効
果トランジスタの閾値電圧が等しいことを特徴と
する電圧レベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122281A JPS57125418A (en) | 1981-01-28 | 1981-01-28 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122281A JPS57125418A (en) | 1981-01-28 | 1981-01-28 | Input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57125418A JPS57125418A (en) | 1982-08-04 |
| JPH0312325B2 true JPH0312325B2 (ja) | 1991-02-20 |
Family
ID=11771928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1122281A Granted JPS57125418A (en) | 1981-01-28 | 1981-01-28 | Input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57125418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160067009A (ko) * | 2014-12-03 | 2016-06-13 | 현대자동차주식회사 | 내연 기관의 공연비 제어 시스템 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5121587B2 (ja) * | 2008-06-06 | 2013-01-16 | 旭化成エレクトロニクス株式会社 | 基準電圧回路 |
-
1981
- 1981-01-28 JP JP1122281A patent/JPS57125418A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160067009A (ko) * | 2014-12-03 | 2016-06-13 | 현대자동차주식회사 | 내연 기관의 공연비 제어 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57125418A (en) | 1982-08-04 |
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