JP2590801B2 - 集積化磁気センサ - Google Patents
集積化磁気センサInfo
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- JP2590801B2 JP2590801B2 JP57048690A JP4869082A JP2590801B2 JP 2590801 B2 JP2590801 B2 JP 2590801B2 JP 57048690 A JP57048690 A JP 57048690A JP 4869082 A JP4869082 A JP 4869082A JP 2590801 B2 JP2590801 B2 JP 2590801B2
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- Japan
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- output
- output voltage
- circuit
- hall element
- terminals
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
- G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
- G01R33/07—Hall effect devices
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Measuring Magnetic Variables (AREA)
Description
【発明の詳細な説明】 本発明は集積化磁気センサ、特にホール素子を用いた
集積化磁気センサに関するものである。
集積化磁気センサに関するものである。
従来、ホール素子を用いた集積化磁気センサはホール
素子とその微小な信号を増幅する増幅回路とから構成さ
れており、初期状態での出力電圧、即ち磁界が印加され
てない時の出力は、ホール素子のオフセット電圧と増幅
回路の入力オフセット電圧とで決まり、それは製造上の
加工誤差に因るものである。そのため、初期状態での出
力電圧を例えば論理低レベルとする為にはホール素子の
オフセット電圧を調整したり、増幅回路の入力オフセッ
ト電圧を補償したり、ヒステリシス機能を持たせねばな
らないという欠点があった。
素子とその微小な信号を増幅する増幅回路とから構成さ
れており、初期状態での出力電圧、即ち磁界が印加され
てない時の出力は、ホール素子のオフセット電圧と増幅
回路の入力オフセット電圧とで決まり、それは製造上の
加工誤差に因るものである。そのため、初期状態での出
力電圧を例えば論理低レベルとする為にはホール素子の
オフセット電圧を調整したり、増幅回路の入力オフセッ
ト電圧を補償したり、ヒステリシス機能を持たせねばな
らないという欠点があった。
本発明はホール素子や増幅回路のオフセット電圧を補
償することなく、初期状態での出力電圧を論理低レベル
に設定できる集積化磁気センサを提供するものであっ
て、対をなす一組の電流端子と対をなす複数組の出力電
圧端子とを有するホール素子と、前記各組の出力電圧端
子の電圧比較を行なう比較回路と、該比較回路の一致出
力を検出するAND回路とを備えたことを特徴とするもの
である。
償することなく、初期状態での出力電圧を論理低レベル
に設定できる集積化磁気センサを提供するものであっ
て、対をなす一組の電流端子と対をなす複数組の出力電
圧端子とを有するホール素子と、前記各組の出力電圧端
子の電圧比較を行なう比較回路と、該比較回路の一致出
力を検出するAND回路とを備えたことを特徴とするもの
である。
以下、本発明の実施例を図面を参照して説明する。第
１図は本発明の第１の実施例を示すもので、対をなす出
力電圧端子を３組とした場合を示す回路図である。すな
わち、第１図において、ホール素子１は対をなす一組の
電流端子２及び３と対をなす３組の、出力電圧端子4,
7、出力電圧端子5,8、出力電圧端子6,9とを備えてい
る。ホール素子はその電流端子2,3に電流を供給してそ
れぞれ直角方向に磁界を印加すると、各組の出力電圧端
子にホール起電力を発生する。出力電圧端子４と７の間
には印加磁界に比例した電圧差が生じ、この電圧を比較
回路10にそれぞれ入力させて論理レベルまで増幅する。
出力電圧端子５と8,6と９の間に発生するホール起電力
も同様にそれぞれ比較回路11及び12により論理レベルま
で増幅する。比較回路11及び12により論理レベルまで増
幅する。比較回路の出力はそれぞれAND回路13に入力さ
せ、比較回路10,11,12の出力が総べて論理高レベルであ
れば、AND回路13の出力端子14に論理高レベルの信号を
出力させ、それ以外の場合には論理低レベルの信号を出
力させるものである。
１図は本発明の第１の実施例を示すもので、対をなす出
力電圧端子を３組とした場合を示す回路図である。すな
わち、第１図において、ホール素子１は対をなす一組の
電流端子２及び３と対をなす３組の、出力電圧端子4,
7、出力電圧端子5,8、出力電圧端子6,9とを備えてい
る。ホール素子はその電流端子2,3に電流を供給してそ
れぞれ直角方向に磁界を印加すると、各組の出力電圧端
子にホール起電力を発生する。出力電圧端子４と７の間
には印加磁界に比例した電圧差が生じ、この電圧を比較
回路10にそれぞれ入力させて論理レベルまで増幅する。
出力電圧端子５と8,6と９の間に発生するホール起電力
も同様にそれぞれ比較回路11及び12により論理レベルま
で増幅する。比較回路11及び12により論理レベルまで増
幅する。比較回路の出力はそれぞれAND回路13に入力さ
せ、比較回路10,11,12の出力が総べて論理高レベルであ
れば、AND回路13の出力端子14に論理高レベルの信号を
出力させ、それ以外の場合には論理低レベルの信号を出
力させるものである。
第２図は本発明の第２の実施例を示すもので、第１図
における比較回路を１つにした場合を示す回路図であ
る。ホール素子１の構成は第１の実施例と同一である
が、比較回路10を時分割で使用して各組の出力電圧端子
の電圧比較結果をそれぞれに対応する記憶回路15,16,17
に保持する点が第１の実施例と異なる。すなわち、スイ
ッチ18a,18b,18cを操作して、最初に出力電圧端子4,7を
比較回路10に接続させると共に、記憶回路15に比較回路
10を接続させる。そして、対をなす出力電圧端子4,7の
電圧比較結果を記憶回路15に保持させる。同様の操作で
対をなす出力電圧端子5,8の比較結果は記憶回路16に、
対をなす出力電圧端子6,9の比較結果は記憶回路17に保
持させる。総ての記憶回路15,16,17の出力が論理高レベ
ルであれば、AND回路13の出力端子14に論理高レベルの
信号を出力させ、それ以外の場合には論理低レベルの信
号を出力させるものである。
における比較回路を１つにした場合を示す回路図であ
る。ホール素子１の構成は第１の実施例と同一である
が、比較回路10を時分割で使用して各組の出力電圧端子
の電圧比較結果をそれぞれに対応する記憶回路15,16,17
に保持する点が第１の実施例と異なる。すなわち、スイ
ッチ18a,18b,18cを操作して、最初に出力電圧端子4,7を
比較回路10に接続させると共に、記憶回路15に比較回路
10を接続させる。そして、対をなす出力電圧端子4,7の
電圧比較結果を記憶回路15に保持させる。同様の操作で
対をなす出力電圧端子5,8の比較結果は記憶回路16に、
対をなす出力電圧端子6,9の比較結果は記憶回路17に保
持させる。総ての記憶回路15,16,17の出力が論理高レベ
ルであれば、AND回路13の出力端子14に論理高レベルの
信号を出力させ、それ以外の場合には論理低レベルの信
号を出力させるものである。
尚、ホール素子１は矩形板状ホール素子に限定される
ものではなく、反転層を利用するMOS型ホール素子であ
っても良い。MOS型ホール素子の場合は、出力端子２及
び３はそれぞれドレイン電極，ソース電極となりこれに
加えてゲート電極が付加される。また、比較回路は差動
増幅回路やダイナミック・フリップ・フロップ回路の様
な差電圧を増幅するものであれば良い。
ものではなく、反転層を利用するMOS型ホール素子であ
っても良い。MOS型ホール素子の場合は、出力端子２及
び３はそれぞれドレイン電極，ソース電極となりこれに
加えてゲート電極が付加される。また、比較回路は差動
増幅回路やダイナミック・フリップ・フロップ回路の様
な差電圧を増幅するものであれば良い。
ところで、ホール素子のオフセット電圧は電流が流れ
るチャネル領域の電気的特性の非対称性や対となってい
る出力電圧端子位置の不整合により生ずる。
るチャネル領域の電気的特性の非対称性や対となってい
る出力電圧端子位置の不整合により生ずる。
例えばMOS型ホール素子の場合、出力電圧端子位置の
不整合によるオフセット電圧は次式で表わされる。
不整合によるオフセット電圧は次式で表わされる。
ここでVDDは電源電圧,VGはゲート電圧,VTは閾値電
圧、Ｌはチャネル長，Δｙは端子位置の不整合である。
第３図に（１）式から計算したオフセット電圧を示す。
ソース電極３からの出力端子位置の比y/Lをパラメータ
とし、VDD＝VG＝5V,Δｙ＝0.1μｍとしたときの計算値
で、チャネル長Ｌが短い程オフセット電圧が大きくな
る。これはΔy/Lが相対的に大きくなる為である。
圧、Ｌはチャネル長，Δｙは端子位置の不整合である。
第３図に（１）式から計算したオフセット電圧を示す。
ソース電極３からの出力端子位置の比y/Lをパラメータ
とし、VDD＝VG＝5V,Δｙ＝0.1μｍとしたときの計算値
で、チャネル長Ｌが短い程オフセット電圧が大きくな
る。これはΔy/Lが相対的に大きくなる為である。
第４図にMOS型ホール素子のオフセット電圧の実測値
の一例を示す。チャネル幅400μm,チャネル長400μｍの
ものを185個測定したものである。磁場を印加しない状
態で出力電圧端子にはチャネル電圧が現われるが、チャ
ネル電圧はドレイン電極２に近い程大きくなる。出力電
圧端子と比較回路入力との接続を第１図及び第２図に示
す様に右側端子が基準となる様にする。例えば対をなす
出力電圧端子４と７との不整合が、出力電圧端子４の方
がドレインに近いときによるものとすると、正極性のオ
フセット電圧が発生し、比較回路10の出力は論理高レベ
ルとなる。また出力電圧端子５と８の不整合は、出力端
子８の方がドレインに近いときによるものとすると、負
極性のオフセット電圧が現われ、比較回路11の出力は論
理低レベルとなる。出力電圧端子６と９の不整合につい
ても負極性のオフセット電圧が現われ、比較回路12の出
力が論理低レベルとすると、AND回路13の出力端子14に
は論理低レベル信号が出力し、初期状態で論理低レベル
が保たれる。ここで、比較回路の入力オフセット電圧は
ホール素子のオフセット電圧に比べ極めて小さく無視で
きるとする。
の一例を示す。チャネル幅400μm,チャネル長400μｍの
ものを185個測定したものである。磁場を印加しない状
態で出力電圧端子にはチャネル電圧が現われるが、チャ
ネル電圧はドレイン電極２に近い程大きくなる。出力電
圧端子と比較回路入力との接続を第１図及び第２図に示
す様に右側端子が基準となる様にする。例えば対をなす
出力電圧端子４と７との不整合が、出力電圧端子４の方
がドレインに近いときによるものとすると、正極性のオ
フセット電圧が発生し、比較回路10の出力は論理高レベ
ルとなる。また出力電圧端子５と８の不整合は、出力端
子８の方がドレインに近いときによるものとすると、負
極性のオフセット電圧が現われ、比較回路11の出力は論
理低レベルとなる。出力電圧端子６と９の不整合につい
ても負極性のオフセット電圧が現われ、比較回路12の出
力が論理低レベルとすると、AND回路13の出力端子14に
は論理低レベル信号が出力し、初期状態で論理低レベル
が保たれる。ここで、比較回路の入力オフセット電圧は
ホール素子のオフセット電圧に比べ極めて小さく無視で
きるとする。
次に磁界を第１図に示す様にチャネルに直角での方
向に印加すると、正極性のホール起電力が発生し、印加
磁界が充分大きければ、ホール起電力はオフセット電圧
より大きくなり、各組の出力端子４と7,5と8,6と９の差
電圧は総て正極性となり、比較回路10,11,12の出力も総
て論理高レベルとなり、AND回路13の出力端子14に論理
高レベルの信号が出力することになるから、磁界の印加
を検出することができる。ここで初期状態は論理低レベ
ルに限定されるものではなく反転回路を出力端子14に追
加して論理高レベルとすることも可能である。
向に印加すると、正極性のホール起電力が発生し、印加
磁界が充分大きければ、ホール起電力はオフセット電圧
より大きくなり、各組の出力端子４と7,5と8,6と９の差
電圧は総て正極性となり、比較回路10,11,12の出力も総
て論理高レベルとなり、AND回路13の出力端子14に論理
高レベルの信号が出力することになるから、磁界の印加
を検出することができる。ここで初期状態は論理低レベ
ルに限定されるものではなく反転回路を出力端子14に追
加して論理高レベルとすることも可能である。
ホール起電力は出力電圧端子位置依存性を持ち、端子
位置に関係するが、チャネル長Ｌに比べ出力電圧端子
幅，間隔は極めて小さくすることが可能で、各出力端子
の出力電圧は同一と見做すことができる。例えばチャネ
ル長Ｌを500μｍとし出力電圧端子の幅及び間隔を５μ
ｍとすることは容易である。
位置に関係するが、チャネル長Ｌに比べ出力電圧端子
幅，間隔は極めて小さくすることが可能で、各出力端子
の出力電圧は同一と見做すことができる。例えばチャネ
ル長Ｌを500μｍとし出力電圧端子の幅及び間隔を５μ
ｍとすることは容易である。
出力電圧端子の不整合は製造上の加工誤差に因るもの
で、オフセット電圧の極性は第４図に示す様に正極性の
ものと、負極性のものが無作為に存在するものであり、
本発明はこのことを利用して、AND回路により出力電圧
端子からの信号をアンド条件をとることにしているもの
であるから、対をなす出力電圧端子の組数は実施例に示
す３組に限定されるものではなく、多い程初期状態に於
て論理低レベル出力を得やすい。
で、オフセット電圧の極性は第４図に示す様に正極性の
ものと、負極性のものが無作為に存在するものであり、
本発明はこのことを利用して、AND回路により出力電圧
端子からの信号をアンド条件をとることにしているもの
であるから、対をなす出力電圧端子の組数は実施例に示
す３組に限定されるものではなく、多い程初期状態に於
て論理低レベル出力を得やすい。
以上の説明により明らかな様に、本発明はオフセット
電圧を調整すること無く、初期状態の出力を論理低レベ
ルとし、磁界を印加したときのみ論理高レベルとするこ
とができる効果を有するものである。
電圧を調整すること無く、初期状態の出力を論理低レベ
ルとし、磁界を印加したときのみ論理高レベルとするこ
とができる効果を有するものである。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図はMOS型ホ
ール素子のオフセット電圧の計算値を示すグラフ、第４
図はMOS型ホール素子のオフセット電圧の実測値を示す
グラフである。 １……ホール素子、２……電流端子（ドレイン） ３……電流端子（ソース）、4,5,6,7,8,9……出力電圧
端子 10,11,12……比較回路、13……AND回路 14……出力端子 15,16,17……記憶回路
本発明の第２の実施例を示す回路図、第３図はMOS型ホ
ール素子のオフセット電圧の計算値を示すグラフ、第４
図はMOS型ホール素子のオフセット電圧の実測値を示す
グラフである。 １……ホール素子、２……電流端子（ドレイン） ３……電流端子（ソース）、4,5,6,7,8,9……出力電圧
端子 10,11,12……比較回路、13……AND回路 14……出力端子 15,16,17……記憶回路
Claims (1)
- 【請求項１】対をなす一組の電流端子と対をなす複数組
の出力電圧端子とを有するホール素子と、前記各組の出
力電圧端子の電圧比較を行なう少くとも１つの比較回路
と、該比較回路の一致出力を検出するAND回路とを備え
たことを特徴とする集積化磁気センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048690A JP2590801B2 (ja) | 1982-03-26 | 1982-03-26 | 集積化磁気センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048690A JP2590801B2 (ja) | 1982-03-26 | 1982-03-26 | 集積化磁気センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166276A JPS58166276A (ja) | 1983-10-01 |
| JP2590801B2 true JP2590801B2 (ja) | 1997-03-12 |
Family
ID=12810305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048690A Expired - Lifetime JP2590801B2 (ja) | 1982-03-26 | 1982-03-26 | 集積化磁気センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590801B2 (ja) |
-
1982
- 1982-03-26 JP JP57048690A patent/JP2590801B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58166276A (ja) | 1983-10-01 |
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