JP2893738B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は検出端子に印加された電圧と所定の電圧との
大小関係を検出する電圧検出回路に関し、特に集積回路
化に好適の電圧検出回路に関する。
大小関係を検出する電圧検出回路に関し、特に集積回路
化に好適の電圧検出回路に関する。
［従来の技術］ 一般に、半導体集積回路の特定の箇所の電圧を検出す
る場合は、ツェナーダイオード等の定電圧素子等により
その出力が所定の電圧に設定されている基準電圧源を使
用し、被検出部の電圧とこの基準電圧源の電圧とを差動
増幅等の比較回路で比較することにより行っている。
る場合は、ツェナーダイオード等の定電圧素子等により
その出力が所定の電圧に設定されている基準電圧源を使
用し、被検出部の電圧とこの基準電圧源の電圧とを差動
増幅等の比較回路で比較することにより行っている。
第５図は、従来のこの種の電圧検出回路を示す回路図
である。
である。
この種の電圧検出回路は２つの入力部を有する比較器
５により構成されている。この比較器５の一方の入力部
には基準電圧源６が接続されており、他方の入力部は検
出端子４に接続されている。このように構成された電圧
検出回路においては、検出端子４に印加される被検出電
圧が基準電圧源の電位を超えたときに、出力端子３に反
転出力電圧が出力される。
５により構成されている。この比較器５の一方の入力部
には基準電圧源６が接続されており、他方の入力部は検
出端子４に接続されている。このように構成された電圧
検出回路においては、検出端子４に印加される被検出電
圧が基準電圧源の電位を超えたときに、出力端子３に反
転出力電圧が出力される。
［発明が解決しようとする課題］ しかしながら、上述の電圧検出回路は、基準電圧源及
び比較器に供給される電源が定常状態にあるときにのみ
正常に動作する。例えば、供給電源を投入したとき、又
は電源を遮断したとき等の過渡状態のときには、この電
圧検出回路は正常な動作を行うことができない。また、
供給電源電圧が低く、基準電圧源が所定の電圧を維持す
ることができない場合、又は比較器が通常の動作を行う
ことができない場合も、被検出電圧の正常な比較検出を
行うことができない。
び比較器に供給される電源が定常状態にあるときにのみ
正常に動作する。例えば、供給電源を投入したとき、又
は電源を遮断したとき等の過渡状態のときには、この電
圧検出回路は正常な動作を行うことができない。また、
供給電源電圧が低く、基準電圧源が所定の電圧を維持す
ることができない場合、又は比較器が通常の動作を行う
ことができない場合も、被検出電圧の正常な比較検出を
行うことができない。
一方、供給電源電圧が低い場合においても所定の動作
を行うことができる基準電圧源及び比較器を構成するこ
とは可能である。しかし、このような基準電圧源及び比
較器は複雑な回路構成になるため、多くの集積回路素子
が必要であるという難点がある。
を行うことができる基準電圧源及び比較器を構成するこ
とは可能である。しかし、このような基準電圧源及び比
較器は複雑な回路構成になるため、多くの集積回路素子
が必要であるという難点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、回路構成が簡単であり、電源電圧が低い場合でも確
実に動作する電圧検出回路を提供することを目的とす
る。
て、回路構成が簡単であり、電源電圧が低い場合でも確
実に動作する電圧検出回路を提供することを目的とす
る。
［課題を解決するための手段］ 本発明に係る電圧検出回路は、第１の電位供給端子と
第２の電位供給端子との間に接続され第１導電型の第１
のトランジスタ、第２導電型の第２のトランジスタ及び
抵抗が直列に接続されて構成された第１の直列回路と、
この第１の直列回路に並列接続され、第１導電型の第３
のトランジスタ及び第２導電型の第４のトランジスタが
直列に接続されて構成された第２の直列回路とを有し、
前記第１及び第２のトランジスタの接続点並びに前記第
３及び第４のトランジスタの接続点のうちの一方の接続
点は前記第１及び第３のトランジスタの各制御電極に接
続され、前記第１及び第２のトランジスタの接続点並び
に前記第３及び第４のトランジスタの接続点のうちの他
方の接続点は出力端子に接続され、前記第２及び第４の
トランジスタの各制御電極は検出端子に接続され、且つ
前記第２のトランジスタは前記第４のトランジスタより
も駆動能力が大きいことを特徴とする。
第２の電位供給端子との間に接続され第１導電型の第１
のトランジスタ、第２導電型の第２のトランジスタ及び
抵抗が直列に接続されて構成された第１の直列回路と、
この第１の直列回路に並列接続され、第１導電型の第３
のトランジスタ及び第２導電型の第４のトランジスタが
直列に接続されて構成された第２の直列回路とを有し、
前記第１及び第２のトランジスタの接続点並びに前記第
３及び第４のトランジスタの接続点のうちの一方の接続
点は前記第１及び第３のトランジスタの各制御電極に接
続され、前記第１及び第２のトランジスタの接続点並び
に前記第３及び第４のトランジスタの接続点のうちの他
方の接続点は出力端子に接続され、前記第２及び第４の
トランジスタの各制御電極は検出端子に接続され、且つ
前記第２のトランジスタは前記第４のトランジスタより
も駆動能力が大きいことを特徴とする。
［作用］ 第１及び第２の電位供給端子に夫々印加される電位を
第１のレベル及び第２のレベルとすると、検出端子に設
定電位に対して第２のレベル側の電位が印加されたとき
には、第２及び第４のトランジスタに流れる電流は微小
であるから抵抗での電位降下は少ない。このとき、第２
のトランジスタに流れる電流値は、第４のトランジスタ
に流れる電流値よりも少ないので、第１及び第３のトラ
ンジスタからなるカレントミラー回路に流れる電流とそ
の出力に接続されたトランジスタに流れる電流に所定の
大小関係が生じるので、出力端子のレベルは第１のレベ
ル又は第２のレベルになる。
第１のレベル及び第２のレベルとすると、検出端子に設
定電位に対して第２のレベル側の電位が印加されたとき
には、第２及び第４のトランジスタに流れる電流は微小
であるから抵抗での電位降下は少ない。このとき、第２
のトランジスタに流れる電流値は、第４のトランジスタ
に流れる電流値よりも少ないので、第１及び第３のトラ
ンジスタからなるカレントミラー回路に流れる電流とそ
の出力に接続されたトランジスタに流れる電流に所定の
大小関係が生じるので、出力端子のレベルは第１のレベ
ル又は第２のレベルになる。
また、検出端子に設定電位に対して第１のレベル側の
電位が印加されたときは、第２及び第４のトランジスタ
に流れる電流は大きいので、抵抗での電圧降下が大きく
なる。これにより、カレントミラー回路に流れる電流が
抑制されるか、又は抵抗による電圧降下の影響が直接現
れて、出力端子は第２のレベル又は第１のレベルにな
る。
電位が印加されたときは、第２及び第４のトランジスタ
に流れる電流は大きいので、抵抗での電圧降下が大きく
なる。これにより、カレントミラー回路に流れる電流が
抑制されるか、又は抵抗による電圧降下の影響が直接現
れて、出力端子は第２のレベル又は第１のレベルにな
る。
本発明によれば、外部に基準電圧源を設ける必要がな
く、カレントミラー回路の増幅率、第２及び第４のトラ
ンジスタの素子寸法及び前記抵抗の抵抗値により、被検
出電圧と比較すべき設定電位が決定される。従って、こ
の電圧検出回路は第１及び第２の電位供給端子間の電圧
が第１の直列回路が動作できる電圧であれば正常に動作
するため、その動作可能電圧の下限は極めて低い。
く、カレントミラー回路の増幅率、第２及び第４のトラ
ンジスタの素子寸法及び前記抵抗の抵抗値により、被検
出電圧と比較すべき設定電位が決定される。従って、こ
の電圧検出回路は第１及び第２の電位供給端子間の電圧
が第１の直列回路が動作できる電圧であれば正常に動作
するため、その動作可能電圧の下限は極めて低い。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係る電圧検出回路を
示す回路図である。
示す回路図である。
電位供給端子１と電位供給端子２との間にはＰ型MOS
電界効果トランジスタP1、Ｎ型MOS電界効果トランジス
タN1及び抵抗R1が直列に接続されている。また、これと
同様に、電位供給端子１と電位供給端子２との間にはＰ
型MOS電界効果トランジスタP2及びＮ型MOS電界効果トラ
ンジスタN2が直列に接続されている。ここでトランジス
タN1はトランジスタN2に比べて駆動能力が大きく設定さ
れている。そして、Ｐ型MOSトランジスタP1及びＰ型MOS
トランジスタP2は、そのゲートがＰ型MOSトランジスタP
1のドレインに短絡接続されてカレントミラー回路を構
成している。また、Ｎ型MOSトランジスタN1及びＮ型MOS
トランジスタN2の各ゲートは短絡接続されており、検出
端子４に導出されている。更に、Ｐ型MOSトランジスタP
2及びＮ型MOSトランジスタN2の接続点は出力端子３に接
続されている。
電界効果トランジスタP1、Ｎ型MOS電界効果トランジス
タN1及び抵抗R1が直列に接続されている。また、これと
同様に、電位供給端子１と電位供給端子２との間にはＰ
型MOS電界効果トランジスタP2及びＮ型MOS電界効果トラ
ンジスタN2が直列に接続されている。ここでトランジス
タN1はトランジスタN2に比べて駆動能力が大きく設定さ
れている。そして、Ｐ型MOSトランジスタP1及びＰ型MOS
トランジスタP2は、そのゲートがＰ型MOSトランジスタP
1のドレインに短絡接続されてカレントミラー回路を構
成している。また、Ｎ型MOSトランジスタN1及びＮ型MOS
トランジスタN2の各ゲートは短絡接続されており、検出
端子４に導出されている。更に、Ｐ型MOSトランジスタP
2及びＮ型MOSトランジスタN2の接続点は出力端子３に接
続されている。
次に、この電圧検出回路の動作について説明する。
第２図は、横軸に被検出電圧VINをとり、縦軸に出力
電圧VOUTをとって、本実施例における両者の関係を示す
グラフ図である。被検出電圧VINが設定電圧VDに比して
低い場合は、トランジスタN1,N2には微小な電流しか流
れないが、トランジスタN1,N2の能力比からトランジス
タN1に流れる電流の法がトランジスタN2に流れる電流よ
りも大きい。このため、カレントミラー回路に流れる電
流はトランジスタN2に流れる電流よりも大きくなるの
で、出力電圧VOUTは電位供給端子１の電位と略同一の電
位になる。
電圧VOUTをとって、本実施例における両者の関係を示す
グラフ図である。被検出電圧VINが設定電圧VDに比して
低い場合は、トランジスタN1,N2には微小な電流しか流
れないが、トランジスタN1,N2の能力比からトランジス
タN1に流れる電流の法がトランジスタN2に流れる電流よ
りも大きい。このため、カレントミラー回路に流れる電
流はトランジスタN2に流れる電流よりも大きくなるの
で、出力電圧VOUTは電位供給端子１の電位と略同一の電
位になる。
また、被検出電圧VINが設定電位VDに比して高い場合
は、トランジスタN1,N2には大きな電流が流れ、抵抗R1
による電圧降下でカレントミラー回路の電流値が抑制さ
れトランジスタN2に流れる電流よりもカレントミラー回
路に流れる電流の方が小さくなる。このため、出力電圧
VOUTは電位供給端子２の電位と略同一の電位になる。
は、トランジスタN1,N2には大きな電流が流れ、抵抗R1
による電圧降下でカレントミラー回路の電流値が抑制さ
れトランジスタN2に流れる電流よりもカレントミラー回
路に流れる電流の方が小さくなる。このため、出力電圧
VOUTは電位供給端子２の電位と略同一の電位になる。
ここで設定電位VDはＰ型MOS電界効果トランジスタP1,
P2により構成されるカレントミラー回路の電流増幅率、
Ｎ型MOS電界効果トランジスタN1,N2の素子寸法及び抵抗
R1の抵抗値により決定される。従って、電位供給端子１
及び２間の電圧はMOS電界効果トランジスタP1,N1及び抵
抗R1からなる直列回路が動作することができる電圧より
も高い電圧であれば正常に動作するため、本実施例に係
る電圧検出回路は、従来に比して低い電圧で動作するこ
とができる。
P2により構成されるカレントミラー回路の電流増幅率、
Ｎ型MOS電界効果トランジスタN1,N2の素子寸法及び抵抗
R1の抵抗値により決定される。従って、電位供給端子１
及び２間の電圧はMOS電界効果トランジスタP1,N1及び抵
抗R1からなる直列回路が動作することができる電圧より
も高い電圧であれば正常に動作するため、本実施例に係
る電圧検出回路は、従来に比して低い電圧で動作するこ
とができる。
ちなみに、本発明者は、各トランジスタとしてエンハ
ンスメント型MOS電界効果トランジスタを使用し、カレ
ントミラー回路の電流増幅率を１に設定し、MOSトラン
ジスタN1のゲート長に対するゲート幅の値をMOSトラン
ジスタN2のゲート長に対するゲート幅の値の20倍に設定
し、抵抗R1の値を1MΩに設定して、実際に本実施例に係
る電圧検出回路を製作した。その結果、この電圧検出回
路の設定電位VDは0.5V以下であった。
ンスメント型MOS電界効果トランジスタを使用し、カレ
ントミラー回路の電流増幅率を１に設定し、MOSトラン
ジスタN1のゲート長に対するゲート幅の値をMOSトラン
ジスタN2のゲート長に対するゲート幅の値の20倍に設定
し、抵抗R1の値を1MΩに設定して、実際に本実施例に係
る電圧検出回路を製作した。その結果、この電圧検出回
路の設定電位VDは0.5V以下であった。
即ち、この設定電圧VDの決定について、更に数式を利
用して説明する。
用して説明する。
トランジスタN1に流れる電流をI1とすると、このI1は
次式で表される。
次式で表される。
I1＝（1/R1）・（Vgsn2−Vgsn1） ＝（1/R1）・（KT/q）ln（（N1・P2/N2/P1）） 設定電圧VDは次式で表される。
VD＝Vgsn1＋I1・R1 ＝Vgsn1＋（KT/q）ln（（N1・P2/N2/P1）） 但し、R1は抵抗R1の抵抗値、Vgsn1乃至Vgsn2は各トラ
ンジスタN1乃至N2のゲート・ソース間電圧、N1、N2、P1
及びP2はトランジスタN1、N2、P1及びP2のゲート長に対
するゲート幅の値、ｑは電子の電荷、Ｋはボルツマン定
数、Ｔは絶対温度である。
ンジスタN1乃至N2のゲート・ソース間電圧、N1、N2、P1
及びP2はトランジスタN1、N2、P1及びP2のゲート長に対
するゲート幅の値、ｑは電子の電荷、Ｋはボルツマン定
数、Ｔは絶対温度である。
ここで、トランジスタN1は弱反転領域で動作させるの
で、Vgsn1を略0.4V、カレントミラー回路の電流増幅率
（P2/P1）を１に設定し、（N1/N2）を20倍に設定する
と、設定電圧VDは0.5V以下となる。
で、Vgsn1を略0.4V、カレントミラー回路の電流増幅率
（P2/P1）を１に設定し、（N1/N2）を20倍に設定する
と、設定電圧VDは0.5V以下となる。
また、トランジスタP1、N1及び抵抗１の直列回路が動
作できる電圧は、Vdsp1、Vdsn1及び抵抗R1に流れる電流
I1のドロップ電圧I1・R1の緩和の電圧以上である。Vdsp
1はゲート・ドレイン間ショートの飽和領域動作であり
略0.4mVとなり、Vdsn1は非飽和領域動作可能であり略50
mVとなり、I1・R1は（KT/q）・ln（（N1・P2/N2/P1））
であるので略78mVであり、これらの総和の電圧は0.53V
となる。この電圧より高い電圧でP1、N1及びR1の直列回
路は通常動作状態となり、電位供給端子１及び２間の電
圧が設定電圧VDと同程度の低い電圧でも可能となる。こ
のようにして、電位供給端子１と電位供給端子２との間
の電圧を低い電圧にすることができる。
作できる電圧は、Vdsp1、Vdsn1及び抵抗R1に流れる電流
I1のドロップ電圧I1・R1の緩和の電圧以上である。Vdsp
1はゲート・ドレイン間ショートの飽和領域動作であり
略0.4mVとなり、Vdsn1は非飽和領域動作可能であり略50
mVとなり、I1・R1は（KT/q）・ln（（N1・P2/N2/P1））
であるので略78mVであり、これらの総和の電圧は0.53V
となる。この電圧より高い電圧でP1、N1及びR1の直列回
路は通常動作状態となり、電位供給端子１及び２間の電
圧が設定電圧VDと同程度の低い電圧でも可能となる。こ
のようにして、電位供給端子１と電位供給端子２との間
の電圧を低い電圧にすることができる。
また、前述の如く、この設定電圧VDを得ることができ
る動作電圧、即ち電位供給端子１及び２の間の電圧は、
MOSトランジスタP1,N1及び抵抗R1からなる直列回路が通
常動作状態になる電圧と比較して高い電圧領域であれば
よい。このため、電位供給端子１及び２間の電圧を低い
電圧にすることも可能であり、例えば、上述の例におけ
る設定電位（VD＝0.5V）と同程度の極めて低い電圧にす
ることも可能である。
る動作電圧、即ち電位供給端子１及び２の間の電圧は、
MOSトランジスタP1,N1及び抵抗R1からなる直列回路が通
常動作状態になる電圧と比較して高い電圧領域であれば
よい。このため、電位供給端子１及び２間の電圧を低い
電圧にすることも可能であり、例えば、上述の例におけ
る設定電位（VD＝0.5V）と同程度の極めて低い電圧にす
ることも可能である。
更に、上述した第２図の特性とは逆の特性となるよう
に電圧検出回路を構成することも容易にできる。この場
合は、第１図においてMOSトランジスタP1及びP2のゲー
トをMOSトランジスタP2及びN2の接続点に接続し、MOSト
ランジスタP1及びN1の接続点を出力端子３に接続する。
これにより、被検出電圧VINが設定電圧VDに比して低い
場合に、出力電圧VOUTは電位供給端子２の電位近傍とな
り、被検出電圧VINが設定電圧VDに比して高い場合に、
出力電圧VOUTは電位供給端子１の電位と略等しくなる。
に電圧検出回路を構成することも容易にできる。この場
合は、第１図においてMOSトランジスタP1及びP2のゲー
トをMOSトランジスタP2及びN2の接続点に接続し、MOSト
ランジスタP1及びN1の接続点を出力端子３に接続する。
これにより、被検出電圧VINが設定電圧VDに比して低い
場合に、出力電圧VOUTは電位供給端子２の電位近傍とな
り、被検出電圧VINが設定電圧VDに比して高い場合に、
出力電圧VOUTは電位供給端子１の電位と略等しくなる。
第３図は本発明の第２の実施例に係る電圧検出回路を
示す回路図である。
示す回路図である。
本実施例が第１の実施例と異なる点は新たに抵抗R2,R
3及びR4が設けられていることにあり、その他の構成は
基本的には第１の実施例と同様であるので、第３図にお
いて第１図と同一物には同一符号を付してその詳しい説
明は省略する。
3及びR4が設けられていることにあり、その他の構成は
基本的には第１の実施例と同様であるので、第３図にお
いて第１図と同一物には同一符号を付してその詳しい説
明は省略する。
本実施例においては、抵抗R1及びＮ型MOS電界効果ト
ランジスタN2の接続点と電位供給端子２との間に抵抗R2
が介挿されている。また、電位供給端子１及び２の間に
抵抗R3及びR4が直列に接続されており、検出端子、即ち
Ｎ型MOS電界効果トランジスタN1及びN2の各ゲートはこ
の抵抗R3及びR4の接続点に接続されている。
ランジスタN2の接続点と電位供給端子２との間に抵抗R2
が介挿されている。また、電位供給端子１及び２の間に
抵抗R3及びR4が直列に接続されており、検出端子、即ち
Ｎ型MOS電界効果トランジスタN1及びN2の各ゲートはこ
の抵抗R3及びR4の接続点に接続されている。
第４図は、横軸に電源電圧VDDをとり、縦軸に出力電
圧VOUTをとって、本実施例における両者の関係を示すグ
ラフ図である。この第４図から明らかのように、出力電
圧VOUTは電源電圧VDDの上昇に伴って上昇し、電源電圧V
DDが設定電位VDに到達すると急激に低電圧（Ｌレベル）
に反転動作する。
圧VOUTをとって、本実施例における両者の関係を示すグ
ラフ図である。この第４図から明らかのように、出力電
圧VOUTは電源電圧VDDの上昇に伴って上昇し、電源電圧V
DDが設定電位VDに到達すると急激に低電圧（Ｌレベル）
に反転動作する。
MOSトランジスタN1及びN2を弱反転送領域で動作する
ようにこれらMOSトランジスタN1及びN2の素子寸法を設
定すると、設定電圧VDは下記第（１）式に示すようにな
る。
ようにこれらMOSトランジスタN1及びN2の素子寸法を設
定すると、設定電圧VDは下記第（１）式に示すようにな
る。
VD＝（１＋R3/R4）・｛VGSN2＋（１＋P2/P1）・（R2/R
1）・（KT/q）ln〔（N1・P1）／（N2・P1）〕｝ …（１） 但し、R1乃至R4は各抵抗R1乃至R4の抵抗値、VGSN2は
トランジスタN2のゲート・ソース間電圧、P1,P2,N1及び
N2はトランジスタP1,P2,N1及びN2のゲート長に対するゲ
ート幅の値、ｑは電子の電荷、Ｋはボルツマン定数、Ｔ
は絶対温度である。
1）・（KT/q）ln〔（N1・P1）／（N2・P1）〕｝ …（１） 但し、R1乃至R4は各抵抗R1乃至R4の抵抗値、VGSN2は
トランジスタN2のゲート・ソース間電圧、P1,P2,N1及び
N2はトランジスタP1,P2,N1及びN2のゲート長に対するゲ
ート幅の値、ｑは電子の電荷、Ｋはボルツマン定数、Ｔ
は絶対温度である。
この第（１）式から明らかなように、設定電圧VDは一
般に負の温度係数を有するトランジスタのゲート・ソー
ス間電圧と、正の温度係数を有する抵抗R2の電圧降下分
とにより決定される。このゲート・ソース間電圧と抵抗
R2の電圧降下分が相殺されるように各パラメータを設定
することにより、温度依存性が小さい電圧検出回路を得
ることができる。
般に負の温度係数を有するトランジスタのゲート・ソー
ス間電圧と、正の温度係数を有する抵抗R2の電圧降下分
とにより決定される。このゲート・ソース間電圧と抵抗
R2の電圧降下分が相殺されるように各パラメータを設定
することにより、温度依存性が小さい電圧検出回路を得
ることができる。
例えば、絶対温度Ｔが300KにおけるトランジスタN2の
ゲート・ソース間電圧VGSN2が0.4Vであり、このゲート
・ソース間電圧VGSN2の温度係数が−2.7mV/℃であると
きに、N1/N2＝10、P2/P1＝２、R1＝1MΩ、R2＝3.5MΩ、
R3/R4＝１というように各定数を設定すると、設定電圧V
Dは2.4Vとなり、この設定電圧VDは温度変化に対して優
れた安定性を示す。
ゲート・ソース間電圧VGSN2が0.4Vであり、このゲート
・ソース間電圧VGSN2の温度係数が−2.7mV/℃であると
きに、N1/N2＝10、P2/P1＝２、R1＝1MΩ、R2＝3.5MΩ、
R3/R4＝１というように各定数を設定すると、設定電圧V
Dは2.4Vとなり、この設定電圧VDは温度変化に対して優
れた安定性を示す。
上述の如く各構成素子を形成することにより、温度に
対する安定性が優れており、低い供給電圧においても正
常に動作できる電圧検出回路を得ることができる。
対する安定性が優れており、低い供給電圧においても正
常に動作できる電圧検出回路を得ることができる。
［発明の効果］ 以上説明したように本発明によれば、第１及び第２の
トランジスタ並びに抵抗からなる第１の直列回路と、第
３及び第４のトランジスタからなる第２の直列回路とが
並列接続されていると共に、前記第１及び第２のトラン
ジスタによりカレントミラー回路が構成され、更に第２
のトランジスタの駆動能力を第４のトランジスタの駆動
能力よりも大きく設定することによって電圧検出回路が
構成されている。このため、本発明に係る電圧検出回路
は、低電源電圧で動作させることが可能である。また、
この電圧検出回路は構成素子数が少なく、回路構成が簡
単であり、集積回路化に好適である。
トランジスタ並びに抵抗からなる第１の直列回路と、第
３及び第４のトランジスタからなる第２の直列回路とが
並列接続されていると共に、前記第１及び第２のトラン
ジスタによりカレントミラー回路が構成され、更に第２
のトランジスタの駆動能力を第４のトランジスタの駆動
能力よりも大きく設定することによって電圧検出回路が
構成されている。このため、本発明に係る電圧検出回路
は、低電源電圧で動作させることが可能である。また、
この電圧検出回路は構成素子数が少なく、回路構成が簡
単であり、集積回路化に好適である。
第１図は本発明の第１の実施例に係る電圧検出回路を示
す回路図、第２図は同じくその検出電圧と出力電圧との
関係を示すグラフ図、第３図は本発明の第２の実施例に
係る電圧検出回路を示す回路図、第４図は同じくその電
源電圧と出力電圧との関係を示すグラフ図、第５図は従
来の電圧検出回路を示す回路図である。 1,2;電位供給端子、3;出力端子、4;検出端子、5;比較
器、6;基準電圧源
す回路図、第２図は同じくその検出電圧と出力電圧との
関係を示すグラフ図、第３図は本発明の第２の実施例に
係る電圧検出回路を示す回路図、第４図は同じくその電
源電圧と出力電圧との関係を示すグラフ図、第５図は従
来の電圧検出回路を示す回路図である。 1,2;電位供給端子、3;出力端子、4;検出端子、5;比較
器、6;基準電圧源
Claims (1)
- 【請求項１】第１の電位供給端子と第２の電位供給端子
との間に接続され第１導電型の第１のトランジスタ、第
２導電型の第２のトランジスタ及び抵抗が直列に接続さ
れて構成された第１の直列回路と、この第１の直列回路
に並列接続され、第１導電型の第３のトランジスタ及び
第２導電型の第４のトランジスタが直列に接続されて構
成された第２の直列回路とを有し、前記第１及び第２の
トランジスタの接続点並びに前記第３及び第４のトラン
ジスタの接続点のうちの一方の接続点は前記第１及び第
３のトランジスタの各制御電極に接続され、前記第１及
び第２のトランジスタの接続点並びに前記第３及び第４
のトランジスタの接続点のうちの他方の接続点は出力端
子に接続され、前記第２及び第４のトランジスタの各制
御電極は検出端子に接続され、且つ前記第２のトランジ
スタは前記第４のトランジスタよりも駆動能力が大きい
ことを特徴とする電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196393A JP2893738B2 (ja) | 1989-07-28 | 1989-07-28 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196393A JP2893738B2 (ja) | 1989-07-28 | 1989-07-28 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360515A JPH0360515A (ja) | 1991-03-15 |
| JP2893738B2 true JP2893738B2 (ja) | 1999-05-24 |
Family
ID=16357125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196393A Expired - Fee Related JP2893738B2 (ja) | 1989-07-28 | 1989-07-28 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893738B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011083472A1 (de) * | 2011-09-27 | 2013-03-28 | Robert Bosch Gmbh | Verfahren und Vorrichtung zum Überprüfen einer Funktionsfähigkeit eines Versorgungsspannungsschalters für eine Treiberschaltung |
| CN110501548B (zh) * | 2019-07-18 | 2020-10-30 | 上海芯旺微电子技术有限公司 | 一种用于mcu的微功耗低电压检测电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335465A (en) * | 1976-09-14 | 1978-04-01 | Sony Corp | Differential input type trigger circuit |
-
1989
- 1989-07-28 JP JP1196393A patent/JP2893738B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335465A (en) * | 1976-09-14 | 1978-04-01 | Sony Corp | Differential input type trigger circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360515A (ja) | 1991-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |