JPH0697796A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH0697796A JPH0697796A JP24514892A JP24514892A JPH0697796A JP H0697796 A JPH0697796 A JP H0697796A JP 24514892 A JP24514892 A JP 24514892A JP 24514892 A JP24514892 A JP 24514892A JP H0697796 A JPH0697796 A JP H0697796A
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Abstract
(57)【要約】
【目的】 低消費電力でありしかも大きな面積を必要と
しないパワーオンリセット回路を提供すること。 【構成】 二つの電源の間に、定電圧回路素子を構成す
るトランジスタ３と、ゲートに監視すべき電源電圧が供
給されるトランジスタ２と、トランジスタ２，３に対す
る電流路を形成するトランジスタ１とからなる直列回路
を接続し、トランジスタ１とトランジスタ２との接続点
に得られる電圧をトランジスタ５のゲートに供給し、ト
ランジスタ５の出力をトランジスタ１のゲート及びイン
バータ７に供給し、インバータ７の出力をトランジスタ
５に直列に接続されたトランジスタ６のゲートとトラン
ジスタ３に直列に接続されたトランジスタ８に供給す
る。電源電圧が立ち上がった後には、各トランジスタに
対する電流通路が遮断され、定常時における消費電力が
抑えられる。
しないパワーオンリセット回路を提供すること。 【構成】 二つの電源の間に、定電圧回路素子を構成す
るトランジスタ３と、ゲートに監視すべき電源電圧が供
給されるトランジスタ２と、トランジスタ２，３に対す
る電流路を形成するトランジスタ１とからなる直列回路
を接続し、トランジスタ１とトランジスタ２との接続点
に得られる電圧をトランジスタ５のゲートに供給し、ト
ランジスタ５の出力をトランジスタ１のゲート及びイン
バータ７に供給し、インバータ７の出力をトランジスタ
５に直列に接続されたトランジスタ６のゲートとトラン
ジスタ３に直列に接続されたトランジスタ８に供給す
る。電源電圧が立ち上がった後には、各トランジスタに
対する電流通路が遮断され、定常時における消費電力が
抑えられる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル回路等に印
加する電源電圧の変化を監視する、パワーオンリセット
回路に関するものである。
加する電源電圧の変化を監視する、パワーオンリセット
回路に関するものである。
【０００２】
【従来の技術】従来、抵抗とキャパシタとを用い、これ
らの時定数により電源電圧よりも遅れた信号を発生させ
るパワーオンリセット回路がある。このような回路では
充分な時間的遅れを得るためには大きな値の抵抗とキャ
パシタとが必要となり、集積回路として実現するには大
きな面積を必要とし不向きなものであった。
らの時定数により電源電圧よりも遅れた信号を発生させ
るパワーオンリセット回路がある。このような回路では
充分な時間的遅れを得るためには大きな値の抵抗とキャ
パシタとが必要となり、集積回路として実現するには大
きな面積を必要とし不向きなものであった。
【０００３】また、抵抗やキャパシタを用いないですべ
ての回路素子をＭＯＳ型トランジスタで構成したパワー
オンリセット回路が特開平４−７９４１１号公報に開示
されている。
ての回路素子をＭＯＳ型トランジスタで構成したパワー
オンリセット回路が特開平４−７９４１１号公報に開示
されている。
【０００４】図４は同公報に開示されている回路を示
す。図４において、１はＰチャンネルエンハンスメント
型トランジスタ、２，３はＮチャンネルエンハンスメン
ト型トランジスタ、４はＮチャンネルとＰチャンネルの
対のエンハンスメント型トランジスタから構成されるイ
ンバータ、１８は電源、１９は基板である。
す。図４において、１はＰチャンネルエンハンスメント
型トランジスタ、２，３はＮチャンネルエンハンスメン
ト型トランジスタ、４はＮチャンネルとＰチャンネルの
対のエンハンスメント型トランジスタから構成されるイ
ンバータ、１８は電源、１９は基板である。
【０００５】図４に示される回路においては、電源電圧
の立ち上がり時において、各トランジスタ１，２，３の
ゲート・ソース間には低い電圧しか印加されないので、
各トランジスタ１，２，３はオフ状態にある。すなわ
ち、インバータ４の入力端子は抵抗とダイオードからな
る回路より基板電位にある。この状態で電源電圧が上昇
すると、この電圧変化は浮遊容量２０を介してインバー
タ４の入力端子に伝えられ、インバータ４の入力端子の
電圧も電源電圧と同様に上昇する。電源電圧が更に上昇
しトランジスタ１，２のゲート・ソース間電圧が閾値に
達するとトランジスタ１，２は導通を開始し、トランジ
スタ２のソース電位が上昇する。このとき電源電圧とト
ランジスタ２のソース電位の差は一定に維持される。電
源電圧が更に上昇して、トランジスタ２のソース電位
が、ダイオード接続され定電圧回路素子として機能する
トランジスタ３の閾値以上になるとトランジスタ３が導
通状態となり、トランジスタ２のソース電位が一定電位
に固定される。したがって、これ以降は電源電圧の上昇
分がそのままトランジスタ２のゲート・ソース間電圧の
上昇となり、トランジスタ２の導通度が急激に高まり、
インバータ４の入力電圧がトランジスタ３で決まる定電
圧まで急激に低下する。したがって、インバータ４の出
力電圧は急激に上昇するので、この急激な電圧上昇を利
用して所望のパワーオンリセット動作を行わせることが
できる。
の立ち上がり時において、各トランジスタ１，２，３の
ゲート・ソース間には低い電圧しか印加されないので、
各トランジスタ１，２，３はオフ状態にある。すなわ
ち、インバータ４の入力端子は抵抗とダイオードからな
る回路より基板電位にある。この状態で電源電圧が上昇
すると、この電圧変化は浮遊容量２０を介してインバー
タ４の入力端子に伝えられ、インバータ４の入力端子の
電圧も電源電圧と同様に上昇する。電源電圧が更に上昇
しトランジスタ１，２のゲート・ソース間電圧が閾値に
達するとトランジスタ１，２は導通を開始し、トランジ
スタ２のソース電位が上昇する。このとき電源電圧とト
ランジスタ２のソース電位の差は一定に維持される。電
源電圧が更に上昇して、トランジスタ２のソース電位
が、ダイオード接続され定電圧回路素子として機能する
トランジスタ３の閾値以上になるとトランジスタ３が導
通状態となり、トランジスタ２のソース電位が一定電位
に固定される。したがって、これ以降は電源電圧の上昇
分がそのままトランジスタ２のゲート・ソース間電圧の
上昇となり、トランジスタ２の導通度が急激に高まり、
インバータ４の入力電圧がトランジスタ３で決まる定電
圧まで急激に低下する。したがって、インバータ４の出
力電圧は急激に上昇するので、この急激な電圧上昇を利
用して所望のパワーオンリセット動作を行わせることが
できる。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示す従来の回路においては、電源電圧が定常状態にあっ
てもトランジスタ１，２，３を介して電源１８から基板
１９に対して電流経路が存在しているため常に電流が流
れている。また、インバータ４の入力端子は電源電圧と
基板電圧の中間電位となっているため、インバータ４を
構成しているＰチャンネル型トランジスタ、Ｎチャンネ
ル型トランジスタが共にオン状態となっており、これら
を介して電源から基板に対して電流経路が存在してい
る。このため、パワーオンリセット回路における消費電
力が大きいという問題があった。またこれらの電流は電
源電圧の上昇と共に増加するため、電源電圧の上昇に伴
って消費電力が急激に増加するという問題があった。
示す従来の回路においては、電源電圧が定常状態にあっ
てもトランジスタ１，２，３を介して電源１８から基板
１９に対して電流経路が存在しているため常に電流が流
れている。また、インバータ４の入力端子は電源電圧と
基板電圧の中間電位となっているため、インバータ４を
構成しているＰチャンネル型トランジスタ、Ｎチャンネ
ル型トランジスタが共にオン状態となっており、これら
を介して電源から基板に対して電流経路が存在してい
る。このため、パワーオンリセット回路における消費電
力が大きいという問題があった。またこれらの電流は電
源電圧の上昇と共に増加するため、電源電圧の上昇に伴
って消費電力が急激に増加するという問題があった。
【０００７】低消費電力を必要とする回路では、この問
題を回避するためには、トランジスタ１のオン抵抗を高
くして電流量を減らす等の対策が必要であるが、ＭＯＳ
型トランジスタの場合、オン抵抗を高くするためにはト
ランジスタのチャンネル長を長くしなければならず、ト
ランジスタ自体が大きくなり、大きな面積を必要として
いた。
題を回避するためには、トランジスタ１のオン抵抗を高
くして電流量を減らす等の対策が必要であるが、ＭＯＳ
型トランジスタの場合、オン抵抗を高くするためにはト
ランジスタのチャンネル長を長くしなければならず、ト
ランジスタ自体が大きくなり、大きな面積を必要として
いた。
【０００８】そこで、この発明の目的は、低消費電力で
ありしかも大きな面積を必要としないパワーオンリセッ
ト回路を提供することである。
ありしかも大きな面積を必要としないパワーオンリセッ
ト回路を提供することである。
【０００９】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、前記目的を達成するため、二つの電源の間
に接続された、定電圧回路素子を構成する第１のトラン
ジスタと、制御電極に監視すべき電源電圧が供給される
第２のトランジスタと、前記第１及び第２のトランジス
タに対する電流路を形成する第３のトランジスタからな
る直列回路と、前記第２のトランジスタと前記第３のト
ランジスタとの接続点に得られる電圧がその制御電極に
供給され、その出力が前記第３のトランジスタの制御電
極に供給される第４のトランジスタと、前記第４のトラ
ンジスタの出力電圧が所定の閾値以上であるか否かを判
別する電圧検知手段と、前記第４のトランジスタに直列
に接続され前記電圧検知手段の出力に応じてそのオンオ
フが制御される第５のトランジスタと、前記第１のトラ
ンジスタに対する電流路を形成し前記電圧検知手段の出
力に応じてそのオンオフが制御される第６のトランジス
タとを設けたことを特徴とする。
ット回路は、前記目的を達成するため、二つの電源の間
に接続された、定電圧回路素子を構成する第１のトラン
ジスタと、制御電極に監視すべき電源電圧が供給される
第２のトランジスタと、前記第１及び第２のトランジス
タに対する電流路を形成する第３のトランジスタからな
る直列回路と、前記第２のトランジスタと前記第３のト
ランジスタとの接続点に得られる電圧がその制御電極に
供給され、その出力が前記第３のトランジスタの制御電
極に供給される第４のトランジスタと、前記第４のトラ
ンジスタの出力電圧が所定の閾値以上であるか否かを判
別する電圧検知手段と、前記第４のトランジスタに直列
に接続され前記電圧検知手段の出力に応じてそのオンオ
フが制御される第５のトランジスタと、前記第１のトラ
ンジスタに対する電流路を形成し前記電圧検知手段の出
力に応じてそのオンオフが制御される第６のトランジス
タとを設けたことを特徴とする。
【００１０】
【作用】本発明の作用を図１を参照して具体的に例を挙
げて説明する。
げて説明する。
【００１１】電源電圧が基板電位と同じ時は、各接続点
１０，１１，１２，１３は基板電位となっている。電源
電圧が上昇するとトランジスタ１（第３のトランジス
タ）、トランジスタ２（第２のトランジスタ）はそれぞ
れオン状態となり、インバータ７（電圧検知手段）の出
力端子電位も上昇しトランジスタ６（第５のトランジス
タ）はオン状態となる。また、接続点１１は、オン状態
であるトランジスタ８（第６のトランジスタ）によりイ
ンバータ７の出力端子に接続されているため電位が上昇
するが、トランジスタ３（第１のトランジスタ）はダイ
オード接続されているため、それの閾値電圧に達するま
でオン状態とならない。この時、接続点１０の電位もト
ランジスタ２がオン状態であるため上昇する。接続点１
１の電位がトランジスタ３の閾値電圧を越えトランジス
タ３がオン状態となると、接続点１１は略定電圧に維持
される一方、接続点１０の電位が下降しトランジスタ５
（第４のトランジスタ）がオン状態となる。この時、ト
ランジスタ５とトランジスタ６による電圧分割により、
接続点１２の電位が上昇し、これに接続するトランジス
タ１がオフ状態となり、電流経路を遮断する。また、接
続点１２の電位が上昇すると、インバータ７の出力端子
である接続点１３の電位が下降し、トランジスタ８をオ
フ状態とし、電流経路を遮断する。接続点１３の電位が
下降し接地電圧になることによりトランジスタ６も遮断
状態となる。これらの手段により、パワーオンの検出時
以外は電源の電流経路を遮断することができる。
１０，１１，１２，１３は基板電位となっている。電源
電圧が上昇するとトランジスタ１（第３のトランジス
タ）、トランジスタ２（第２のトランジスタ）はそれぞ
れオン状態となり、インバータ７（電圧検知手段）の出
力端子電位も上昇しトランジスタ６（第５のトランジス
タ）はオン状態となる。また、接続点１１は、オン状態
であるトランジスタ８（第６のトランジスタ）によりイ
ンバータ７の出力端子に接続されているため電位が上昇
するが、トランジスタ３（第１のトランジスタ）はダイ
オード接続されているため、それの閾値電圧に達するま
でオン状態とならない。この時、接続点１０の電位もト
ランジスタ２がオン状態であるため上昇する。接続点１
１の電位がトランジスタ３の閾値電圧を越えトランジス
タ３がオン状態となると、接続点１１は略定電圧に維持
される一方、接続点１０の電位が下降しトランジスタ５
（第４のトランジスタ）がオン状態となる。この時、ト
ランジスタ５とトランジスタ６による電圧分割により、
接続点１２の電位が上昇し、これに接続するトランジス
タ１がオフ状態となり、電流経路を遮断する。また、接
続点１２の電位が上昇すると、インバータ７の出力端子
である接続点１３の電位が下降し、トランジスタ８をオ
フ状態とし、電流経路を遮断する。接続点１３の電位が
下降し接地電圧になることによりトランジスタ６も遮断
状態となる。これらの手段により、パワーオンの検出時
以外は電源の電流経路を遮断することができる。
【００１２】
【実施例】図１に本発明の実施例を示す。図１におい
て、１，５，８はエンハンスメント型のＰチャンネルト
ランジスタ、２，３，６はエンハンスメント型のＮチャ
ンネルトランジスタ、４，７はインバータである。トラ
ンジスタ１のソース（図中Ｓで示す。以下同じ）は電源
１８に、ドレイン（図中Ｄで示す。以下同じ）はトラン
ジスタ２のドレインに、ゲート（図中Ｇで示す。以下同
じ）はインバータ４の入力端子に接続する。トランジス
タ２のゲートは電源１８に、ドレインはトランジスタ１
のドレインに、ソースはトランジスタ３のドレインに接
続する。トランジスタ３はゲートとドレインが一括接続
されてダイオード接続とされ、ドレインはトランジスタ
２のソースに、ソースは基板１９に接続する。トランジ
スタ５のソースは電源１８に、ドレインはトランジスタ
６のドレインに、ゲートはトランジスタ１のドレインと
トランジスタ２のドレインの接続点である接続点１０に
接続する。トランジスタ６のドレインはトランジスタ５
のドレインに、ソースは基板１９に、ゲートはインバー
タ７の出力端子１３に接続する。トランジスタ８のドレ
インはトランジスタ２のドレインとトランジスタ３のド
レインの接続点である接続点１１に、ソースはインバー
タ７の出力端子１３に、ゲートは基板１９に接続する。
インバータ４、インバータ７の各入力端子は一括接続さ
れ、トランジスタ５のドレインとトランジスタ６のドレ
インとの接続点である接続点１２に接続する。インバー
タ４の出力信号がパワーオンリセット回路の信号出力と
して出力端子１４に出力される。
て、１，５，８はエンハンスメント型のＰチャンネルト
ランジスタ、２，３，６はエンハンスメント型のＮチャ
ンネルトランジスタ、４，７はインバータである。トラ
ンジスタ１のソース（図中Ｓで示す。以下同じ）は電源
１８に、ドレイン（図中Ｄで示す。以下同じ）はトラン
ジスタ２のドレインに、ゲート（図中Ｇで示す。以下同
じ）はインバータ４の入力端子に接続する。トランジス
タ２のゲートは電源１８に、ドレインはトランジスタ１
のドレインに、ソースはトランジスタ３のドレインに接
続する。トランジスタ３はゲートとドレインが一括接続
されてダイオード接続とされ、ドレインはトランジスタ
２のソースに、ソースは基板１９に接続する。トランジ
スタ５のソースは電源１８に、ドレインはトランジスタ
６のドレインに、ゲートはトランジスタ１のドレインと
トランジスタ２のドレインの接続点である接続点１０に
接続する。トランジスタ６のドレインはトランジスタ５
のドレインに、ソースは基板１９に、ゲートはインバー
タ７の出力端子１３に接続する。トランジスタ８のドレ
インはトランジスタ２のドレインとトランジスタ３のド
レインの接続点である接続点１１に、ソースはインバー
タ７の出力端子１３に、ゲートは基板１９に接続する。
インバータ４、インバータ７の各入力端子は一括接続さ
れ、トランジスタ５のドレインとトランジスタ６のドレ
インとの接続点である接続点１２に接続する。インバー
タ４の出力信号がパワーオンリセット回路の信号出力と
して出力端子１４に出力される。
【００１３】本実施例の回路で用いているエンハンスメ
ント型のＭＯＳ型トランジスタのゲート・ソース間電圧
（ＶGS）／ドレイン電流（ＩD ）特性を図２に示す。図
２においてＢの点が一般にトランジスタの閾値ＶTHとよ
ばれている。図２に示すようにＶGSが０Ｖの時はトラン
ジスタはオフ状態にあり電流は０である。ＶGSがＶTHよ
り低い時、例えば図２におけるＡの点では極僅かである
が電流が流れている。ＶGSがＶTHを越えるとトランジス
タはオン状態になり急激に電流が流れ始める。
ント型のＭＯＳ型トランジスタのゲート・ソース間電圧
（ＶGS）／ドレイン電流（ＩD ）特性を図２に示す。図
２においてＢの点が一般にトランジスタの閾値ＶTHとよ
ばれている。図２に示すようにＶGSが０Ｖの時はトラン
ジスタはオフ状態にあり電流は０である。ＶGSがＶTHよ
り低い時、例えば図２におけるＡの点では極僅かである
が電流が流れている。ＶGSがＶTHを越えるとトランジス
タはオン状態になり急激に電流が流れ始める。
【００１４】次に実施例に従って動作を詳細に説明す
る。説明の都合上、各トランジスタの閾値ＶTHは等しい
ものとし、各インバータ４，７はエンハンスメント型の
Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタ
各一つずつにより構成されているものとする。図２
（ａ）は実施例における電源電圧及び各接続点の電圧の
時間変化を示すグラフ、同図（ｂ）は電源電流の時間変
化を示すグラフである。２０は電源電圧の、３０は接続
点１０の、３１は接続点１１の、３２は接続点１２の、
３３は接続点１３の、３４は出力端子１４の、それぞれ
電圧の時間変化であり、２１は電源電流の時間変化であ
る。電源電圧が基板電圧の時は各接続点は基板電圧であ
り、以下図２に示す電源電圧の上昇に従って説明する。
る。説明の都合上、各トランジスタの閾値ＶTHは等しい
ものとし、各インバータ４，７はエンハンスメント型の
Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタ
各一つずつにより構成されているものとする。図２
（ａ）は実施例における電源電圧及び各接続点の電圧の
時間変化を示すグラフ、同図（ｂ）は電源電流の時間変
化を示すグラフである。２０は電源電圧の、３０は接続
点１０の、３１は接続点１１の、３２は接続点１２の、
３３は接続点１３の、３４は出力端子１４の、それぞれ
電圧の時間変化であり、２１は電源電流の時間変化であ
る。電源電圧が基板電圧の時は各接続点は基板電圧であ
り、以下図２に示す電源電圧の上昇に従って説明する。
【００１５】初期状態では各接続点１０〜１２の電圧が
接地電位にある。電源電圧が低いときは全てのトランジ
スタはオフとなっている。電源電圧が上昇すると、各Ｐ
チャンネルトランジスタ１，５，８がオン状態になるた
め、接続点１２の電圧がインバータ７の閾値電圧ＶINV
以下では、インバータ７の出力端子１３の電位が上昇す
る。この時、インバータ７の入力である接続点１２の電
位はトランジスタ５がオン状態にあるため上昇するが、
トランジスタ６のゲートがインバータ７の出力端子に接
続されているためゲートの電位も上昇しトランジスタ６
もオン状態になり、接続点１２の電位はトランジスタ５
とトランジスタ６により分圧された電位になる。このト
ランジスタ５とトランジスタ６による電流経路を第１の
電流経路と呼ぶ。
接地電位にある。電源電圧が低いときは全てのトランジ
スタはオフとなっている。電源電圧が上昇すると、各Ｐ
チャンネルトランジスタ１，５，８がオン状態になるた
め、接続点１２の電圧がインバータ７の閾値電圧ＶINV
以下では、インバータ７の出力端子１３の電位が上昇す
る。この時、インバータ７の入力である接続点１２の電
位はトランジスタ５がオン状態にあるため上昇するが、
トランジスタ６のゲートがインバータ７の出力端子に接
続されているためゲートの電位も上昇しトランジスタ６
もオン状態になり、接続点１２の電位はトランジスタ５
とトランジスタ６により分圧された電位になる。このト
ランジスタ５とトランジスタ６による電流経路を第１の
電流経路と呼ぶ。
【００１６】また、トランジスタ８のゲートが基板電位
であるため、インバータ７の出力電圧がトランジスタ８
のソースに供給されるとトランジスタ８がオン状態とな
るため、インバータ７の出力端子の電位の上昇はトラン
ジスタ８を通じてトランジスタ３のゲートに伝えられて
トランジスタ３へ電流が流れ、接続点１１の電位を上昇
させる。この時、トランジスタ１のゲートは接続点１２
の電位でありオン状態にあるため、これを通じ接続点１
０の電位が上昇する。このトランジスタ８とトランジス
タ３による電流経路を第２の電流経路と呼ぶ。
であるため、インバータ７の出力電圧がトランジスタ８
のソースに供給されるとトランジスタ８がオン状態とな
るため、インバータ７の出力端子の電位の上昇はトラン
ジスタ８を通じてトランジスタ３のゲートに伝えられて
トランジスタ３へ電流が流れ、接続点１１の電位を上昇
させる。この時、トランジスタ１のゲートは接続点１２
の電位でありオン状態にあるため、これを通じ接続点１
０の電位が上昇する。このトランジスタ８とトランジス
タ３による電流経路を第２の電流経路と呼ぶ。
【００１７】また、トランジスタ２のゲートは電源１８
に接続されているので、接続点１１の電圧と電源電圧の
関係からトランジスタ２は非飽和導通状態にあり、トラ
ンジスタ２を通じトランジスタ３に電流が流れる。即
ち、接続点１０の電位もトランジスタ１とトランジスタ
２，３により分圧された電位となっている。このトラン
ジスタ１とトランジスタ２，３による電流経路を第３の
電流経路と呼ぶ。
に接続されているので、接続点１１の電圧と電源電圧の
関係からトランジスタ２は非飽和導通状態にあり、トラ
ンジスタ２を通じトランジスタ３に電流が流れる。即
ち、接続点１０の電位もトランジスタ１とトランジスタ
２，３により分圧された電位となっている。このトラン
ジスタ１とトランジスタ２，３による電流経路を第３の
電流経路と呼ぶ。
【００１８】以上述べたような状態で電源電圧の上昇に
伴い各接続点１０，１１，１２，１３の電位は上昇して
いく（図３、時点Ｔ０〜Ｔ１参照）。
伴い各接続点１０，１１，１２，１３の電位は上昇して
いく（図３、時点Ｔ０〜Ｔ１参照）。
【００１９】次に、接続点１１の電位がトランジスタ３
の閾値ＶTHを越えるとトランジスタ３に急激に電流が流
れ始め、ダイオード接続されたトランジスタ３のドレイ
ン電圧、即ち接続点１１の電位は略一定値になる（時点
Ｔ１〜Ｔ２参照）。この時、接続点１０の電位は接続点
１１と同電位である。
の閾値ＶTHを越えるとトランジスタ３に急激に電流が流
れ始め、ダイオード接続されたトランジスタ３のドレイ
ン電圧、即ち接続点１１の電位は略一定値になる（時点
Ｔ１〜Ｔ２参照）。この時、接続点１０の電位は接続点
１１と同電位である。
【００２０】さらに電源電圧の上昇が続くと、トランジ
スタ５の導通度が増し接続点１２の電位が上昇する。接
続点１２の電位が上昇し、インバータ７の閾値ＶINV を
越えるとインバータ７の出力端子１３の電位が下降し、
トランジスタ６はオフ状態となり、接続点１２の電位は
電源電圧と同一になり、第１の電流経路は遮断される
（時点Ｔ２）。接続点１３の電位が基板電位になるた
め、第２の電流経路であるトランジスタ８の電流経路も
同様に遮断される。またトランジスタ１も接続点１２の
電位が電源電圧となることによりカットオフし第３の電
流経路が遮断される。この結果、回路の電源電流は、図
２に波形２１示すような変化をたどって略０まで減少
し、低電流化が実現される。
スタ５の導通度が増し接続点１２の電位が上昇する。接
続点１２の電位が上昇し、インバータ７の閾値ＶINV を
越えるとインバータ７の出力端子１３の電位が下降し、
トランジスタ６はオフ状態となり、接続点１２の電位は
電源電圧と同一になり、第１の電流経路は遮断される
（時点Ｔ２）。接続点１３の電位が基板電位になるた
め、第２の電流経路であるトランジスタ８の電流経路も
同様に遮断される。またトランジスタ１も接続点１２の
電位が電源電圧となることによりカットオフし第３の電
流経路が遮断される。この結果、回路の電源電流は、図
２に波形２１示すような変化をたどって略０まで減少
し、低電流化が実現される。
【００２１】
【発明の効果】以上述べたように、この発明によれば、
パワーオン時以外はパワーオンリセット回路の電流経路
を全て遮断するようにしたので、大きな面積を使用する
ことなく消費電力を低減でき、低消費電力が要求される
回路に利用可能になるという効果を奏する。
パワーオン時以外はパワーオンリセット回路の電流経路
を全て遮断するようにしたので、大きな面積を使用する
ことなく消費電力を低減でき、低消費電力が要求される
回路に利用可能になるという効果を奏する。
【図１】 この発明の実施例のパワーオンリセット回路
を示す回路図である。
を示す回路図である。
【図２】 エンハンスメント型ＭＯＳトランジスタの電
圧電流特性を示すグラフである。
圧電流特性を示すグラフである。
【図３】 この発明の実施例の電源電圧、各接続点の電
圧、電源電流の時間変化を示すグラフである。
圧、電源電流の時間変化を示すグラフである。
【図４】 従来のパワーオンリセット回路を示す回路図
である。
である。
１，５，８…ＰチャンネルＭＯＳトランジスタ、２，
３，６…ＮチャンネルＭＯＳトランジスタ、４，７…イ
ンバータ、１０，１１，１２，１３…接続点、１４…出
力端子、１８…電源、１９…基板、２０…浮遊容量
３，６…ＮチャンネルＭＯＳトランジスタ、４，７…イ
ンバータ、１０，１１，１２，１３…接続点、１４…出
力端子、１８…電源、１９…基板、２０…浮遊容量
Claims (2)
- 【請求項１】 二つの電源の間に接続された、定電圧回
路素子を構成する第１のトランジスタと、制御電極に監
視すべき電源電圧が供給される第２のトランジスタと、
前記第１及び第２のトランジスタに対する電流路を形成
する第３のトランジスタからなる直列回路と、 前記第２のトランジスタと前記第３のトランジスタとの
接続点に得られる電圧がその制御電極に供給され、その
出力が前記第３のトランジスタの制御電極に供給される
第４のトランジスタと、 前記第４のトランジスタの出力電圧が所定の閾値以上で
あるか否かを判別する電圧検知手段と、 前記第４のトランジスタに直列に接続され前記電圧検知
手段の出力に応じてそのオンオフが制御される第５のト
ランジスタと、 前記第１のトランジスタに対する電流路を形成し前記電
圧検知手段の出力に応じてそのオンオフが制御される第
６のトランジスタとを設けたことを特徴とするパワーオ
ンリセット回路。 - 【請求項２】 ソースが基板に接続され、ゲートとドレ
インが一括接続されたＮチャンネルエンハンスメント型
の第１のトランジスタと、 該第１のトランジスタのドレインにソースを、監視すべ
き電源電圧の端子にゲートをそれぞれ接続したＮチャン
ネルエンハンスメント型の第２のトランジスタと、 該第２のトランジスタのドレインにドレインを、前記監
視すべき電源電圧の端子にソースを接続したＰチャンネ
ルエンハンスメント型の第３のトランジスタと、 該第３のトランジスタのドレインにゲートを、前記監視
すべき電源電圧の端子にソースを接続したＰチャンネル
エンハンスメント型の第４のトランジスタと、 該第４のトランジスタのドレインにドレインを、前記基
板にソースを接続したＮチャンネルエンハンスメント型
の第５のトランジスタと、 前記第１のトランジスタのドレインにドレインを、前記
基板にゲートを接続したＰチャンネルエンハンスメント
型の第６のトランジスタと、 前記第４のトランジスタのドレイン及び前記第３のトラ
ンジスタのゲートに入力端子を、前記第５のトランジス
タのゲート及び前記第６のトランジスタのソースに出力
端子を接続したインバータとを有することを特徴とする
パワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24514892A JPH0697796A (ja) | 1992-09-14 | 1992-09-14 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24514892A JPH0697796A (ja) | 1992-09-14 | 1992-09-14 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697796A true JPH0697796A (ja) | 1994-04-08 |
Family
ID=17129339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24514892A Pending JPH0697796A (ja) | 1992-09-14 | 1992-09-14 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697796A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700159A1 (en) * | 1994-08-31 | 1996-03-06 | STMicroelectronics S.r.l. | Threshold detection circuit |
| US5555166A (en) * | 1995-06-06 | 1996-09-10 | Micron Technology, Inc. | Self-timing power-up circuit |
| US5721502A (en) * | 1995-06-06 | 1998-02-24 | Analog Devices, Inc. | Voltage-controlled reset for logic state initialization |
| KR100621227B1 (ko) * | 1999-02-01 | 2006-09-06 | 매그나칩 반도체 유한회사 | 파워 온 리셋 회로 |
-
1992
- 1992-09-14 JP JP24514892A patent/JPH0697796A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700159A1 (en) * | 1994-08-31 | 1996-03-06 | STMicroelectronics S.r.l. | Threshold detection circuit |
| US5696461A (en) * | 1994-08-31 | 1997-12-09 | Sgs-Thomson Microelectronics S.R.L. | Power-on reset circuit |
| US5555166A (en) * | 1995-06-06 | 1996-09-10 | Micron Technology, Inc. | Self-timing power-up circuit |
| US5691887A (en) * | 1995-06-06 | 1997-11-25 | Micron Technology, Inc. | Self-timing power-up circuit |
| US5721502A (en) * | 1995-06-06 | 1998-02-24 | Analog Devices, Inc. | Voltage-controlled reset for logic state initialization |
| KR100621227B1 (ko) * | 1999-02-01 | 2006-09-06 | 매그나칩 반도체 유한회사 | 파워 온 리셋 회로 |
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