JPH0660686A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0660686A JPH0660686A JP4207684A JP20768492A JPH0660686A JP H0660686 A JPH0660686 A JP H0660686A JP 4207684 A JP4207684 A JP 4207684A JP 20768492 A JP20768492 A JP 20768492A JP H0660686 A JPH0660686 A JP H0660686A
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- JP
- Japan
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- effect transistor
- insulated gate
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000005669 field effect Effects 0.000 claims description 32
- 238000010586 diagram Methods 0.000 description 11
- BMZIBHZDQPLVIS-UHFFFAOYSA-N 4-[2-(2-morpholin-4-ylethylselanyl)ethyl]morpholine Chemical compound C1COCCN1CC[Se]CCN1CCOCC1 BMZIBHZDQPLVIS-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
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- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【目的】入力信号の間隔が変動するピークホールド回路
の出力電位のピーク値を所定のレベル内に保持する。 【構成】ドレインを電源電位ＶDDにゲートを入力端子Ｖ
ｉｎにソースを出力端子Ｖｏｕｔに接続したＮ型ＭＯＳ
ＦＥＴＱ1 と、ドレインをＶDDにゲートを入力端子Ｖｉ
ｎにソースを接続点Ａに接続したＮ型ＭＯＳＦＥＴＱ2
と、ドレインとゲートを接続点Ａにソースを接地電位Ｇ
ＮＤに接続したＮ型ＭＯＳＦＥＴＱ3 と、ドレインを出
力端子Ｖｏｕｔにゲートを接続点Ａにソースを接地電位
ＧＮＤに接続したＮ型ＭＯＳＦＥＴＱ4 と、出力端子Ｖ
ｏｕｔと接地電位ＧＮＤの間に接続した容量素子Ｃとに
よって構成される。
の出力電位のピーク値を所定のレベル内に保持する。 【構成】ドレインを電源電位ＶDDにゲートを入力端子Ｖ
ｉｎにソースを出力端子Ｖｏｕｔに接続したＮ型ＭＯＳ
ＦＥＴＱ1 と、ドレインをＶDDにゲートを入力端子Ｖｉ
ｎにソースを接続点Ａに接続したＮ型ＭＯＳＦＥＴＱ2
と、ドレインとゲートを接続点Ａにソースを接地電位Ｇ
ＮＤに接続したＮ型ＭＯＳＦＥＴＱ3 と、ドレインを出
力端子Ｖｏｕｔにゲートを接続点Ａにソースを接地電位
ＧＮＤに接続したＮ型ＭＯＳＦＥＴＱ4 と、出力端子Ｖ
ｏｕｔと接地電位ＧＮＤの間に接続した容量素子Ｃとに
よって構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にピークホールド回路に関する。
特にピークホールド回路に関する。
【０００２】
【従来の技術】従来ピークホールド回路の一例として図
４に示す回路がある。この回路は、ドレインを電源電位
ＶDDにゲートを入力端子Ｖｉｎにソースを出力端子Ｖｏ
ｕｔに接続したＮチャネル型絶縁ゲート電界効果トラン
ジスタ（以下、Ｎ型ＭＯＳＦＥＴと称す）Ｑ1 と、出力
端子Ｖｏｕｔと接地電位ＧＮＤの間に接続した容量素子
Ｃと、出力端子Ｖｏｕｔと接地電位ＧＮＤの間に接続し
た抵抗素子Ｒによって構成されている。次にこの回路の
動作波形図を図５に示す。Ｎ型ＭＯＳＦＥＴＱ1 のスレ
ッショルド電圧ＶT を０Ｖとすると、Ｎ型ＭＯＳＦＥＴ
Ｑ1 のソース電位Ｖｏｕｔよりゲート電位Ｖｉｎが大き
くなるとＶｏｕｔ＝ＶｉｎとなるまでＮ型ＭＯＳＦＥＴ
Ｑ1 は導通状態となって容量素子Ｃを充電し、またＮ型
ＭＯＳＦＥＴＱ1 のソース電位Ｖｏｕｔよりゲート電位
Ｖｉｎが小さいとＮ形ＭＯＳＦＥＴＱ1 は非導通状態と
なって容量素子Ｃの電荷を抵抗素子Ｒを通して放電す
る。
４に示す回路がある。この回路は、ドレインを電源電位
ＶDDにゲートを入力端子Ｖｉｎにソースを出力端子Ｖｏ
ｕｔに接続したＮチャネル型絶縁ゲート電界効果トラン
ジスタ（以下、Ｎ型ＭＯＳＦＥＴと称す）Ｑ1 と、出力
端子Ｖｏｕｔと接地電位ＧＮＤの間に接続した容量素子
Ｃと、出力端子Ｖｏｕｔと接地電位ＧＮＤの間に接続し
た抵抗素子Ｒによって構成されている。次にこの回路の
動作波形図を図５に示す。Ｎ型ＭＯＳＦＥＴＱ1 のスレ
ッショルド電圧ＶT を０Ｖとすると、Ｎ型ＭＯＳＦＥＴ
Ｑ1 のソース電位Ｖｏｕｔよりゲート電位Ｖｉｎが大き
くなるとＶｏｕｔ＝ＶｉｎとなるまでＮ型ＭＯＳＦＥＴ
Ｑ1 は導通状態となって容量素子Ｃを充電し、またＮ型
ＭＯＳＦＥＴＱ1 のソース電位Ｖｏｕｔよりゲート電位
Ｖｉｎが小さいとＮ形ＭＯＳＦＥＴＱ1 は非導通状態と
なって容量素子Ｃの電荷を抵抗素子Ｒを通して放電す
る。
【０００３】図５に示す実線の入力波形図Ｖｉｎに対し
て、この回路の出力波形Ｖｏｕｔは点線で示した様にな
り、ピークの波形を保持することが出来る。
て、この回路の出力波形Ｖｏｕｔは点線で示した様にな
り、ピークの波形を保持することが出来る。
【０００４】
【発明が解決しようとする課題】従来のピークホールド
回路では、図６に示すように信号の間隔（周波数）が一
定でない入力波形の場合、または入力信号の間隔がせま
い場合は信号のピークを検出できず、入力信号の間隔が
広くなるとピークを保持できないという欠点があった。
回路では、図６に示すように信号の間隔（周波数）が一
定でない入力波形の場合、または入力信号の間隔がせま
い場合は信号のピークを検出できず、入力信号の間隔が
広くなるとピークを保持できないという欠点があった。
【０００５】本発明の目的は、前述の欠点を除去するこ
とにより、入力信号の間隔（周波数）が変動しても、ピ
ークホールド回路の出力はピーク値を所定のレベル範囲
内に保持する手段を提供することにある。
とにより、入力信号の間隔（周波数）が変動しても、ピ
ークホールド回路の出力はピーク値を所定のレベル範囲
内に保持する手段を提供することにある。
【０００６】
【課題を解決するための手段】本発明の特徴は、ドレイ
ンを第１の電位にゲートを入力端子にソースを出力端子
に接続した一導電型の第１の絶縁ゲート電界効果トラン
ジスタと、ドレインを前記第１の電位にゲートを前記入
力端子に接続した前記第１の絶縁ゲート電界効果トラン
ジスタと同一導電型の第２の絶縁ゲート電界効果トラン
ジスタと、ドレインとゲートを前記第１の絶縁ゲート電
界効果トランジスタのソースに、ソースを第２の電位に
接続した前記第１の絶縁ゲート電界効果トランジスタと
同一導電型の第３の絶縁ゲート電界効果トランジスタ
と、ドレインを前記出力端子にゲートを前記第１の絶縁
ゲート電界効果トランジスタのソースに、ソースを前記
第２の電位に接続した前記第１の絶縁ゲート電界効果ト
ランジスタと同一導電型の第４の絶縁ゲート電界効果ト
ランジスタと、前記出力端子と前記第２の電位に接続し
た容量素子とを含んで構成されたことにある。
ンを第１の電位にゲートを入力端子にソースを出力端子
に接続した一導電型の第１の絶縁ゲート電界効果トラン
ジスタと、ドレインを前記第１の電位にゲートを前記入
力端子に接続した前記第１の絶縁ゲート電界効果トラン
ジスタと同一導電型の第２の絶縁ゲート電界効果トラン
ジスタと、ドレインとゲートを前記第１の絶縁ゲート電
界効果トランジスタのソースに、ソースを第２の電位に
接続した前記第１の絶縁ゲート電界効果トランジスタと
同一導電型の第３の絶縁ゲート電界効果トランジスタ
と、ドレインを前記出力端子にゲートを前記第１の絶縁
ゲート電界効果トランジスタのソースに、ソースを前記
第２の電位に接続した前記第１の絶縁ゲート電界効果ト
ランジスタと同一導電型の第４の絶縁ゲート電界効果ト
ランジスタと、前記出力端子と前記第２の電位に接続し
た容量素子とを含んで構成されたことにある。
【０００７】また、前記第１，第２，第３及び第４の絶
縁ゲート電界効果トランジスタのスレッショルド電圧を
それぞれ０ボルトに設定するとともに、前記第１の絶縁
ゲート電界効果トランジスタよりも前記第２の絶縁ゲー
ト電界効果トランジスタの相互コンダクタンスを大きく
設定し、且つ前記第３の絶縁ゲート電界効果トランジス
タと前記第４の絶縁ゲート電界効果トランジスタの相互
コンダクタンスを等しくなるように設定することができ
る。
縁ゲート電界効果トランジスタのスレッショルド電圧を
それぞれ０ボルトに設定するとともに、前記第１の絶縁
ゲート電界効果トランジスタよりも前記第２の絶縁ゲー
ト電界効果トランジスタの相互コンダクタンスを大きく
設定し、且つ前記第３の絶縁ゲート電界効果トランジス
タと前記第４の絶縁ゲート電界効果トランジスタの相互
コンダクタンスを等しくなるように設定することができ
る。
【０００８】さらに、前記第２の絶縁ゲート電界効果ト
ランジスタのスレッショルド電圧を０ボルト以上の所定
の電圧に設定することもできる。
ランジスタのスレッショルド電圧を０ボルト以上の所定
の電圧に設定することもできる。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例の回路図であ
り、この回路は、ドレインを電源電位（第１の電位）Ｖ
DDにゲートを入力端子Ｖｉｎにソースを出力端子Ｖｏｕ
ｔに接続した（第１の）Ｎ型ＭＯＳＦＥＴＱ1 と、ドレ
インを電源電位ＶDDに、ゲートを入力端子Ｖｉｎに、ソ
ースを接続点Ａにそれぞれ接続した（第２の）Ｎ型ＭＯ
ＳＦＥＴＱ2 と、ドレインとゲートとを接続点Ａに、ソ
ースを接地電位（第２の電位）ＧＮＤに接続した（第３
の）Ｎ型ＭＯＳＦＥＴＱ3 と、ドレインを出力端子Ｖｏ
ｕｔに、ゲートを接続点Ａに、ソースを接地電位ＧＮＤ
にそれぞれ接続した（第４の）Ｎ型ＭＯＳＦＥＴＱ
4 と、出力端子Ｖｏｕｔと接地電位ＧＮＤの間に接続し
た容量素子Ｃとによって構成されている。
り、この回路は、ドレインを電源電位（第１の電位）Ｖ
DDにゲートを入力端子Ｖｉｎにソースを出力端子Ｖｏｕ
ｔに接続した（第１の）Ｎ型ＭＯＳＦＥＴＱ1 と、ドレ
インを電源電位ＶDDに、ゲートを入力端子Ｖｉｎに、ソ
ースを接続点Ａにそれぞれ接続した（第２の）Ｎ型ＭＯ
ＳＦＥＴＱ2 と、ドレインとゲートとを接続点Ａに、ソ
ースを接地電位（第２の電位）ＧＮＤに接続した（第３
の）Ｎ型ＭＯＳＦＥＴＱ3 と、ドレインを出力端子Ｖｏ
ｕｔに、ゲートを接続点Ａに、ソースを接地電位ＧＮＤ
にそれぞれ接続した（第４の）Ｎ型ＭＯＳＦＥＴＱ
4 と、出力端子Ｖｏｕｔと接地電位ＧＮＤの間に接続し
た容量素子Ｃとによって構成されている。
【００１１】この回路の動作波形図を図２に示す。Ｎ型
ＭＯＳＦＥＴのスレッショルド電圧ＶT を０Ｖとし、Ｎ
型ＭＯＳＦＥＴＱ1 〜Ｑ4 の相互コンダクタンスｇm を
それぞれｇm1，ｇm2，ｇm3，ｇm4としたとき、ｇm3＝ｇ
m4 ｇm1がｇm2よりもはるかに大きいものとする。
ＭＯＳＦＥＴのスレッショルド電圧ＶT を０Ｖとし、Ｎ
型ＭＯＳＦＥＴＱ1 〜Ｑ4 の相互コンダクタンスｇm を
それぞれｇm1，ｇm2，ｇm3，ｇm4としたとき、ｇm3＝ｇ
m4 ｇm1がｇm2よりもはるかに大きいものとする。
【００１２】入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより大
きいとき、Ｎ型ＭＯＳＦＥＴＱ1 は導通状態となって電
流Ｉ1 が流れる。また、Ｎ型ＭＯＳＦＥＴＱ2 は導通状
態となって電流Ｉ2 が流れ、Ｎ型ＭＯＳＦＥＴＱ3 ，Ｑ
4 はｇm が等しくゲート電圧も等しいためＮ型ＭＯＳＥ
ＦＥＴＱ4 にも電流Ｉ2 が流れる。ここでｇm1がｇm2よ
りはるかに大きいからＩ1 も当然Ｉ2 より大きな電流と
なり出力電圧ＶｏｕｔはＶｉｎまで上昇する。
きいとき、Ｎ型ＭＯＳＦＥＴＱ1 は導通状態となって電
流Ｉ1 が流れる。また、Ｎ型ＭＯＳＦＥＴＱ2 は導通状
態となって電流Ｉ2 が流れ、Ｎ型ＭＯＳＦＥＴＱ3 ，Ｑ
4 はｇm が等しくゲート電圧も等しいためＮ型ＭＯＳＥ
ＦＥＴＱ4 にも電流Ｉ2 が流れる。ここでｇm1がｇm2よ
りはるかに大きいからＩ1 も当然Ｉ2 より大きな電流と
なり出力電圧ＶｏｕｔはＶｉｎまで上昇する。
【００１３】次に入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよ
り小さいとき、Ｎ型ＭＯＳＦＥＴＱ1 は非導通状態とな
っており、Ｎ型ＭＯＳＦＥＴＱ2 は導通状態となって電
流Ｉ2 が流れ、Ｎ型ＭＯＳＦＥＴＱ4 にも電流Ｉ2 が流
れるため容量素子Ｃの電荷は放電されて出力電圧Ｖｏｕ
ｔは下がり、Ｖｉｎ＝Ｖｏｕｔとなると、Ｎ型ＭＯＳＦ
ＥＴＱ1 が導通状態となってＶｉｎ＝Ｖｏｕｔの状態で
安定する。
り小さいとき、Ｎ型ＭＯＳＦＥＴＱ1 は非導通状態とな
っており、Ｎ型ＭＯＳＦＥＴＱ2 は導通状態となって電
流Ｉ2 が流れ、Ｎ型ＭＯＳＦＥＴＱ4 にも電流Ｉ2 が流
れるため容量素子Ｃの電荷は放電されて出力電圧Ｖｏｕ
ｔは下がり、Ｖｉｎ＝Ｖｏｕｔとなると、Ｎ型ＭＯＳＦ
ＥＴＱ1 が導通状態となってＶｉｎ＝Ｖｏｕｔの状態で
安定する。
【００１４】これにより、どのような入力波形が本実施
例に示すピークホールド回路に入ってきても、ピークホ
ールドを確実に行なうことが出来る。
例に示すピークホールド回路に入ってきても、ピークホ
ールドを確実に行なうことが出来る。
【００１５】次に第２の実施例について説明する。
【００１６】第１の実施例と異なるところは、図１に示
した第１の実施例において、Ｎ型ＭＯＳＦＥＴＱ2 のス
レッショルド電圧ＶT を０Ｖより高く設定することであ
る。
した第１の実施例において、Ｎ型ＭＯＳＦＥＴＱ2 のス
レッショルド電圧ＶT を０Ｖより高く設定することであ
る。
【００１７】通常入力信号Ｖｉｎにノイズが重畳されて
いた場合、このノイズに対してＮ型ＭＯＳＦＥＴＱ2 が
応答してしまい、図３に示す波形図のように出力電圧が
変動してしまうが、Ｎ型ＭＯＳＦＥＴＱ2 のスレッショ
ルド電圧ＶT を０Ｖよりも高い所定の電圧に設定するこ
とで、入力信号Ｖｉｎにノイズが重畳されていてもノイ
ズの振幅がＮ型ＭＯＳＦＥＴＱ2 のスレッショルド電圧
ＶT 以下ならばＮ型ＭＯＳＦＥＴＱ2 は導通せず、従っ
てＮ型ＭＯＳＦＥＴＱ4 には電流が流れないため、ノイ
ズによって出力電位が変動することがなくなり、かつ第
１の実施例と同様の効果を得ることが出来る。
いた場合、このノイズに対してＮ型ＭＯＳＦＥＴＱ2 が
応答してしまい、図３に示す波形図のように出力電圧が
変動してしまうが、Ｎ型ＭＯＳＦＥＴＱ2 のスレッショ
ルド電圧ＶT を０Ｖよりも高い所定の電圧に設定するこ
とで、入力信号Ｖｉｎにノイズが重畳されていてもノイ
ズの振幅がＮ型ＭＯＳＦＥＴＱ2 のスレッショルド電圧
ＶT 以下ならばＮ型ＭＯＳＦＥＴＱ2 は導通せず、従っ
てＮ型ＭＯＳＦＥＴＱ4 には電流が流れないため、ノイ
ズによって出力電位が変動することがなくなり、かつ第
１の実施例と同様の効果を得ることが出来る。
【００１８】
【発明の効果】以上説明したように本発明は、ドレイン
を電源電位にゲートを入力端子に接続したＮ型ＭＯＳＦ
ＥＴＱ1 と、ドレインを電源電位にゲートを入力端子に
接続したＮ型ＭＯＳＦＥＴＱ2 と、ドレインとゲートを
Ｎ型ＭＯＳＦＥＴＱ2 のソースにソースを接地電位に接
続したＮ型ＭＯＳＦＥＴＱ3 と、ドレインを出力端子に
ゲートをＮ型ＭＯＳＦＥＴＱ3 のゲートとドレインにそ
れぞれ接続し、且つソースを接地電位に接続したＮ型Ｍ
ＯＳＦＥＴＱ4 と、出力端子と接地電位の間に接続した
容量素子とによって構成するので、入力信号の周波数が
変動してもピークホールド回路の出力信号のピーク値を
保持することが出来るという効果を有する。
を電源電位にゲートを入力端子に接続したＮ型ＭＯＳＦ
ＥＴＱ1 と、ドレインを電源電位にゲートを入力端子に
接続したＮ型ＭＯＳＦＥＴＱ2 と、ドレインとゲートを
Ｎ型ＭＯＳＦＥＴＱ2 のソースにソースを接地電位に接
続したＮ型ＭＯＳＦＥＴＱ3 と、ドレインを出力端子に
ゲートをＮ型ＭＯＳＦＥＴＱ3 のゲートとドレインにそ
れぞれ接続し、且つソースを接地電位に接続したＮ型Ｍ
ＯＳＦＥＴＱ4 と、出力端子と接地電位の間に接続した
容量素子とによって構成するので、入力信号の周波数が
変動してもピークホールド回路の出力信号のピーク値を
保持することが出来るという効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示した第１の実施例の入出力波形図であ
る。
る。
【図３】第２の実施例を説明するための入出力波形図で
ある。
ある。
【図４】従来例の回路図である。
【図５】図４に示した従来例の入出力波形図である。
【図６】図４に示した従来例の他の入出力波形図であ
る。
る。
Ｑ1 〜Ｑ4 Ｎ型ＭＯＳＦＥＴ Ｃ 容量素子 Ｒ 抵抗素子 ＶDD 電源電位 ＧＮＤ 接地電位 Ｖｉｎ 入力端子 Ｖｏｕｔ 出力端子
Claims (3)
- 【請求項１】 ドレインを第１の電位にゲートを入力端
子にソースを出力端子し接続した一導電型の第１の絶縁
ゲート電界効果トランジスタと、ドレインを前記第１の
電位にゲートを前記入力端子に接続した前記第１の絶縁
ゲート電界効果トランジスタと同一導電型の第２の絶縁
ゲート電界効果トランジスタと、ドレインとゲートを前
記第１の絶縁ゲート電界効果トランジスタのソースに、
ソースを第２の電位に接続した前記第１の絶縁ゲート電
界効果トランジスタと同一導電型の第３の絶縁ゲート電
界効果トランジスタと、ドレインを前記出力端子にゲー
トを前記第１の絶縁ゲート電界効果トランジスタのソー
スに、ソースを前記第２の電位に接続した前記第１の絶
縁ゲート電界効果トランジスタと同一導電型の第４の絶
縁ゲート電界効果トランジスタと、前記出力端子と前記
第２の電位に接続した容量素子とを含んで構成したこと
を特徴とする半導体集積回路。 - 【請求項２】 前記第１，第２，第３及び第４の絶縁ゲ
ート電界効果トランジスタのスレッショルド電圧をそれ
ぞれ０ボルトに設定するとともに、前記第１の絶縁ゲー
ト電界効果トランジスタよりも前記第２の絶縁ゲート電
界効果トランジスタの相互コンダクタンスを大きく設定
し、且つ前記第３の絶縁ゲート電界効果トランジスタと
前記第４の絶縁ゲート電界効果トランジスタの相互コン
ダクタンスを等しくなるように設定したことを特徴とす
る請求項１に記載の半導体集積回路。 - 【請求項３】 前記第２の絶縁ゲート電界効果トランジ
スタのスレッショルド電圧を０ボルト以上の所定の電圧
に設定したことを特徴とする請求項１に記載の半導体集
積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207684A JP2739800B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体集積回路 |
| EP93112496A EP0582289B1 (en) | 1992-08-04 | 1993-08-04 | Transistor circuit for holding peak/bottom level of signal |
| US08/101,731 US5469090A (en) | 1992-08-04 | 1993-08-04 | Transistor circuit for holding peak/bottom level of signal |
| DE69306494T DE69306494T2 (de) | 1992-08-04 | 1993-08-04 | Transistorschaltung zum Halten des Maximal-/Minimalwertes eines Signales |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207684A JP2739800B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660686A true JPH0660686A (ja) | 1994-03-04 |
| JP2739800B2 JP2739800B2 (ja) | 1998-04-15 |
Family
ID=16543868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207684A Expired - Fee Related JP2739800B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5469090A (ja) |
| EP (1) | EP0582289B1 (ja) |
| JP (1) | JP2739800B2 (ja) |
| DE (1) | DE69306494T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012114684A (ja) * | 2010-11-25 | 2012-06-14 | Mitsubishi Electric Corp | ピークホールド回路及びボトムホールド回路 |
| JP2015163883A (ja) * | 2009-08-27 | 2015-09-10 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高線形性高速ピーク検出器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW427051B (en) * | 1998-01-15 | 2001-03-21 | Koninkl Philips Electronics Nv | Peak detection apparatus |
| US6140993A (en) * | 1998-06-16 | 2000-10-31 | Atmel Corporation | Circuit for transferring high voltage video signal without signal loss |
| US6191621B1 (en) * | 1999-06-15 | 2001-02-20 | Lucent Technologies Inc. | Peak detector |
| US7362094B2 (en) * | 2006-01-17 | 2008-04-22 | Allegro Microsystems, Inc. | Methods and apparatus for magnetic article detection |
| US9520871B2 (en) | 2012-01-05 | 2016-12-13 | Allegro Microsystems, Llc | Methods and apparatus for supply voltage transient protection for maintaining a state of a sensor output signal |
| CN103630735B (zh) * | 2012-08-27 | 2016-04-13 | 上海占空比电子科技有限公司 | 一种电压斜率变化检测电路及方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3694748A (en) * | 1971-07-19 | 1972-09-26 | Hekimian Laboratories Inc | Peak-to-peak detector |
| JPH071286B2 (ja) * | 1983-12-09 | 1995-01-11 | 日本電信電話株式会社 | ピ−ク値検出回路 |
| JPH0787300B2 (ja) * | 1985-12-26 | 1995-09-20 | ソニー株式会社 | ピ−ク検波回路 |
| IT1232927B (it) * | 1987-10-26 | 1992-03-10 | Sgs Microelettronica Spa | Dispositivo rivelatore di picco ad onda intera. |
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