JP2739800B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2739800B2
JP2739800B2 JP4207684A JP20768492A JP2739800B2 JP 2739800 B2 JP2739800 B2 JP 2739800B2 JP 4207684 A JP4207684 A JP 4207684A JP 20768492 A JP20768492 A JP 20768492A JP 2739800 B2 JP2739800 B2 JP 2739800B2
Authority
JP
Japan
Prior art keywords
field effect
effect transistor
insulated gate
gate field
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4207684A
Other languages
English (en)
Other versions
JPH0660686A (ja
Inventor
哲也 楢原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4207684A priority Critical patent/JP2739800B2/ja
Priority to DE69306494T priority patent/DE69306494T2/de
Priority to EP93112496A priority patent/EP0582289B1/en
Priority to US08/101,731 priority patent/US5469090A/en
Publication of JPH0660686A publication Critical patent/JPH0660686A/ja
Application granted granted Critical
Publication of JP2739800B2 publication Critical patent/JP2739800B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/04Measuring peak values or amplitude or envelope of ac or of pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Current Or Voltage (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にピークホールド回路に関する。
【0002】
【従来の技術】従来ピークホールド回路の一例として図
4に示す回路がある。この回路は、ドレインを電源電位
DDにゲートを入力端子Vinにソースを出力端子Vo
utに接続したNチャネル型絶縁ゲート電界効果トラン
ジスタ(以下、N型MOSFETと称す)Q1 と、出力
端子Voutと接地電位GNDの間に接続した容量素子
Cと、出力端子Voutと接地電位GNDの間に接続し
た抵抗素子Rによって構成されている。次にこの回路の
動作波形図を図5に示す。N型MOSFETQ1 のスレ
ッショルド電圧VT を0Vとすると、N型MOSFET
1 のソース電位Voutよりゲート電位Vinが大き
くなるとVout=VinとなるまでN型MOSFET
1 は導通状態となって容量素子Cを充電し、またN型
MOSFETQ1 のソース電位Voutよりゲート電位
Vinが小さいとN形MOSFETQ1 は非導通状態と
なって容量素子Cの電荷を抵抗素子Rを通して放電す
る。
【0003】図5に示す実線の入力波形図Vinに対し
て、この回路の出力波形Voutは点線で示した様にな
り、ピークの波形を保持することが出来る。
【0004】
【発明が解決しようとする課題】従来のピークホールド
回路では、図6に示すように信号の間隔(周波数)が一
定でない入力波形の場合、または入力信号の間隔がせま
い場合は信号のピークを検出できず、入力信号の間隔が
広くなるとピークを保持できないという欠点があった。
【0005】本発明の目的は、前述の欠点を除去するこ
とにより、入力信号の間隔(周波数)が変動しても、ピ
ークホールド回路の出力はピーク値を所定のレベル範囲
内に保持する手段を提供することにある。
【0006】
【課題を解決するための手段】本発明の特徴は、ドレイ
ンを第1の電位にゲートを入力端子にソースを出力端子
に接続した一導電型の第1の絶縁ゲート電界効果トラン
ジスタと、ドレインを前記第1の電位にゲートを前記入
力端子に接続した前記第1の絶縁ゲート電界効果トラン
ジスタと同一導電型の第2の絶縁ゲート電界効果トラン
ジスタと、ドレインとゲートを前記第1の絶縁ゲート電
界効果トランジスタのソースに、ソースを第2の電位に
接続した前記第1の絶縁ゲート電界効果トランジスタと
同一導電型の第3の絶縁ゲート電界効果トランジスタ
と、ドレインを前記出力端子にゲートを前記第1の絶縁
ゲート電界効果トランジスタのソースに、ソースを前記
第2の電位に接続した前記第1の絶縁ゲート電界効果ト
ランジスタと同一導電型の第4の絶縁ゲート電界効果ト
ランジスタと、前記出力端子と前記第2の電位に接続し
た容量素子とを含んで構成されたことにある。
【0007】また、前記第1,第2,第3及び第4の絶
縁ゲート電界効果トランジスタのスレッショルド電圧を
それぞれ0ボルトに設定するとともに、前記第1の絶縁
ゲート電界効果トランジスタよりも前記第2の絶縁ゲー
ト電界効果トランジスタの相互コンダクタンスを大きく
設定し、且つ前記第3の絶縁ゲート電界効果トランジス
タと前記第4の絶縁ゲート電界効果トランジスタの相互
コンダクタンスを等しくなるように設定することができ
る。
【0008】さらに、前記第2の絶縁ゲート電界効果ト
ランジスタのスレッショルド電圧を0ボルト以上の所定
の電圧に設定することもできる。
【0009】
【実施例】次に本発明について図面を参照して説明す
る。
【0010】図1は本発明の第1の実施例の回路図であ
り、この回路は、ドレインを電源電位(第1の電位)V
DDにゲートを入力端子Vinにソースを出力端子Vou
tに接続した(第1の)N型MOSFETQ1 と、ドレ
インを電源電位VDDに、ゲートを入力端子Vinに、ソ
ースを接続点Aにそれぞれ接続した(第2の)N型MO
SFETQ2 と、ドレインとゲートとを接続点Aに、ソ
ースを接地電位(第2の電位)GNDに接続した(第3
の)N型MOSFETQ3 と、ドレインを出力端子Vo
utに、ゲートを接続点Aに、ソースを接地電位GND
にそれぞれ接続した(第4の)N型MOSFETQ
4 と、出力端子Voutと接地電位GNDの間に接続し
た容量素子Cとによって構成されている。
【0011】この回路の動作波形図を図2に示す。N型
MOSFETのスレッショルド電圧VT を0Vとし、N
型MOSFETQ1 〜Q4 の相互コンダクタンスgm
それぞれgm1,gm2,gm3,m4としたとき、gm3=g
m4m1がgm2よりもはるかに大きいものとする。
【0012】入力電圧Vinが出力電圧Voutより大
きいとき、N型MOSFETQ1 は導通状態となって電
流I1 が流れる。また、N型MOSFETQ2 は導通状
態となって電流I2 が流れ、N型MOSFETQ3 ,Q
4 はgm が等しくゲート電圧も等しいためN型MOSE
FETQ4 にも電流I2 が流れる。ここでgm1がgm2
りはるかに大きいからI1 も当然I2 より大きな電流と
なり出力電圧VoutはVinまで上昇する。
【0013】次に入力電圧Vinが出力電圧Voutよ
り小さいとき、N型MOSFETQ1 は非導通状態とな
っており、N型MOSFETQ2 は導通状態となって電
流I2 が流れ、N型MOSFETQ4 にも電流I2 が流
れるため容量素子Cの電荷は放電されて出力電圧Vou
tは下がり、Vin=Voutとなると、N型MOSF
ETQ1 が導通状態となってVin=Voutの状態で
安定する。
【0014】これにより、どのような入力波形が本実施
例に示すピークホールド回路に入ってきても、ピークホ
ールドを確実に行なうことが出来る。
【0015】次に第2の実施例について説明する。
【0016】第1の実施例と異なるところは、図1に示
した第1の実施例において、N型MOSFETQ2 のス
レッショルド電圧VT を0Vより高く設定することであ
る。
【0017】通常入力信号Vinにノイズが重畳されて
いた場合、このノイズに対してN型MOSFETQ2
応答してしまい、図3に示す波形図のように出力電圧が
変動してしまうが、N型MOSFETQ2 のスレッショ
ルド電圧VT を0Vよりも高い所定の電圧に設定するこ
とで、入力信号Vinにノイズが重畳されていてもノイ
ズの振幅がN型MOSFETQ2 のスレッショルド電圧
T 以下ならばN型MOSFETQ2 は導通せず、従っ
てN型MOSFETQ4 には電流が流れないため、ノイ
ズによって出力電位が変動することがなくなり、かつ第
1の実施例と同様の効果を得ることが出来る。
【0018】
【発明の効果】以上説明したように本発明は、ドレイン
を電源電位にゲートを入力端子に接続したN型MOSF
ETQ1 と、ドレインを電源電位にゲートを入力端子に
接続したN型MOSFETQ2 と、ドレインとゲートを
N型MOSFETQ2 のソースにソースを接地電位に接
続したN型MOSFETQ3 と、ドレインを出力端子に
ゲートをN型MOSFETQ3 のゲートとドレインにそ
れぞれ接続し、且つソースを接地電位に接続したN型M
OSFETQ4 と、出力端子と接地電位の間に接続した
容量素子とによって構成するので、入力信号の周波数が
変動してもピークホールド回路の出力信号のピーク値を
保持することが出来るという効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例の回路図である。
【図2】図1に示した第1の実施例の入出力波形図であ
る。
【図3】第2の実施例を説明するための入出力波形図で
ある。
【図4】従来例の回路図である。
【図5】図4に示した従来例の入出力波形図である。
【図6】図4に示した従来例の他の入出力波形図であ
る。
【符号の説明】
1 〜Q4 N型MOSFET C 容量素子 R 抵抗素子 VDD 電源電位 GND 接地電位 Vin 入力端子 Vout 出力端子

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 ドレインを第1の電位にゲートを入力端
    子にソースを出力端子し接続した一導電型の第1の絶縁
    ゲート電界効果トランジスタと、ドレインを前記第1の
    電位にゲートを前記入力端子に接続した前記第1の絶縁
    ゲート電界効果トランジスタと同一導電型の第2の絶縁
    ゲート電界効果トランジスタと、ドレインとゲートを前
    記第1の絶縁ゲート電界効果トランジスタのソースに、
    ソースを第2の電位に接続した前記第1の絶縁ゲート電
    界効果トランジスタと同一導電型の第3の絶縁ゲート電
    界効果トランジスタと、ドレインを前記出力端子にゲー
    トを前記第1の絶縁ゲート電界効果トランジスタのソー
    スに、ソースを前記第2の電位に接続した前記第1の絶
    縁ゲート電界効果トランジスタと同一導電型の第4の絶
    縁ゲート電界効果トランジスタと、前記出力端子と前記
    第2の電位に接続した容量素子とを含んで構成したこと
    を特徴とする半導体集積回路。
  2. 【請求項2】 前記第1,第2,第3及び第4の絶縁ゲ
    ート電界効果トランジスタのスレッショルド電圧をそれ
    ぞれ0ボルトに設定するとともに、前記第1の絶縁ゲー
    ト電界効果トランジスタよりも前記第2の絶縁ゲート電
    界効果トランジスタの相互コンダクタンスを大きく設定
    し、且つ前記第3の絶縁ゲート電界効果トランジスタと
    前記第4の絶縁ゲート電界効果トランジスタの相互コン
    ダクタンスを等しくなるように設定したことを特徴とす
    る請求項1に記載の半導体集積回路。
  3. 【請求項3】 前記第2の絶縁ゲート電界効果トランジ
    スタのスレッショルド電圧を0ボルト以上の所定の電圧
    に設定したことを特徴とする請求項1に記載の半導体集
    積回路。
JP4207684A 1992-08-04 1992-08-04 半導体集積回路 Expired - Fee Related JP2739800B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4207684A JP2739800B2 (ja) 1992-08-04 1992-08-04 半導体集積回路
DE69306494T DE69306494T2 (de) 1992-08-04 1993-08-04 Transistorschaltung zum Halten des Maximal-/Minimalwertes eines Signales
EP93112496A EP0582289B1 (en) 1992-08-04 1993-08-04 Transistor circuit for holding peak/bottom level of signal
US08/101,731 US5469090A (en) 1992-08-04 1993-08-04 Transistor circuit for holding peak/bottom level of signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4207684A JP2739800B2 (ja) 1992-08-04 1992-08-04 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH0660686A JPH0660686A (ja) 1994-03-04
JP2739800B2 true JP2739800B2 (ja) 1998-04-15

Family

ID=16543868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4207684A Expired - Fee Related JP2739800B2 (ja) 1992-08-04 1992-08-04 半導体集積回路

Country Status (4)

Country Link
US (1) US5469090A (ja)
EP (1) EP0582289B1 (ja)
JP (1) JP2739800B2 (ja)
DE (1) DE69306494T2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2728744B1 (fr) * 1994-12-21 1997-03-14 Sgs Thomson Microelectronics Circuit de fourniture de tension extremum
TW427051B (en) * 1998-01-15 2001-03-21 Koninkl Philips Electronics Nv Peak detection apparatus
US6140993A (en) * 1998-06-16 2000-10-31 Atmel Corporation Circuit for transferring high voltage video signal without signal loss
US6191621B1 (en) * 1999-06-15 2001-02-20 Lucent Technologies Inc. Peak detector
US7362094B2 (en) * 2006-01-17 2008-04-22 Allegro Microsystems, Inc. Methods and apparatus for magnetic article detection
US8310277B2 (en) * 2009-08-27 2012-11-13 Qualcomm, Incorporated High linear fast peak detector
JP5545751B2 (ja) * 2010-11-25 2014-07-09 三菱電機株式会社 ピークホールド回路及びボトムホールド回路
US9520871B2 (en) 2012-01-05 2016-12-13 Allegro Microsystems, Llc Methods and apparatus for supply voltage transient protection for maintaining a state of a sensor output signal
CN103630735B (zh) * 2012-08-27 2016-04-13 上海占空比电子科技有限公司 一种电压斜率变化检测电路及方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3694748A (en) * 1971-07-19 1972-09-26 Hekimian Laboratories Inc Peak-to-peak detector
JPH071286B2 (ja) * 1983-12-09 1995-01-11 日本電信電話株式会社 ピ−ク値検出回路
JPH0787300B2 (ja) * 1985-12-26 1995-09-20 ソニー株式会社 ピ−ク検波回路
IT1232927B (it) * 1987-10-26 1992-03-10 Sgs Microelettronica Spa Dispositivo rivelatore di picco ad onda intera.
JP2763778B2 (ja) * 1988-06-20 1998-06-11 株式会社ユニシアジェックス ピーク値検出回路
JP2503598B2 (ja) * 1988-08-08 1996-06-05 日本電気株式会社 ピ―ク電圧保持回路
JP2856744B2 (ja) * 1988-12-02 1999-02-10 株式会社東芝 ピーク検出回路
JPH02173575A (ja) * 1988-12-27 1990-07-05 Fujitsu Ltd ピーク値保持回路
JPH0769355B2 (ja) * 1989-07-17 1995-07-26 三洋電機株式会社 ピーク検波回路
JPH07104370B2 (ja) * 1990-04-13 1995-11-13 ローム株式会社 オーディオ信号のピークホールド回路
US5120995A (en) * 1991-05-29 1992-06-09 Motorola, Inc. Switched peak detector
US5254881A (en) * 1991-09-16 1993-10-19 At&T Bell Laboratories Master-slave peak detector
US5315168A (en) * 1993-04-28 1994-05-24 Fujitsu Limited Peak hold circuit with improved linearity

Also Published As

Publication number Publication date
DE69306494T2 (de) 1997-07-10
EP0582289B1 (en) 1996-12-11
US5469090A (en) 1995-11-21
EP0582289A1 (en) 1994-02-09
JPH0660686A (ja) 1994-03-04
DE69306494D1 (de) 1997-01-23

Similar Documents

Publication Publication Date Title
US5939945A (en) Amplifier with neuron MOS transistors
US5999043A (en) On-chip high resistance device for passive low pass filters with programmable poles
US6516069B1 (en) Microphone filter and microphone unit
JPS6161295B2 (ja)
EP0405319A1 (en) Delay circuit having stable delay time
JP2739800B2 (ja) 半導体集積回路
JPH0159772B2 (ja)
JPH05175811A (ja) パワーオンリセット回路
US4656429A (en) Voltage comparison circuit with ripple component elimination
JP2968826B2 (ja) カレントミラー型増幅回路及びその駆動方法
JPS59178014A (ja) 発振回路
US4933647A (en) AGC circuit
KR20030072527A (ko) 직류-직류 컨버터의 발진기
JPH0155762B2 (ja)
JPH0160973B2 (ja)
JP2645117B2 (ja) 半導体集積回路のリセット回路
JP3149832B2 (ja) 半導体スイッチ回路
US9065433B2 (en) Capacitor charging circuit with low sub-threshold transistor leakage current
JP3105435B2 (ja) 入力回路
JPH0575205B2 (ja)
JP6641913B2 (ja) 温度補償付遅延回路
KR900000486B1 (ko) 씨모오스 시간 지연회로
US7071761B1 (en) Apparatus and method for reducing propagation delay
JPS5815968B2 (ja) 発振回路
JPH04360544A (ja) 電荷検出装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19971224

LAPS Cancellation because of no payment of annual fees