JP5545751B2 - ピークホールド回路及びボトムホールド回路 - Google Patents
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Description
ゲートに入力信号が印加される第1のトランジスタと、ゲートに出力電圧が印加されソースが前記第1のトランジスタのソースと共通接続されて定電流源から定電流の配給を受ける第2のトランジスタとを含む第1の差動入力回路と、
前記第2のトランジスタのドレインに流れる電流と等しい電流を前記第1のトランジスタのドレインに流し込む第1のカレントミラー回路と、
ゲートが前記第2のトランジスタのドレインに接続され前記第2のトランジスタのドレインに流れる電流に比例する充電電流を生成する第3のトランジスタと、
ゲートが前記第1のトランジスタのドレインに接続され、ソースが前記第3のトランジスタのドレインに接続され、ドレインがキャパシタに接続される第4のトランジスタと、
一端が出力端子に接続され前記充電電流により充電されるキャパシタとを備え、
前記キャパシタの端子電圧を出力電圧として用い、
前記入力信号が前記出力信号より大きい場合、前記第1の差動入力回路で前記入力信号と前記出力信号の差を増幅し、前記第1のトランジスタのドレインの電圧を前記第4のトランジスタのしきい値よりも低くすることで、前記第4のトランジスタをオンし、前記第3のトランジスタで生成する充電電流を前記キャパシタに充電し、
前記入力信号が前記出力信号より小さい場合、前記第1の差動入力回路で前記入力信号と前記出力信号の差を、前記入力信号が前記出力信号より大きい場合とは逆極性で増幅し、前記第1のトランジスタのドレイン電圧を前記第4のトランジスタのしきい値よりも高くすることで、前記第4のトランジスタをオフし、前記キャパシタへの電流の充電を止め、出力信号を保持することで、入力信号のピーク値を検出することを特徴とする。
図1は本発明の実施の形態1に係るピークホールド回路を示す回路図である。図1に示す実施の形態1に係るピークホールド回路は、入力信号(入力電圧)VINのピーク値を検出して保持した後、出力電圧VOUTとして出力する回路であって、図1に示すように、差動増幅回路12と、2つのトランジスタ13,14と、出力電圧VOUTを充電するキャパシタ17と、定電圧源18とを備えて構成される。ここで、第1の差動増幅回路12は、第1の差動入力回路7と第1のカレントミラー回路10とを備えて構成される。
(a)ゲートに入力信号VINが印加される第1のトランジスタ5と、
(b)ゲートに出力電圧VOUTが印加されかつソースが前記第1のトランジスタ5のソースと共通接続される第2のトランジスタ6と、
(c)前記第1のトランジスタ5と前記第2のトランジスタ6の共通接続されたソースに接続する定電流源11と
を備えて構成される。なお、定電流源11の一端は前記第1及び第2のトランジスタ5,6のソースに接続される一方、その他端はグランドに接続される。
(a)ソースが電圧VDDの電圧源3に接続され、ドレインが前記第1の差動入力回路7を構成する前記第1のトランジスタ5のドレインに接続され、ゲートが第4のトランジスタ9のゲートとドレインに共通接続される第3のトランジスタ8と、
(b)ソースが電圧源3に接続され、共通接続されるゲートとドレインが前記第1の差動入力回路7を構成する前記第2のトランジスタ6のドレインと前記第3のトランジスタ8のゲートに接続される第4のトランジスタ9と
を備えて構成される。
(a)ソースが電圧源3に接続され、ゲートが第8トランジスタ37のゲートと第10のトランジスタ39のドレインに共通接続され、ドレインが第9のトランジスタ38のソースに接続される第7のトランジスタ36と、
(b)ソースが電圧源3に接続され、ゲートが前記第10のトランジスタ39のドレインと前記第7のトランジスタ36のゲートに共通接続され、ドレインが前記第10のトランジスタ39のソースに接続される第8のトランジスタ37と、
(c)ソースが前記第7のトランジスタ36のドレインに接続され、ゲートが前記第10のトランジスタ39のゲートと定電圧源41に接続され、ドレインが前記第1の差動入力回路7を構成する前記第1のトランジスタ5のドレインに接続される第9のトランジスタ38と、
(d)ソースが前記第8のトランジスタ37のドレインに接続され、ゲートが前記第9のトランジスタ38のゲートと定電圧源41に接続され、ドレインが前記第8のトランジスタ37のゲートと前記第1の差動入力回路7を構成する前記第2のトランジスタ6のドレインに接続される第10のトランジスタ39と
を備えて構成され、前記第2のトランジスタ6のドレインに流れる電流I1と等しい電流を前記第1のトランジスタ5のドレインに流す。
図5は本発明の実施の形態2に係るボトムホールド回路を示す回路図である。図5に示す実施の形態2のボトムホールド回路は、入力信号(入力電圧)VINのボトム値を検出して保持した後、出力電圧VOUTとして出力する回路であって、図5に示すように、図1のピークホールド回路とほぼ同様のブロック構成で実現できる。ここで、ボトム値検出を可能にするために、ピークホールド回路の充電電流I2の流れる方向を逆にする回路を追加したことを特徴としている。当該ボトムホールド回路は、差動増幅回路12と、極性が異なる2つのトランジスタ19,23と、カレントミラー回路22と、出力電圧VOUTを放電するキャパシタ17と、定電圧源18とを備えて構成される。
(a)ソースがグランド4に接続され、ドレインとゲートが前記第5のトランジスタ19のドレインに接続される第6のトランジスタ20と、
(b)ソースがグランド3に接続され、ゲートが第6のトランジスタ20のゲートとドレインに共通接続され、ドレインが第8のトランジスタ23のソースに接続される第7のトランジスタ21と
を備えて構成され、前記第5のトランジスタ19に流れる電流I4に比例する放電電流I5を前記第7のトランジスタ21のドレインに生成する。
図7は本発明の実施の形態3に係るボトムホールド回路を示す回路図である。図7に示す実施の形態3に係るボトムホールド回路は、入力信号(入力電圧)VINのボトム値を検出して保持した後、出力電圧VOUTとして出力する回路であって、図7に示すように、図1のピークホールド回路とほぼ同様のブロック構成で実現できる。ただし、ボトム値検出を可能にするために、ピーク検出とは逆極性となるように回路が変更されるブロックを備えたことを特徴としている。また、当該ボトムホールド回路は、図5のボトムホールド回路より少ない部品数で実現することができ、回路面積を小さくすることができる。さらに、図5のボトムホールド回路の第1の差動入力回路7のトランジスタの極性を逆にすることで、トランジスタの閾値の影響を緩和でき、図5の実施の形態2のボトムホールド回路より入力信号VINが低いボトム値を検出することができる。
(a)ゲートに入力信号VINが印加される第1のトランジスタ24と、
(b)ゲートに出力電圧VOUTが印加され、ソースが前記第1のトランジスタ24のソースと共通接続される第2のトランジスタ25と、
(c)前記第1のトランジスタ24と前記第2のトランジスタ25の共通接続されたソースに接続する定電流源27と
を備えて構成される。
(a)ソースがグランド4に接続され、ドレインが前記第1の差動入力回路26を構成する前記第1のトランジスタ24のドレインに接続され、ゲートが第4のトランジスタ29のゲートとドレインに共通接続される第3のトランジスタ28と、
(b)ソースがグランド4に接続され、ゲートとドレインが共通接続され前記第1の差動入力回路26を構成する前記第2のトランジスタ25のドレインと前記第3のトランジスタ28のゲートに接続される第4のトランジスタ29と
を備えて構成される。
(a)ソースがグランド4に接続され、ゲートが第8トランジスタ43のゲートと第10のトランジスタ45のドレインに共通接続され、ドレインが第9のトランジスタ44のソースに接続される第7のトランジスタ42と、
(b)ソースがグランド4に接続され、ゲートが前記第10のトランジスタ45のドレインと前記第7のトランジスタ42のゲートに共通接続され、ドレインが前記第10のトランジスタ45のソースに接続される第8のトランジスタ43と、
(c)ソースが前記第7のトランジスタ42のドレインに接続され、ゲートが前記第10のトランジスタ45のゲートと定電圧源47に接続され、ドレインが前記第1の差動入力回路26を構成する前記第1のトランジスタ24のドレインに接続される第9のトランジスタ44と、
(d)ソースが前記第8のトランジスタ43のドレインに接続され、ゲートが前記第9のトランジスタ44のゲートと定電圧源47に接続され、ドレインが前記第8のトランジスタ43のゲートと前記第1の差動入力回路26を構成する前記第2のトランジスタ25のドレインに接続される第10のトランジスタ45と
を備えて構成され、前記第2のトランジスタ25のドレインに流れる電流I6に等しい電流を前記第1のトランジスタ24のドレインに流す。
Claims (9)
- 入力信号のピーク値に等しい電圧を検出して保持した後、出力電圧として出力するピークホールド回路において、
ゲートに入力信号が印加される第1のトランジスタと、ゲートに出力電圧が印加されソースが前記第1のトランジスタのソースと共通接続されて定電流源から定電流の配給を受ける第2のトランジスタとを含む第1の差動入力回路と、
前記第2のトランジスタのドレインに流れる電流と等しい電流を前記第1のトランジスタのドレインに流し込む第1のカレントミラー回路と、
ゲートが前記第2のトランジスタのドレインに接続され前記第2のトランジスタのドレインに流れる電流に比例する充電電流を生成する第3のトランジスタと、
ゲートが前記第1のトランジスタのドレインに接続され、ソースが前記第3のトランジスタのドレインに接続され、ドレインがキャパシタに接続される第4のトランジスタと、
一端が出力端子に接続され前記充電電流により充電されるキャパシタとを備え、
前記キャパシタの端子電圧を出力電圧として用い、
前記入力信号が前記出力信号より大きい場合、前記第1の差動入力回路で前記入力信号と前記出力信号の差を増幅し、前記第1のトランジスタのドレインの電圧を前記第4のトランジスタのしきい値よりも低くすることで、前記第4のトランジスタをオンし、前記第3のトランジスタで生成する充電電流を前記キャパシタに充電し、
前記入力信号が前記出力信号より小さい場合、前記第1の差動入力回路で前記入力信号と前記出力信号の差を、前記入力信号が前記出力信号より大きい場合とは逆極性で増幅し、前記第1のトランジスタのドレイン電圧を前記第4のトランジスタのしきい値よりも高くすることで、前記第4のトランジスタをオフし、前記キャパシタへの電流の充電を止め、出力信号を保持することで、入力信号のピーク値を検出することを特徴とするピークホールド回路。 - 入力信号のピーク値を検出後、前記第1のトランジスタのドレインの電圧に応じて徐々にオフ状態となる前記第4のトランジスタを用いて、前記第2のトランジスタのドレインに流れる電流に比例する充電電流を生成する前記第3のトランジスタで生じるリーク電流が前記キャパシタへ与える影響を抑制する手段をさらに備えたことを特徴とする請求項1記載のピークホールド回路。
- 前記キャパシタの他端はグランドに接続され、もしくは当該他端を所定の電位に固定する定電圧源に接続されたことを特徴とする請求項1又は2記載のピークホールド回路。
- 入力信号のボトム値に等しい電圧を検出して保持した後、出力電圧として出力するボトムホールド回路において、
ゲートに入力信号が印加される第1のトランジスタと、ゲートに出力電圧が印加されソースが前記第1のトランジスタのソースと共通接続されて定電流源から定電流の配給を受ける第2のトランジスタとを含む第1の差動入力回路と、
前記第2のトランジスタのドレインに流れる電流と等しい電流を前記第1のトランジスタのドレインに流し込む第1のカレントミラー回路と、
ゲートが前記第2のトランジスタのドレインに接続され前記第2のトランジスタのドレインに流れる電流に比例する放電電流を生成する第3のトランジスタと、
ゲートが前記第1のトランジスタのドレインに接続され、ソースが前記第3のトランジスタのドレインに接続され、ドレインがキャパシタに接続される第4のトランジスタと、
一端が出力端子に接続され前記放電電流により放電されるキャパシタとを備え、
前記キャパシタの端子電圧を出力電圧として用い、
前記入力信号が前記出力信号より小さい場合、前記第1の差動入力回路で前記入力信号と前記出力信号の差を増幅し、前記第1のトランジスタのドレインの電圧を前記第4のトランジスタのしきい値よりも高くすることで、前記第4のトランジスタをオンし、前記第3のトランジスタで生成する放電電流で前記キャパシタに蓄積した電荷を放電し、
前記入力信号が前記出力信号より大きい場合、前記第1の差動入力回路で前記入力信号と前記出力信号の差を、前記入力信号が前記出力信号より小さい場合とは逆極性で増幅し、前記第1のトランジスタのドレイン電圧を前記第4のトランジスタのしきい値よりも低くすることで、前記第4のトランジスタをオフし、前記キャパシタへの電荷の放電を止め、出力信号を保持することで、入力信号のボトム値を検出することを特徴とするボトムホールド回路。 - 入力信号のボトム値を検出後、前記第1のトランジスタのドレインの電圧に応じて徐々にオフ状態となる前記第4のトランジスタを用いて、前記第2のトランジスタのドレインに流れる電流に比例する放電電流を生成する前記第3のトランジスタで生じるリーク電流が前記キャパシタへ与える影響を抑制する手段をさらに備えたことを特徴とする請求項4記載のボトムホールド回路。
- 前記キャパシタの他端はグランドに接続され、もしくは当該他端を所定の電位に固定する定電圧源に接続されたことを特徴とする請求項4又は5記載のボトムホールド回路。
- 入力信号のボトム値に等しい電圧を検出して保持した後、出力電圧として出力するボトムホールド回路において、
ゲートに入力信号が印加される第1のトランジスタと、ゲートに出力電圧が印加されソースが第1のトランジスタのソースと共通接続されて定電流源から定電流の配給を受ける第2のトランジスタとを含む第1の差動入力回路と、
前記第2のトランジスタのドレインに流れる電流と等しい電流を前記第1のトランジスタのドレインに流し込むカレントミラー回路と、
ゲートが前記第2のトランジスタのドレインに接続され前記第2のトランジスタのドレインに流れる電流に比例する電流を生成する第3のトランジスタと、
前記第3のトランジスタのドレインに流れる電流に比例する放電電流を第4のトランジスタのドレインに生成する第2のカレントミラー回路と、
ゲートが前記第1のトランジスタのドレインに接続され、ソースが前記第4のトランジスタのドレインに接続され、ドレインがキャパシタに接続される第5のトランジスタと、
それぞれの一端が出力端子に接続され前記第4のトランジスタのドレインに流れる放電電流により放電されるキャパシタとを備え、
当該キャパシタの端子電圧を出力電圧として用い、
前記入力信号が前記出力信号より小さい場合、前記第1の差動入力回路で前記入力信号と前記出力信号の差を増幅し、前記第1のトランジスタのドレインの電圧を前記第5のトランジスタのしきい値よりも高くすることで、前記第5のトランジスタをオンし、前記第4のトランジスタで生成する放電電流で前記キャパシタに蓄積した電荷を放電し、
前記入力信号が前記出力信号より大きい場合、前記第1の差動入力回路で前記入力信号と前記出力信号の差を、前記入力信号が前記出力信号より小さい場合とは逆極性で増幅し、前記第1のトランジスタのドレイン電圧を前記第5のトランジスタのしきい値よりも低くすることで、前記第5のトランジスタをオフし、前記キャパシタへの電荷の放電を止め、出力信号を保持することで、入力信号のボトム値を検出することを特徴とするボトムホールド回路。 - 入力信号のボトム値を検出後、前記第1のトランジスタのドレインの電圧に応じて徐々にオフ状態となる前記第4のトランジスタを用いて、前記第2のトランジスタのドレインに流れる電流に比例する放電電流を生成する前記第3のトランジスタで生じるリーク電流が前記キャパシタへ与える影響を抑制する手段をさらに備えたことを特徴とする請求項7記載のボトムホールド回路。
- 前記キャパシタの他端はグランドに接続され、もしくは当該他端を所定の電位に固定する定電圧源に接続されたことを特徴とする請求項7又は8記載のボトムホールド回路。
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