KR100956784B1 - 오프셋 조정회로 및 방법 - Google Patents

오프셋 조정회로 및 방법 Download PDF

Info

Publication number
KR100956784B1
KR100956784B1 KR1020080100551A KR20080100551A KR100956784B1 KR 100956784 B1 KR100956784 B1 KR 100956784B1 KR 1020080100551 A KR1020080100551 A KR 1020080100551A KR 20080100551 A KR20080100551 A KR 20080100551A KR 100956784 B1 KR100956784 B1 KR 100956784B1
Authority
KR
South Korea
Prior art keywords
offset
voltage
signal
output signal
voltage level
Prior art date
Application number
KR1020080100551A
Other languages
English (en)
Other versions
KR20100041391A (ko
Inventor
이기혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080100551A priority Critical patent/KR100956784B1/ko
Priority to US12/342,304 priority patent/US7915927B2/en
Publication of KR20100041391A publication Critical patent/KR20100041391A/ko
Application granted granted Critical
Publication of KR100956784B1 publication Critical patent/KR100956784B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45188—Non-folded cascode stages
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명에 따른 오프셋 조정회로는 입력신호 및 오프셋 전압을 인가 받아 출력신호를 생성하는 센스앰프; 상기 출력신호를 입력 받아 상기 출력신호의 전압 레벨이 목표 전압 레벨에 도달할 때까지 보정전압을 증감시키고, 상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 보정전압을 유지함과 동시에, 제어신호를 인에이블 시키는 보정전압 생성부; 및 상기 제어신호에 응답하여, 상기 보정전압을 상기 오프셋 전압으로 제공하거나 상기 오프셋 전압을 유지시키는 제어 로딩부; 를 포함한다.
오프셋, DAC

Description

오프셋 조정회로 및 방법{Offset Cancellation Circuit and Method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 오프셋 조정회로 및 방법에 관한 것이다.
반도체 메모리 장치의 칩 인터페이스에 해당하는 리시버 회로(Receiver Circuit) 및 콤퍼레이터 회로(Comparator Circuit)의 오프셋(Offset)은 공정상의 미스매치(Mismatch)에 의해 항상 발생하게 된다. 따라서, 일반적인 반도체 메모리 장치는 상기 미스매치에 의한 오프셋을 조정하기 위해 오프셋 조정회로를 구비하여 반도체 메모리 장치의 감도(Sensitivity) 특성이나 레졸루션(Resolution) 특성을 향상시키고 있다.
도 1은 종래기술에 따른 오프셋 조정회로(1)의 개략적인 블록도이다.
종래기술에 따른 오프셋 조정회로(1)는 센스앰프(10), 제어부(20) 및 디지털 아날로그 컨버터(Digital-Analog Converter, DAC, 30)를 포함한다. 상기 센스앰프(10)는 입력신호(in)를 인가 받아 상기 입력신호(in)를 증폭하여 출력신호(out)를 생성한다.
상기 제어부(20)와 상기 디지털 아날로그 컨버터(30)는 상기 센스앰프(10)의 오프셋을 조절한다. 상기 출력신호(out)의 전압 레벨이 목표 전압 레벨에 도달하지 못할 때는 상기 제어부(20)가 코드신호(code)를 발생시켜 상기 디지털 아날로그 컨버터(30)에 인가함으로써, 상기 디지털 아날로그 컨버터(30)가 오프셋 전압(off+, off-)을 생성하여 상기 센스앰프(10)에 제공하도록 한다. 출력신호(out)가 상기 출력신호(out)의 전압 레벨이 목표 전압 레벨에 도달하면, 상기 제어부(20)는 생성한 코드신호(code)를 유지하여, 디지털 아날로그 컨버터(30)가 생성하는 오프셋 전압(off+, off-)의 레벨을 유지시킨다. 따라서, 상기 센스앰프(10)는 상기 오프셋 전압(off+, off-)을 인가 받아 오프셋이 조정된 출력신호(out)를 생성할 수 있는 것이다.
상기 제어부(20)는 업 카운팅(Up-counting) 되거나 다운 카운팅(Down-counting) 되는 코드신호(Code Signal)를 생성하는 카운터(Counter)로 구성될 수 있다. 상기 카운터는 카운팅 동작이 종료되면 셋 신호(set)를 발생시키고, 상기 셋 신호(set)는 반도체 메모리 장치의 다른 회로에 이용된다.
반도체 메모리 장치는 점점 고속화 되고 있는 것이 현 추세이다. 따라서, 상기 오프셋 조정 또한 빠르게 이루어져야 한다. 즉, 상기 디지털 아날로그 컨버터(30)가 상기 코드신호(code)에 응답하여 빠르게 오프셋 전압의 레벨을 변화시킬 수 있어야 하며, 오프셋을 조정할 수 있는 오프셋 전압의 레벨을 안정적으로 유지할 수 있어야 한다. 그러나 상기 두 가지 문제는 서로 상충되는 것이어서 한꺼번에 이를 개선시킬 수 있는 방안이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 오프셋 조정을 빨리 수행할 수 있을 뿐 아니라 오프셋 조정결과를 안정적으로 유지할 수 있는 오프셋 조정회로 및 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 오프셋 조정회로는 입력신호 및 오프셋 전압을 인가 받아 출력신호를 생성하는 센스앰프; 상기 출력신호를 입력 받아 상기 출력신호의 전압 레벨이 목표 전압 레벨에 도달할 때까지 보정전압을 증감시키고, 상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 보정전압을 유지함과 동시에, 제어신호를 인에이블 시키는 보정전압 생성부; 및 상기 제어신호에 응답하여, 상기 보정전압을 상기 오프셋 전압으로 제공하거나 상기 오프셋 전압을 유지시키는 제어 로딩부; 를 포함한다.
또한, 본 발명의 다른 실시예에 따른 오프셋 조정회로는 입력신호 및 오프셋 전압을 인가 받아 출력신호를 생성하는 센스앰프; 상기 출력신호를 입력 받아 출력 노드에서 오프셋 전압을 생성하고, 상기 출력신호의 전압 레벨이 목표 전압 레벨에 도달했는지 여부에 따라 상기 출력 노드의 캐패시턴스를 조절하도록 구성되는 오프셋 전압 조절부; 를 포함한다.
본 발명의 실시예에 따른 오프셋 조정방법은 출력신호를 피드백 받아 오프셋 전압을 생성하는 오프셋 조정방법으로서, 상기 오프셋 전압이 출력되는 출력 노드 의 캐패시턴스를 감소시키는 단계; 피드백 받는 상기 출력신호의 전압 레벨이 목표 레벨에 도달할 때까지 상기 오프셋 전압을 증감시키는 단계; 상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 오프셋 전압을 유지시키는 단계; 및 상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 출력 노드의 캐패시턴스를 증가시키는 단계; 를 포함한다.
본 발명에 의하면, 출력신호의 전압 레벨이 목표 전압 레벨에 도달하는지 여부에 따라 오프셋 전압이 생성되는 출력 노드의 캐패시턴스를 조절함으로써, 빠른 오프셋 조정을 가능하게 함과 동시에 조정된 오프셋 전압을 안정적으로 유지시킬 수 있는 효과가 있다.
도 2는 본 발명의 실시예에 따른 오프셋 조정회로(2)의 개략적인 구성을 보여주는 블록도이다.
본 발명의 실시예에 따른 오프셋 조정회로(2)는 센스앰프(100), 보정전압 생성부(200) 및 제어 로딩부(300)를 포함한다. 상기 센스앰프(100)는 입력신호(in) 및 오프셋 전압(off+, off-)을 입력 받아 출력신호(out)를 생성한다. 상기 센스앰프(100)는 일반적으로 싱글 엔디드 신호(Single Ended Signal)를 증폭하는 증폭기일수 있고, 디퍼렌셜 신호(Differential Signal)를 증폭하는 차동 증폭기여도 무방하다.
상기 보정전압 생성부(200)는 상기 출력신호(out)를 입력 받아 보정전압(v+, v-) 및 제어신호(set)를 생성한다. 상기 보정전압 생성부(200)는 상기 출력신호(out)를 입력 받아, 출력신호(out)의 전압 레벨이 목표 전압 레벨에 도달했는지를 감지한다. 상기 보정전압 생성부(200)는 상기 출력신호의 전압 레벨이 목표 전압 레벨에 도달할 때까지 보정전압(v+, v-)을 변화시킨다. 상기 보정전압 생성부(200)는 양 보정전압(v+)과 음 보정전압(v-)을 생성할 수 있다. 예를 들어, 초기 상태에서 +0.5 볼트의 전압을 양 보정전압(v+)으로 생성하고, -0.5 볼트의 전압을 음 보정전압(v-)으로 생성하다가, 상기 출력신호(out)의 전압 레벨이 상기 목표 전압 레벨에 도달하지 않으면, +0.4 볼트의 전압을 양 보정전압(v+)으로 생성하고, -0.4 볼트의 전압을 음 보정전압(v-)으로 생성할 수 있다. 상기 보정전압 생성부(200)는 상기 출력신호(out)의 전압 레벨이 목표 전압 레벨에 도달했을 때, 상기 생성하던 보정전압(v+, v-)을 유지시키고, 상기 제어신호(set)를 인에이블 시킨다.
상기 목표 전압 레벨은 입력신호(in)에 따라 증폭되어 생성되는 출력신호(out)의 로직 레벨을 의미한다. 예를 들어, 상기 센스앰프(100)로 로직 하이 레벨의 입력신호(in)가 인가되고, 오프셋 조정회로(1)가 1 볼트 이상의 전압을 로직 하이로 인식한다고 가정하자. 상기 센스앰프(100)는 오프셋이 조정되기 전에는 1 볼트 미만의 전압 레벨을 갖는 출력신호(out)를 생성하다가, 오프셋이 조정된 후에는, 1볼트 이상의 전압 레벨을 갖는 출력신호(out)를 생성한다. 따라서, 상기와 같은 경우 상기 목표 전압 레벨은 1 볼트가 될 것이다. 그러나, 이에 한정하는 것은 아니고, 상기 오프셋 조정회로(1)의 어플리케이션(Application)에 따라서 상기 목표 전압 레벨은 다른 값으로 설정될 수 있다.
상기 보정전압 생성부(200)는 제어부(210) 및 디지털 아날로그 컨버터(DAC, 220)를 포함하여 구성된다. 상기 제어부(210)는 상기 출력신호(out)를 입력 받아 코드신호(code) 및 상기 제어신호(set)를 생성한다. 상기 제어부(210)는 상기 출력신호(out)의 레벨이 천이할 때까지, 상기 코드신호(code)를 업카운팅 시키거나 다운 카운팅 시킬 수 있다. 상기 제어부(210)는 상기 출력신호(out)의 레벨이 천이하면, 상기 코드신호(code)를 더 이상 업 카운팅 시키거나 다운 카운팅 시키지 않고, 제어신호(set)를 인에이블 시킨다. 상기 제어부(210)로 일반적인 카운터(Counter)를 이용할 수 있다. 일반적인 카운터는 업 카운팅 되거나 다운 카운팅 되는 코드신호(Code Signal)를 생성하다가, 더 이상 카운팅 동작을 하지 않게 되면, 카운팅 종료를 알리는 신호를 생성할 수 있는데, 상기 제어신호(set)는 상기 종료를 알리는 신호를 이용할 수 있는 것이다.
상기 디지털 아날로그 컨버터(220)는 상기 코드신호(code)를 입력 받아 보정전압(v+, v-)을 생성한다. 예를 들어, 상기 제어부(210)가 상기 코드신호(code)로 제 1 내지 제 6 코드신호(code0~code5)를 생성한다면, 상기 디지털 아날로그 컨버터(220)는 +0.5 ~ 0 볼트의 전압을 양 보정전압(v+)으로 생성하고, -0.5 ~ 0 볼트의 전압을 음 보정전압(v-)으로 생성할 수 있다. 즉, 상기 디지털 아날로그 컨버터(220)는 초기 상태에서 제 1 코드신호(code0)가 입력되면 양 보정전압(v+)으로 +0.5 볼트의 전압을 생성하고, 음 보정전압(V-)으로 -0.5 볼트의 전압을 생성할 수 있고, 제 2 코드신호(code1)가 입력되면 양 보정전압(v+)으로 +0.4 볼트의 전압을 생성하고, 음 보정전압(v-)으로 -0.4 볼트의 전압을 생성할 수 있는 것이다. 물론 상기 예에 한정하는 것은 아니다. 상기 예와 다르게 전압의 변화 폭을 0.1 볼트가 아닌 0.05 볼트로 설정하는 것도 가능하고, 이 때는 상기 제어부(210)가 생성할 수 있는 코드신호(code)의 수를 두 배만큼 증가시키면 될 것이다.
상기 제어 로딩부(300)는 상기 보정전압(v+, v-) 및 상기 제어신호(set)를 입력 받아 오프셋 전압(off+, off-)을 생성한다. 상기 제어 로딩부(300)는 상기 제어신호(set)에 응답하여 상기 보정전압(v+, v-)이 상기 오프셋 전압(off+, off-)으로 제공될 수 있도록 하거나, 상기 오프셋 전압(off+, off-)의 레벨을 유지시킬 수 있다. 예를 들어, 상기 제어신호(set)가 디스에이블 되면 상기 보정전압(v+, v-)을 상기 오프셋 전압(off+, off-)으로 제공하고, 상기 제어신호(set)가 인에이블 되면 상기 오프셋 전압(off+, off-)을 유지시킬 수 있다.
도 3은 상기 제어 로딩부(300)의 상세한 구성을 보여주는 도면이다. 상기 제어 로딩부(300)는 입력 받는 보정전압(v+, v-) 및 생성하는 오프셋 전압(off+, off-)의 수에 따라 복수개가 구비될 수 있다. 따라서, 본 발명의 실시예에서는, 상기 각각의 보정전압(v+, v-)을 입력 받아 상기 각각의 오프셋 전압(off+, off-)을 생성하는 두 개의 제어 로딩부(300)를 구비한다.
상기 제어 로딩부(300)는 제 1 및 제 2 스위칭부(310, 320), 제 1 및 제 2 로딩부(330, 340)를 포함한다. 상기 제 1 및 제 2 스위칭부(310, 320)는 상기 제어신호(set, setb(setb는 set이 반전된 신호))에 응답하여 턴온 여부가 결정된다. 상기 제 1 로딩부(330)는 상기 제 1 스위칭부(310)와 연결되고 상기 제 2 로딩부(340)는 상기 제 2 스위칭부(320)와 연결된다. 상기 제어 로딩부(300)는 출력 노 드(c)로 상기 보정전압(v+/v-)을 입력 받아 상기 출력 노드(c)에서 상기 오프셋 전압(off+/off-)을 생성하는데, 상기 제 1 및 제 2 스위칭부(310, 320)는 상기 출력 노드(c)와 연결된다.
상기 제어신호(set)가 디스에이블 상태이면 상기 제 1 및 제 2 스위칭부(310, 320)는 턴오프 상태를 유지한다. 따라서, 상기 제어 로딩부(300)는 상기 출력 노드(c)에 어떠한 캐패시턴스(Capacitance)도 제공하지 않는다. 따라서, 상기 제어 로딩부(300)는 상기 보정전압(v+/v-)이 오프셋 전압(off+/off-)으로 빠르게 제공될 수 있도록 한다. 다시 말하면, 상기 보정전압(v+/v-)의 변화로 상기 오프셋 전압(off+/off-)의 변화가 빠르게 일어나도록 하는 것이다.
상기 제어신호(set)가 인에이블 되면 상기 제 1 및 제 2 스칭부(310, 320)는 턴온 된다. 상기 제 1 및 제 2 스위칭부(310, 320)가 턴온되면 상기 출력 노드(c)가 상기 제 1 및 제 2 로딩부(330, 340)와 연결되어 상기 출력 노드(c)는 큰 캐패시턴스(Capacitance)를 갖게 되고, 따라서, 상기 제어 로딩부(300)는 상기 보정전압(v+/v-)의 변화와 무관하게 상기 오프셋 전압(off+/off-)을 안정적으로 유지할 수 있다.
본 발명의 실시예에서, 상기 제 1 스위칭부(310)는 제 1 및 제 2 스위칭 피모스 트랜지스터(PL1, PL2)로 구성될 수 있고, 상기 제 2 스위칭부(320)는 제 1 및 제 2 스위칭 엔모스 트랜지스터(NL1, NL2)로 구성될 수 있다. 상기 제 1 및 제 2 스위칭 피모스 트랜지스터(PL1, PL2)는 상기 제어신호(set)가 반전된 신호(setb)를 게이트 단으로 입력 받아 턴온 여부가 결정되고, 상기 제 1 및 제 2 스위칭 엔모스 트랜지스터(NL1, NL2)는 상기 제어신호(set)를 게이트 단으로 입력 받아 턴온 여부가 결정된다. 상기 제 1 로딩부(330)는 제 1 및 제 2 로딩 피모스 트랜지스터(PL3, PL4)로 구성될 수 있고, 상기 제 2 로딩부(340)는 제 1 및 제 2 로딩 엔모스 트랜지스터(NL3, NL4)로 구성될 수 있다. 본 발명의 실시예에서는, 상기 스위칭부(310, 320)와 로딩부(330, 340)가 각각 두 개의 트랜지스터로 구성됨을 예로 들었으나, 이에 한정하는 것은 아니고, 출력 노드(c)의 캐패시턴스를 조정하기 위해 상기 스위칭부(310, 320)와 로딩부(330, 340)를 트랜지스터의 수를 설계자나 사용자의 의도에 따라 증감시킬 수 있다.
도 4는 본 발명의 실시예에 따른 센스앰프(100)의 상세한 구성을 보여주는 도면이다. 상기 센스앰프(100)는 제 1 내지 제 5 피모스 트랜지스터(P1~P5), 제 1 내지 제 8 엔모스 트랜지스터(N1~N8)를 포함하여 구성될 수 있으며, 종래기술로서 상세한 구성의 설명은 생략한다. 상기 센스앰프(100)는 입력신호 쌍(in, inb)을 입력 받아 출력신호 쌍(out, outb)을 출력하는 차동 증폭기이다. 상기 센스앰프(100)의 오프셋 조정이 필요한 가장 큰 이유는 입력신호(in, inb)를 입력 받는 제 1 및 제 2 엔모스 트랜지스터(N1, N2)의 사이즈(Size)나 문턱전압(Threshold Voltage)의 차이 때문이다. 따라서 상기 차이를 조정하기 위해 제 1 노드(a) 및 제 2 노드(b)를 통해 오프셋 전압(off+, off-)을 인가하는 것이다. 상기 오프셋 전압(off+, off-) 인가를 통해, 상기 센스앰프(100)의 오프셋이 조정되면 상기 입력신호(in, inb)를 차동 증폭하여 서로 반대 레벨로 천이하는 출력신호(out, outb)를 생성할 수 있는 것이다. 즉, 상기 센스앰프(100)의 오프셋이 제대로 조정되지 않았을 때 는, 출력신호(out, outb)가 제대로 증폭되지 않다가, 상기 센스앰프(100)의 오프셋이 조정되면, 출력신호(out, outb)가 서로 다른 목표 전압 레벨(예를 들어, 출력신호(out)는 로직 하이, 출력신호(outb)는 로직 로우)에 도달하여 출력되는 것이다.
도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 오프셋 조정회로(2)의 동작을 살펴보면 다음과 같다.
상기 센스앰프(100)는 입력신호(in, inb)를 인가 받아 출력신호(out, outb)를 생성한다. 상기 센스앰프(100)의 오프셋이 조정되지 않은 경우, 상기 출력신호(out, outb)는 목표 전압 레벨로 증폭되지 않고 출력된다. 상기 제어부(210)는 초기에 상기 코드신호(code)로 제 1 코드신호(code0)를 생성하고, 디스에이블 된 상기 제어신호(set)를 생성한다. 상기 제어부(210)는 상기 출력신호(out, outb)가 목표 전압 레벨로 증폭되지 않아, 출력신호(out, outb)의 레벨이 천이하지 않을 때는 상기 코드신호(code)로 제 2 코드신호(code1)를 생성하고, 상기 제어신호(set)를 디스에이블 상태로 유지시킨다. 상기 디지털 아날로그 컨버터(220)는 예를 들어, 제 1 코드신호(code0)가 입력될 때 +0.5, -0.5 볼트의 전압을 각각 양 보정전압(v+), 음 보정전압(V-)으로 생성하다가, 상기 제 2 코드신호(code1)가 입력되면 +0.4, -0.4 볼트의 전압을 각각 양 보정전압(v+), 음 보정전압(v-)으로 생성할 수 있다.
상기 제어부(210)는 상기 센스앰프(100)의 오프셋이 조정될 때가지, 즉, 상기 출력신호(out, outb)의 전압 레벨이 상기 목표 전압 레벨에 도달할 때까지 상기 코드신호(code)를 증감시켜가며 상기 보정전압(v+, v-)을 증감시킨다. 또한 상기 출력신호(out, outb)의 전압 레벨이 목표 전압 레벨에 도달할 때까지, 상기 제어신호(set)를 디스에이블 상태로 유지시킨다. 디스에이블 된 상기 제어신호(set)를 입력 받는 상기 제어 로딩부(300)의 제 1 및 제 2 스위칭부(310, 320)는 모두 턴오프 되므로 제 1 및 제 2 로딩부(330, 340)가 갖는 캐패시턴스(Capacitance)가 상기 출력 노드(c)에 영향을 미치지 않도록 한다. 따라서, 상기 제어 로딩부(300)는 상기 보정전압(v+, v-)을 직접 상기 오프셋 전압(off+, off-)으로 제공한다.
상기 과정을 반복하여, 센스앰프(100)의 오프셋이 조정되면, 즉, 상기 출력신호(out, outb)의 전압 레벨이 목표 전압 레벨에 도달하면, 상기 제어부(210)는 증감시키던 코드신호(code)를 그대로 유지하고, 상기 제어신호(set)를 인에이블 시킨다. 예를 들어, +0.4, -0.4 볼트의 보정전압(v+, v-)이 오프셋 전압(off+, off-)으로 제공되어 상기 센스앰프(100)의 오프셋이 조정되었다면, 상기 제어부(210)는 상기 제어신호(set)를 인에이블 시킴과 동시에 제 2 코드신호(code1)를 그대로 유지시키는 것이다.
인에이블 되는 상기 제어신호(set)를 입력 받는 상기 제어 로딩부(300)의 제 1 및 제 2 스위칭부(310, 320)는 모두 턴온되고, 상기 제 1 및 제 2 로딩부(330, 340)가 갖는 캐패시턴스(Capacitance)를 상기 출력 노드(c)에 인가하게 된다. 따라서, 그 후 상기 출력 노드(c)에서 출력되는 오프셋 전압(off+, off-)이 일정한 레벨을 유지하여 안정되게 출력되도록 한다.
오프셋 조정단계에서는 오프셋 전압의 변화가 빠르게 일어나도록 하고, 오프셋 조정단계가 완료된 후에는 상기 오프셋 전압을 안정적으로 유지시킬 수 있다는 것으로 본 발명의 효과를 이해할 수 있다.
본 발명의 다른 실시예에 따른 오프셋 조정회로(2)는 센스앰프(100) 및 오프셋 조절부(400)로 구성된다. 도 2를 참조하면, 상기 보정전압 생성부(200)가 오프셋 전압 생성부(200)가 되고, 상기 오프셋 전압 생성부(200)와 제어 로딩부(300)가 상기 오프셋 조절부(400)를 구성하는 것이다. 상기 오프셋 조절부(400)는 상기 출력신호(out)를 입력 받아 출력 노드에서 오프셋 전압(off+, off-)을 생성하고, 상기 출력신호(out)의 레벨 천이 여부에 따라 상기 출력 노드의 캐패시턴스를 조절하도록 구성된다.
본 발명의 실시예에 따른 오프셋 조정방법은 출력신호(out)를 피드백 받아 오프셋 전압(off+, off-)을 생성하는 오프셋 조정방법으로서, 상기 오프셋 전압(off+, off-)이 출력되는 출력 노드의 캐패시턴스를 감소시키는 단계, 피드백 받는 상기 출력신호(out)의 전압 레벨이 목표 전압 레벨에 도달할 때까지 상기 오프셋 전압(off+, off-)을 증감시키는 단계, 상기 출력신호(out)의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 오프셋 전압(off+, off-)을 유지시키는 단계 및 상기 출력신호(out)의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 출력 노드의 캐패시턴스를 증가시키는 단계를 포함한다.
본 발명의 실시예에 따른 오프셋 조정방법은 상기 오프셋 전압(off+, off-)을 증감시키는 단계 후에 상기 증감된 오프셋 전압(off+, off-)을 안정화 시키는 단계를 더 포함할 수 있다. 예를 들어, +0.5, -0.5 볼트의 오프셋 전압(off+, off-)이 생성되었을 때, 출력신호(out)의 전압 레벨이 상기 목표 전압 레벨에 도달 하지 않으면 상기 오프셋 전압(off+, off-)은 +0.4, -0.4 볼트의 전압으로 감소할 수 있다(물론, 이에 한정하는 것은 아니고 상기 오프셋 전압(off+, off-)은 증가할 수도 있다.). 따라서, 상기 증감된 오프셋 전압(off+, off-)을 안정화 시키는 단계는 상기 +0.5에서 오프셋 전압(off+, off-)이 감소되어 +0.4 볼트의 오프셋 전압(off+, off-)으로 안정화 될 때까지 지연시간을 준다는 것을 의미한다.
상기 출력신호(out)의 전압 레벨이 상기 목표 전압 레벨에 도달할 때까지 상기 오프셋 전압(off+, off-)을 증감시키는 단계는, 상기 출력신호(out)를 입력 받아 업 카운팅 되거나 다운 카운팅 되는 코드신호(code)를 생성하는 단계 및 상기 코드신호(code)에 응답하여 상기 오프셋 전압(off+, off-)을 증감시키는 시키는 단계로 구성될 수 있다. 예를 들어, +0.5, -0.5 볼트의 전압을 오프셋 전압(off+, off-)으로 생성하였는데, 출력신호(out)의 전압 레벨이 상기 목표 전압 레벨에 도달하지 않으면, 다운 카운팅 된 코드신호(code)를 생성하여, +0.4, -0.4 볼트로 감소된 오프셋 전압(off+, off-)을 생성할 수 있다. 물론, 업카운팅 된 코드신호(code)를 생성하여 증가된 오프셋 전압(off+, off-)을 생성할 수도 있다.
본 발명의 실시예에 따른 오프셋 조정방법은 오프셋 전압의 출력 노드의 캐패시턴스를 줄여 오프셋 측정(Callibration) 및 조절이 빠른 시간에 이루어질 수 있도록 하고, 오프셋이 조정되면, 상기 출력 노드의 캐패시턴스를 증가시켜 조절된 오프셋 전압을 안정적으로 유지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 오프셋 조정회로의 개략적인 블록도,
도 2는 본 발명의 실시예에 따른 오프셋 조정회로의 개략적인 블록도,
도 3은 도 2의 제어 로딩부의 구성을 보여주는 도면,
도 4는 도 2의 센스앰프의 상세한 구성을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10/100: 센스앰프 20/210: 제어부
30/220: 디지털 아날로그 컨버터
200: 보정전압 생성부/오프셋 전압 생성부
300: 제어 로딩부 400: 오프셋 조절부

Claims (13)

  1. 입력신호 및 오프셋 전압을 인가 받아 출력신호를 생성하는 센스앰프;
    상기 출력신호를 입력 받아 상기 출력신호의 전압 레벨이 목표 전압 레벨에 도달할 때까지 보정전압을 증감시키고, 상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 보정전압을 유지함과 동시에, 제어신호를 인에이블 시키는 보정전압 생성부; 및
    상기 제어신호에 응답하여, 상기 보정전압을 상기 오프셋 전압으로 제공하거나 상기 오프셋 전압을 유지시키는 제어 로딩부;
    를 포함하는 오프셋 조정회로.
  2. 제 1 항에 있어서,
    상기 보정전압 생성부는, 상기 출력신호를 입력 받아 코드신호 및 상기 제어신호를 생성하는 제어부; 및
    상기 코드신호에 응답하여 상기 보정전압을 생성하는 디지털 아날로그 컨버터;
    로 구성되는 것을 특징으로 하는 오프셋 조정회로.
  3. 제 1 항에 있어서,
    상기 제어 로딩부는, 상기 제어신호가 디스에이블 되면 상기 보정전압을 상 기 오프셋 전압으로 제공하고, 상기 제어신호가 인에이블 되면 상기 오프셋 전압을 유지시키는 것을 특징으로 하는 오프셋 조정회로.
  4. 제 1 항에 있어서,
    상기 제어 로딩부는, 출력 노드로 상기 보정전압을 입력 받아 상기 출력 노드에서 상기 오프셋 전압을 생성하고,
    제 1 및 제 2 로딩부;
    상기 제어신호에 응답하여 턴온 여부가 결정되어 상기 제 1 로딩부와 연결되는 제 1 스위칭부; 및
    상기 제어신호에 응답하여 턴온 여부가 결정되어 상기 제 2 로딩부와 연결되는 제 2 스위칭부;
    를 포함하며, 상기 제 1 스위칭부와 제 2 스위칭부는 상기 출력 노드와 연결되는 것을 특징으로 하는 오프셋 조정회로.
  5. 입력신호 및 오프셋 전압을 인가 받아 출력신호를 생성하는 센스앰프; 및
    상기 출력신호를 입력 받아 출력 노드에서 오프셋 전압을 생성하고, 상기 출력신호의 전압 레벨이 목표 전압 레벨에 도달하는지 여부에 따라 상기 출력 노드의 캐패시턴스를 조절하도록 구성되는 오프셋 전압 조절부;
    를 포함하는 오프셋 조정회로.
  6. 제 5 항에 있어서,
    상기 오프셋 조절부는, 상기 출력신호를 입력 받아 오프셋 전압 및 제어신호를 생성하는 오프셋 전압 생성부; 및
    상기 제어신호에 응답하여 상기 출력 노드의 캐패시턴스를 조절하는 제어 로딩부;
    로 구성되는 것을 특징으로 하는 오프셋 조정회로.
  7. 제 6 항에 있어서,
    상기 오프셋 전압 생성부는, 상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달할 때까지 상기 오프셋 전압을 증감시키고, 상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 오프셋 전압을 유지함과 동시에 상기 제어신호를 인에이블 시키는 것을 특징으로 하는 오프셋 조정회로.
  8. 제 6 항에 있어서,
    상기 오프셋 전압 생성부는, 상기 출력신호를 입력 받아 코드신호 및 상기 제어신호를 생성하는 제어부; 및
    상기 코드신호에 응답하여 상기 오프셋 전압을 생성하는 디지털 아날로그 컨버터;
    로 구성되는 것을 특징으로 하는 오프셋 조정회로.
  9. 제 6 항에 있어서,
    상기 제어 로딩부는, 상기 제어신호가 디스에이블 상태일 때 상기 출력 노드로 상기 캐패시턴스를 제공하지 않고, 상기 제어신호가 인에이블 되면 상기 출력 노드로 상기 캐패시턴스를 제공하는 것을 특징으로 하는 오프셋 조정회로.
  10. 제 6 항에 있어서,
    상기 제어 로딩부는, 제 1 및 제 2 로딩부;
    상기 제어신호에 응답하여 턴온 여부가 결정되어 상기 제 1 로딩부와 연결되는 제 1 스위칭부; 및
    상기 제어신호에 응답하여 턴온 여부가 결정되어 상기 제 2 로딩부와 연결되는 제 2 스위칭부;
    를 포함하며, 상기 제 1 스위칭부와 제 2 스위칭부는 각각 상기 출력 노드와 연결되는 것을 특징으로 하는 오프셋 조정회로.
  11. 출력신호를 피드백 받아 오프셋 전압을 생성하는 오프셋 조정방법으로서, 상기 오프셋 전압이 출력되는 출력 노드의 캐패시턴스를 감소시키는 단계;
    피드백 받는 상기 출력신호의 전압 레벨이 목표 전압 레벨에 도달할 때까지 상기 오프셋 전압을 증감시키는 단계;
    상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 오프셋 전압을 유지시키는 단계; 및
    상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달하면 상기 출력 노드의 캐패시턴스를 증가시키는 단계;
    를 포함하는 오프셋 조정방법.
  12. 제 11 항에 있어서,
    상기 오프셋 전압을 증감시키는 단계 후에, 증감된 상기 오프셋 전압의 레벨을 안정화 시키는 단계를 더 포함하는 것을 특징으로 하는 오프셋 조정방법.
  13. 제 11 항에 있어서,
    상기 출력신호의 전압 레벨이 상기 목표 전압 레벨에 도달할 때까지 상기 오프셋 전압을 증감시키는 단계는, 상기 출력신호를 입력 받아 업 카운팅 되거나 다운 카운팅 되는 코드신호를 생성하는 단계; 및
    상기 코드신호에 응답하여 상기 오프셋 전압을 증감시키는 단계;
    로 구성되는 것을 특징으로 하는 오프셋 조정방법.
KR1020080100551A 2008-10-14 2008-10-14 오프셋 조정회로 및 방법 KR100956784B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080100551A KR100956784B1 (ko) 2008-10-14 2008-10-14 오프셋 조정회로 및 방법
US12/342,304 US7915927B2 (en) 2008-10-14 2008-12-23 Offset cancellation circuit and a method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080100551A KR100956784B1 (ko) 2008-10-14 2008-10-14 오프셋 조정회로 및 방법

Publications (2)

Publication Number Publication Date
KR20100041391A KR20100041391A (ko) 2010-04-22
KR100956784B1 true KR100956784B1 (ko) 2010-05-12

Family

ID=42098311

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080100551A KR100956784B1 (ko) 2008-10-14 2008-10-14 오프셋 조정회로 및 방법

Country Status (2)

Country Link
US (1) US7915927B2 (ko)
KR (1) KR100956784B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100991130B1 (ko) * 2010-03-19 2010-11-02 주식회사 에임즈 터치 패널 구동 장치
US8618839B2 (en) * 2012-03-13 2013-12-31 International Business Machines Corporation Utilizing a sense amplifier to select a suitable circuit
KR20160026208A (ko) 2014-08-29 2016-03-09 삼성전기주식회사 피에조 구동 장치 및 구동 방법
KR102317536B1 (ko) * 2015-04-06 2021-10-27 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN111863053B (zh) * 2020-07-27 2022-11-01 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480597B1 (ko) 2002-05-14 2005-04-06 삼성전자주식회사 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기
KR20060013123A (ko) * 2004-08-06 2006-02-09 삼성전자주식회사 디지털 입력 신호의 변화에 무관하게 고정적인 오프셋을가지는 아날로그 신호를 출력하는 ｄ／ａ 컨버터

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061900A (en) * 1989-06-19 1991-10-29 Raytheon Company Self-zeroing amplifier
US6556154B1 (en) * 1998-03-31 2003-04-29 Lattice Semiconductor Corporation Offset voltage calibration DAC with reduced sensitivity to mismatch errors
US6194941B1 (en) * 1999-04-13 2001-02-27 Delphi Technologies, Inc. DC offset compensation circuit for a signal amplifier
US7026866B2 (en) * 2003-03-28 2006-04-11 Tripath Technology, Inc. DC offset self-calibration system for a switching amplifier
KR100733427B1 (ko) * 2004-02-19 2007-06-29 주식회사 하이닉스반도체 아날로그-디지털 변환기
TWI261444B (en) * 2004-10-08 2006-09-01 Mediatek Inc DC offset calibration apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480597B1 (ko) 2002-05-14 2005-04-06 삼성전자주식회사 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기
KR20060013123A (ko) * 2004-08-06 2006-02-09 삼성전자주식회사 디지털 입력 신호의 변화에 무관하게 고정적인 오프셋을가지는 아날로그 신호를 출력하는 ｄ／ａ 컨버터

Also Published As

Publication number Publication date
US7915927B2 (en) 2011-03-29
US20100090744A1 (en) 2010-04-15
KR20100041391A (ko) 2010-04-22

Similar Documents

Publication Publication Date Title
US8872589B2 (en) System and method for a programmable gain amplifier
KR100956784B1 (ko) 오프셋 조정회로 및 방법
KR101083929B1 (ko) 신호 변환 회로 및 레일·투·레일 회로
US9362877B2 (en) Electronic component, information processing apparatus, and electronic component control method
US20120049897A1 (en) Output buffer circuit and semiconductor device
US10742175B2 (en) Amplifier circuit, reception circuit, and semiconductor integrated circuit
US10778163B2 (en) Amplification circuit, and receiving circuit, semiconductor apparatus and semiconductor system using the amplification circuit
US11264956B2 (en) DC offset cancellation circuit and DC offset cancellation method
US8963637B2 (en) Semiconductor device and communication device
US8130034B2 (en) Rail-to-rail amplifier
CN107104675B (zh) 比较器以及δς调制电路
US10340857B2 (en) Amplifier circuit
US7936186B1 (en) Method and apparatus for correcting duty cycle via current mode logic to CMOS converter
US9432015B2 (en) Hysteresis comparator circuit having differential input transistors with switched bulk bias voltages
CN110611497A (zh) 比较器以及振荡电路
CN110692196A (zh) 基于反相器的差分放大器
US20230038083A1 (en) Reception circuit
US11362628B2 (en) Input stage for an LVDS receiver circuit
US11996858B2 (en) Comparator circuit with speed control element
US8022742B2 (en) Circuit for reducing duty distortion in a semiconductor memory device
JP2011254226A (ja) パルス幅調整回路及びこれを用いたデューティ比補正回路
KR100353837B1 (ko) 향상된 전류구동능력 및 출력전압레벨을 가진 전압레벨쉬프트 회로
CN115833950A (zh) 脉冲振幅调制信号处理电路及包括其的通信装置
US20190245721A1 (en) Signal output circuit, transmission circuit and integrated circuit
US20170163252A1 (en) Systems and methods for implementing hysteresis in a comparator

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee