JP2011254226A - パルス幅調整回路及びこれを用いたデューティ比補正回路 - Google Patents

Abstract

【課題】入力クロック信号のパルス幅を安定して調整すること。
【解決手段】第１及び第２の電源間に設けられたパルス幅調整回路であって、ゲートに入力パルス信号ＩＮが入力される第１導電型の第１のトランジスタＰ１と、第１のトランジスタＰ１と第２の電源との間に設けられ、ゲートに入力パルス信号ＩＮが入力される第２導電型の第２のトランジスタＮ１と、第１のトランジスタＰ１と第１の電源との間に設けられ、ゲートに入力される第１の制御信号に応じて流れる電流が制御される第１導電型の第３のトランジスタＰ２と、第１のトランジスタＰ１と第１の電源との間に、第３のトランジスタＰ２と並列に設けられた第１の電流源回路１０２と、を備えるパルス幅調整回路。
【選択図】図１

Description

本発明は、パルス幅調整回路及びこれを用いたデューティ比補正回路に関する。

近年、システムＬＳＩの高速化に伴い、高速メモリインターフェースとして、クロック信号の立ち上がりと立ち下がりの両エッジにおいてデータ転送を行なうＤＤＲ（Double- Data-Rate）方式が採用されるようになった。

ＤＤＲ方式では、クロック信号のデューティ比を５０％に維持する必要がある。そのため、外部から入力される外部クロック信号のデューティ比のずれに応じて、内部回路へ出力する内部クロック信号のデューティ比を５０％に補正するデューティ比補正回路（ＤＣＣ：Duty Cycle Corrector）が設けられている。特許文献１及び非特許文献１には、パルス幅調整回路を備えた帰還型のデューティ比補正回路が開示されている。

図２０は、特許文献１及び非特許文献１に開示された帰還型デューティ比補正回路におけるパルス幅調整回路１０である。パルス幅調整回路１０はＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２、インバータ１０３を備えている。ＰＭＯＳトランジスタＰ１のソースは、電源（電源電圧Ｖｄｄ）に、ドレインはＰＭＯＳトランジスタＰ２のソースに接続されている。ＰＭＯＳトランジスタＰ２のドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。そして、ＮＭＯＳトランジスタＮ２のソースは接地されている（グランド電圧ＧＮＤ）。

また、ＰＭＯＳトランジスタＰ２のゲートと、ＮＭＯＳトランジスタＮ１のゲートとには、共に入力クロック信号ＩＮが入力されている。他方、ＰＭＯＳトランジスタＰ１のゲートと、ＮＭＯＳトランジスタＮ２のゲートとには、共に出力側からフィードバックされる制御電圧Ｖｃｎｔが入力されている。そして、ＰＭＯＳトランジスタＰ２のドレインと、ＮＭＯＳトランジスタＮ１のドレインとが接続されたノードＭは、インバータ１０３に接続されている。そして、インバータ１０３からパルス幅調整回路１０の出力クロック信号が出力される。

制御電圧Ｖｃｎｔの変化に応じ、ＰＭＯＳトランジスタＰ１を介してＶｄｄからノードＭ方向へ流れる充電電流と、ＮＭＯＳトランジスタＮ２を介してノードＭからＶｓｓ方向へ流れる放電電流とが変化する。これにより、入力クロック信号ＩＮのパルス幅を調整し、例えばデューティ比を５０％に補正することができる。

特開２００４−１２８５４０号公報

P. Chen, S.-W. Chen and J.-S. Lai, "A Low Power Wide Range Duty Cycle Corrector Based on Pulse Shrinking/Stretching Mechanism," IEEE Asian Solid-State Circuits Conference, pp. 460-463, Nov. 2007.

発明者は以下の問題を見出した。図２１の実線及び点線は制御電圧Ｖｃｎｔ（横軸）に対する入出力デューティ差（縦軸）を示すグラフである。縦軸が０である場合、入力クロック信号ＩＮのデューティ比が５０％であることを意味している。ここで、図２１に示すように、原理的には、実線＋点線で示される全範囲に渡り、制御電圧Ｖｃｎｔに対し所望の入出力デューティ差が得られるはずである。しかしながら、グラフ中に点線で示される入出力制御電圧Ｖｃｎｔが、ＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔｎよりも小さい場合（Ｖｃｎｔ＜Ｖｔｎ）、又は、電源電圧Ｖｄｄ−ＰＭＯＳトランジスタＰ１の閾値電圧Ｖｔｐよりも大きい場合（Ｖｄｄ−Ｖｔｐ＜Ｖｃｎｔ）、制御電圧Ｖｃｎｔの変化に対する入出力デューティ差の変化が極端に大きくなってしまい、パルス幅調整動作が不安定になる。従って、制御電圧Ｖｃｎｔがこのような範囲となるような入力クロック信号ＩＮが入力された場合、出力クロック信号が発振するおそれがあった。

本発明に係るパルス幅調整回路は、
第１及び第２の電源間に設けられたパルス幅調整回路であって、
ゲートに入力パルス信号が入力される第１導電型の第１のトランジスタと、
前記第１のトランジスタと前記第２の電源との間に設けられ、ゲートに前記入力パルス信号が入力される第２導電型の第２のトランジスタと、
前記第１のトランジスタと前記第１の電源との間に設けられ、ゲートに入力される第１の制御信号に応じて流れる電流が制御される第１導電型の第３のトランジスタと、
前記第１のトランジスタと前記第１の電源との間に、前記第３のトランジスタと並列に設けられた第１の電流源回路と、を備えるものである。

本発明に係るパルス幅調整回路は、第３のトランジスタと並列に設けられた第１の電流源回路を備える。そのため、第３のトランジスタがオフになっても、第１の電流源回路を介して電流が流れるため、入力クロック信号のパルス幅を安定して調整することができる。

本発明によれば、入力クロック信号のパルス幅を安定して調整することができるパルス幅調整回路及びこれを用いたデューティ比補正回路を提供することができる。

本発明の第１の実施の形態に係るパルス幅調整回路の回路図である。 図１のパルス幅調整回路１００を用いたデューティ比補正回路のブロック図である。 電流源回路１０１の具体例である。 電流源回路１０１の具体例である。 電流源回路１０１の具体例である。 電流源回路１０１の具体例である。 電流源回路１０２の具体例である。 電流源回路１０２の具体例である。 電流源回路１０２の具体例である。 電流源回路１０２の具体例である。 図１のパルス幅調整回路１００のパルス幅調整動作を説明するためのタイミングチャートである。 図１のパルス幅調整回路１００のパルス幅調整動作を説明するためのタイミングチャートである。 制御電圧Ｖｃｎｔ（横軸）に対するノードＭへの充電電流及びノードＭからの放電電流（縦軸）を示すグラフである。 制御電圧Ｖｃｎｔ（横軸）に対する入出力デューティ差（縦軸）を示すグラフである。 比較例における制御電圧Ｖｃｎｔが０から６まで変化した場合の立ち下がり遷移時間Ｔｆ及び立ち上がり遷移時間Ｔｒの変化のイメージ図である。 表１及び表２に示した実施例及び比較例における制御電圧Ｖｃｎｔ（横軸）に対するノードＭへの充電電流及びノードＭからの放電電流（縦軸）を示すグラフである。 表１及び表２に示した実施例及び比較例における制御電圧Ｖｃｎｔ（横軸）に対する入出力デューティ差（縦軸）を示すグラフである。 本発明の第２の実施の形態に係るパルス幅調整回路の回路図である。 図１１のパルス幅調整回路２００のパルス幅調整動作を説明するためのタイミングチャートである。 図１１のパルス幅調整回路２００のパルス幅調整動作を説明するためのタイミングチャートである。 本発明の第３の実施の形態に係るパルス幅調整回路の回路図である。 図１３のパルス幅調整回路３００のパルス幅調整動作を説明するためのタイミングチャートである。 図１３のパルス幅調整回路３００のパルス幅調整動作を説明するためのタイミングチャートである。 本発明の第４の実施の形態に係るパルス幅調整回路の回路図である。 制御電圧Ｖｃｎｔ（横軸）に対するノードＭへの充電電流及びノードＭからの放電電流（縦軸）を示すグラフである。 制御電圧Ｖｃｎｔ（横軸）に対するノードＭへの充電電流及びノードＭからの放電電流（縦軸）を示すグラフである。 レベルシフタ１０５の具体的な回路構成である。 図１のパルス幅調整回路１００を用いたデューティ比補正回路のブロック図である。 図１のパルス幅調整回路１００を用いたデューティ比補正回路のブロック図である。 特許文献１及び非特許文献１に開示された帰還型デューティ比補正回路におけるパルス幅調整回路１０である。 制御電圧Ｖｃｎｔ（横軸）に対する入出力デューティ差（縦軸）を示すグラフである。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係るパルス幅調整回路の回路図である。このパルス幅調整回路１００は、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２、電流源回路１０１、１０２、インバータ１０３ａ、１０３ｂ、バッファ１０４を備えている。

ＰＭＯＳトランジスタＰ１のソースは、電源（電源電圧Ｖｄｄ）に、ドレインはＰＭＯＳトランジスタＰ２のソースに接続されている。ＰＭＯＳトランジスタＰ２のドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。そして、ＮＭＯＳトランジスタＮ２のソースは接地されている（グランド電圧ＧＮＤ）。

また、ＰＭＯＳトランジスタＰ２のゲートと、ＮＭＯＳトランジスタＮ１のゲートとには、共に入力クロック信号ＩＮが入力されている。他方、ＰＭＯＳトランジスタＰ１のゲートと、ＮＭＯＳトランジスタＮ２のゲートとには、共に出力側からフィードバックされる制御電圧Ｖｃｎｔが入力されている。そして、ＰＭＯＳトランジスタＰ２のドレインと、ＮＭＯＳトランジスタＮ１のドレインとが接続されたノードＭからは、電圧Ｖｍが出力される。電圧Ｖｍはインバータ１０３ａに入力される。インバータ１０３ａからの出力信号は、バッファ１０４及びインバータ１０３ｂに入力される。そして、バッファ１０４及びインバータ１０３ｂから、差動出力クロック信号ＯＵＴｐ、ＯＵＴｎがそれぞれ出力される。

ここで、電流源回路１０１は、ＮＭＯＳトランジスタＮ１のソースとグランド（グランド電圧ＧＮＤ）との間に、ＮＭＯＳトランジスタＮ２と並列に接続されている。また、電流源回路１０２は、ＰＭＯＳトランジスタＰ２のソースと電源（電源電圧Ｖｄｄ）との間に、ＰＭＯＳトランジスタＰ１と並列に接続されている。

次に、図２は、図１のパルス幅調整回路（ＰＷＡ）１００を用いたデューティ比補正回路のブロック図である。パルス幅調整回路１００から出力された差動出力クロック信号ＯＵＴｐ、ＯＵＴｎが、積分回路２の反転入力端子（−）、非反転入力端子（＋）にそれぞれ入力される。そして、積分回路２から出力された制御電圧Ｖｃｎｔが、パルス幅調整回路１００に入力される。他方、パルス幅調整回路１００から出力された出力クロック信号ＯＵＴｐが、デューティ比補正回路からの出力クロック信号ＯＵＴとして出力される。

図３Ａ〜３Ｄは、図１の電流源回路１０１の具体例である。電流源回路１０１は、図３Ａに示す受動素子である抵抗素子のみならず、図３Ｂ〜３Ｄに示すように、能動素子を用いて実現することもできる。図３Ｂの電流源回路１０１は、線形領域で動作するＮＭＯＳトランジスタからなるスイッチである。ゲート電圧Ｖｎとして例えば電源電圧Ｖｄｄを与え、オン状態とする。即ち、電流源回路１０１として、スイッチのオン抵抗を利用している。図３Ｃの電流源回路１０１は、線形領域で動作する一対のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるスイッチいわゆるトランファゲートである。ＮＭＯＳトランジスタのゲート電圧Ｖｎとして例えば電源電圧Ｖｄｄを与え、ＰＭＯＳトランジスタのゲート電圧Ｖｐとして例えばグランド電圧ＧＮＤを与え、両トランジスタをオン状態とする。即ち、電流源回路１０１として、スイッチのオン抵抗を利用している。図３Ｄの電流源回路１０１は、定電流源である。具体的には、例えば飽和領域で動作するＮＭＯＳトランジスタから構成することができる。

図４Ａ〜４Ｄは、図１の電流源回路１０２の具体例である。電流源回路１０２は、図４Ａに示す受動素子である抵抗素子のみならず、図４Ｂ〜４Ｄに示すように、能動素子を用いて実現することもできる。図４Ｂの電流源回路１０２は、線形領域で動作するＰＭＯＳトランジスタからなるスイッチである。ゲート電圧Ｖｐとして例えばグランド電圧ＧＮＤを与え、オン状態とする。即ち、電流源回路１０２として、スイッチのオン抵抗を利用している。図４Ｃの電流源回路１０２は、線形領域で動作する一対のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるスイッチいわゆるトランファゲートである。ＮＭＯＳトランジスタのゲート電圧Ｖｎとして例えば電源電圧Ｖｄｄを与え、ＰＭＯＳトランジスタのゲート電圧Ｖｐとして例えばグランド電圧ＧＮＤを与え、両トランジスタをオン状態とする。即ち、電流源回路１０２として、スイッチのオン抵抗を利用している。図４Ｄの電流源回路１０２は、定電流源である。具体的には、例えば飽和領域で動作するＰＭＯＳトランジスタから構成することができる。

図５Ａ、５Ｂは、図１のパルス幅調整回路１００のパルス幅調整動作を説明するためのタイミングチャートである。図５Ａに示すように、入力クロック信号ＩＮのデューティ比が５０％より小さい場合、図２に示した積分回路２において生成される制御電圧Ｖｃｎｔが大きくなる。そのため、ノードＭの充電電流が小さくなり、放電電流が大きくなる。一方、図５Ｂに示すように、入力クロック信号ＩＮのデューティ比が５０％より大きい場合、制御電圧Ｖｃｎｔが小さくなる。そのため、ノードＭの充電電流が大きくなり、放電電流が小さくなる。

制御電圧Ｖｃｎｔが大きい図５Ａの場合についてより詳細に説明する。入力クロック信号ＩＮがＬからＨに切り換わると、放電によりノードＭの電圧Ｖｍが低下する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより小さくなると、出力クロック信号ＯＵＴｐはＬからＨへ、出力クロック信号ＯＵＴｎはＨからＬへ切り換わる。図５Ａの場合、放電電流が大きいため、電圧Ｖｍの傾きは比較的急である。そのため、入力クロック信号ＩＮがＬからＨへ切り換わってから、出力クロック信号ＯＵＴｐがＬからＨへ、出力クロック信号ＯＵＴｎがＨからＬへ切り換わるまでの立ち下がり遷移時間Ｔｆは短い。

次に、入力クロック信号ＩＮがＨからＬに切り換わると、充電によりノードＭの電圧Ｖｍが上昇する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより大きくなると、出力クロック信号ＯＵＴｐはＨからＬへ、出力クロック信号ＯＵＴｎはＬからＨへ切り換わる。図５Ａの場合、充電電流が小さいため、電圧Ｖｍの傾きは比較的緩やかである。そのため、入力クロック信号ＩＮがＨからＬへ切り換わってから、出力クロック信号ＯＵＴｐがＨからＬへ、出力クロック信号ＯＵＴｎがＬからＨへ切り換わるまでの立ち上がり遷移時間Ｔｒは長い。従って、図５Ａに示すように、入力クロック信号ＩＮのＨレベルの時間よりも、出力クロック信号ＯＵＴｐのＨレベルの時間が、遷移時間の差（Ｔｒ−Ｔｆ）分だけ変化し、大きくなる。つまり、遷移時間の差（Ｔｒ−Ｔｆ）が入出力デューティ差である。このように、制御電圧Ｖｃｎｔに応じて、放電電流又は充電電流の大きさが変化し、電圧Ｖｍの傾きが変化することによりパルス幅が調整され、差動出力クロック信号ＯＵＴｐ、ＯＵＴｎデューティ比が５０％に補正される。

次に、制御電圧Ｖｃｎｔが小さい図５Ｂの場合についてより詳細に説明する。入力クロック信号ＩＮがＬからＨに切り換わると、放電によりノードＭの電圧Ｖｍが低下する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより小さくなると、出力クロック信号ＯＵＴｐはＬからＨへ、出力クロック信号ＯＵＴｎはＨからＬへ切り換わる。図５Ｂの場合、放電電流が小さいため、電圧Ｖｍの傾きは比較的緩やかである。そのため、入力クロック信号ＩＮがＬからＨへ切り換わってから、出力クロック信号ＯＵＴｐがＬからＨへ、出力クロック信号ＯＵＴｎがＨからＬへ切り換わるまでの立ち下がり遷移時間Ｔｆは長い。

次に、入力クロック信号ＩＮがＨからＬに切り換わると、充電によりノードＭの電圧Ｖｍが上昇する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより大きくなると、出力クロック信号ＯＵＴｐはＨからＬへ、出力クロック信号ＯＵＴｎはＬからＨへ切り換わる。図５Ｂの場合、充電電流が大きいため、電圧Ｖｍの傾きは比較的急である。そのため、入力クロック信号ＩＮがＨからＬへ切り換わってから、出力クロック信号ＯＵＴｐがＨからＬへ、出力クロック信号ＯＵＴｎがＬからＨへ切り換わるまでの立ち上がり遷移時間Ｔｒは短い。従って、図５Ｂに示すように、入力クロック信号ＩＮのＨレベルの時間よりも、出力クロック信号ＯＵＴｐのＨレベルの時間が、遷移時間の差（Ｔr−Ｔｆ）分だけ変化し、小さくなる。このように、制御電圧Ｖｃｎｔに応じて、放電電流又は充電電流の大きさが変化し、電圧Ｖｍの傾きが変化することによりパルス幅が調整され、差動出力クロック信号ＯＵＴｐ、ＯＵＴｎデューティ比が５０％に補正される。

図６は、制御電圧Ｖｃｎｔ（横軸）に対するノードＭへの充電電流及びノードＭからの放電電流（縦軸）を示すグラフである。実線が図１のパルス幅調整回路１００に係るグラフである。一方、点線は図２０のパルス幅調整回路１０に係るグラフである。まず、図２０のパルス幅調整回路１０では、ノードＭへの充電電流は、ＰＭＯＳトランジスタＰ１を流れる充電電流である。また、図２０のパルス幅調整回路１０では、ノードＭからの放電電流は、ＮＭＯＳトランジスタＮ２を流れる放電電流である。

また、図７は、制御電圧Ｖｃｎｔ（横軸）に対する入出力デューティ差（縦軸）を示すグラフである。実線が図１のパルス幅調整回路１００に係るグラフである。一方、点線は図２０のパルス幅調整回路１０に係るグラフであって、図２１の実線と同じグラフである。縦軸が０である場合、入力クロック信号ＩＮのデューティ比が５０％であることを意味している。

図６に示すように、図２０のパルス幅調整回路１０では、制御電圧Ｖｃｎｔが、ＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔｎよりも小さい場合（Ｖｃｎｔ＜Ｖｔｎ）、放電電流がほとんど流れなくなる。そのため、図７のＶｃｎｔが小さい該当の範囲において点線で示されたように、制御電圧Ｖｃｎｔの変化に対する入出力デューティ差の変化が、極端に大きくなってしまい、パルス幅調整動作が不安定になる。同様に、制御電圧Ｖｃｎｔが、電源電圧Ｖｄｄ−ＰＭＯＳトランジスタＰ１の閾値電圧Ｖｔｐよりも大きい場合（Ｖｄｄ−Ｖｔｐ＜Ｖｃｎｔ）、充電電流がほとんど流れなくなる。そのため、図７のＶｃｎｔが大きい該当の範囲において点線で示されたように、制御電圧Ｖｃｎｔの変化に対する入出力デューティ差の変化が、極端に大きくなってしまい、パルス幅調整動作が不安定になる。従って、制御電圧Ｖｃｎｔがこのような範囲となるような入力クロック信号ＩＮが入力された場合、パルス幅調整動作が不安定になり、出力クロック信号が発振するおそれがあった。

これに対し、図１のパルス幅調整回路１００では、ノードＭへの充電電流は、ＰＭＯＳトランジスタＰ１を流れる充電電流と電流源回路１０２を流れる充電電流との合計である。また、図１のパルス幅調整回路１００では、ノードＭからの放電電流は、ＮＭＯＳトランジスタＮ２を流れる放電電流と電流源回路１０１を流れる放電電流との合計である。制御電圧Ｖｃｎｔが、ＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔｎよりも小さく、ＮＭＯＳトランジスタＮ２に放電電流がほとんど流れない場合（Ｖｃｎｔ＜Ｖｔｎ）であっても、電流源回路１０１を介して所定の放電電流が流れる。そのため、図７に示すように、制御電圧Ｖｃｎｔの変化に対する入出力デューティ差の変化が、Ｖｃｎｔが小さい範囲に渡っても急峻とならず、緩やかな傾きに保たれ、パルス幅調整動作が安定する。同様に、制御電圧Ｖｃｎｔが、電源電圧Ｖｄｄ−ＰＭＯＳトランジスタＰ１の閾値電圧Ｖｔｐよりも大きく、ＰＭＯＳトランジスタＰ１に充電電流がほとんど流れない場合（Ｖｄｄ−Ｖｔｐ＜Ｖｃｎｔ）であっても、電流源回路１０２を介して所定の充電電流が流れる。そのため、図７に示すように、制御電圧Ｖｃｎｔの変化に対する入出力デューティ差の変化が、Ｖｃｎｔが大きい範囲に渡っても急峻とならず、緩やかな傾きに保たれ、パルス幅調整動作が安定する。即ち、図７に示すように、図１のパルス幅調整回路１００は、０≦Ｖｃｎｔ≦Ｖｄｄにおいて、安定してパルス幅を調整することができる。その結果、調整可能なデューティの範囲も広げることができる。

次に、簡単な数値計算を用いて本実施の形態の効果について、より詳細に説明する。
表１が図２０の回路構成を有する比較例における計算結果、表２が図１の回路構成を有する実施例における計算結果である。単位はいずれも任意である。表１、２に示すように、制御電圧Ｖｃｎｔの値が０〜６まで変化するものとする。

ここで、比較例では、充放電電流Ｉｃ、Ｉｄが制御電圧Ｖｃｎｔに対し、二乗特性を有する。そのため、表１に示すように、放電電流Ｉｄについては、Ｖｃｎｔ＝０の場合、Ｉｄ＝１、Ｖｃｎｔ＝１の場合、Ｉｄ＝２、Ｖｃｎｔ＝３の場合、Ｉｄ＝５、Ｖｃｎｔ＝４の場合、Ｉｄ＝１０、Ｖｃｎｔ＝４の場合、Ｉｄ＝１７、Ｖｃｎｔ＝５の場合、Ｉｄ＝２６、Ｖｃｎｔ＝６の場合、Ｉｄ＝３７と変化すると仮定する。

同様に、充電電流Ｉｃについては、Ｖｃｎｔ＝０の場合、Ｉｃ＝３７、Ｖｃｎｔ＝１の場合、Ｉｃ＝２６、Ｖｃｎｔ＝３の場合、Ｉｃ＝１７、Ｖｃｎｔ＝４の場合、Ｉｃ＝１０、Ｖｃｎｔ＝４の場合、Ｉｃ＝５、Ｖｃｎｔ＝５の場合、Ｉｃ＝２、Ｖｃｎｔ＝６の場合、Ｉｃ＝１と変化すると仮定する。

ここで、立ち下がり遷移時間Ｔｆは放電電流Ｉｄに反比例し、立ち上がり遷移時間Ｔｒは充電電流Ｉｃに反比例する。そのため、単純化してＴｆ＝１／Ｉｄ、Ｔｒ＝１／Ｉｃとすることができる。従って、入出力デューティ差であるＴｒ−Ｔｆ＝１／Ｉｃ−１／Ｉｄとなる。この計算結果が表１に示されている。

ここで、図８は、比較例における制御電圧Ｖｃｎｔが０から６まで変化した場合の立ち下がり遷移時間Ｔｆ及び立ち上がり遷移時間Ｔｒの変化のイメージ図である。図８の左側は立ち下がり遷移時間Ｔｆの変化、図８の右側に立ち上がり遷移時間Ｔｒの変化を示している。制御電圧Ｖｃｎｔ＝０における立ち下がり遷移時間をＴｆ_０、立ち上がり遷移時間をＴｒ_０、制御電圧Ｖｃｎｔ＝１における立ち下がり遷移時間をＴｆ_１、立ち上がり遷移時間をＴｒ_１などとして示している。また、図８の上から順に、入力クロック信号ＩＮ、ノードＭの電圧Ｖｍ、出力クロック信号ＯＵＴが示されている。

図８左下側に示すように、ノードＭの電圧Ｖｍが立ち下がる場合（放電時）、制御電圧Ｖｃｎｔが小さくなるにつれて、電圧Ｖｍの傾きが緩やかになっていき、立ち下がり遷移時間Ｔｆの変化の割合は大きく（急峻に）なっていく。
一方、図８右下側に示すように、ノードＭの電圧Ｖｍが立ち上がる場合（充電時）、制御電圧Ｖｃｎｔが大きくなるにつれて、電圧Ｖｍの傾きが緩やかになっていき、立ち上がり遷移時間Ｔｒの変化の割合は大きく（急峻に）なっていく。

一方、実施例では、電流源回路１０１及び１０２により、比較例にオフセット電流が付与されている。このオフセット電流値＝２とすると、表２に示すように、放電電流Ｉｄについては、Ｖｃｎｔ＝０の場合、Ｉｄ＝３、Ｖｃｎｔ＝１の場合、Ｉｄ＝４、Ｖｃｎｔ＝３の場合、Ｉｄ＝７、Ｖｃｎｔ＝４の場合、Ｉｄ＝１０、Ｖｃｎｔ＝４の場合、Ｉｄ＝１９、Ｖｃｎｔ＝５の場合、Ｉｄ＝２８、Ｖｃｎｔ＝６の場合、Ｉｄ＝３９と変化する。

同様に、充電電流Ｉｃについては、Ｖｃｎｔ＝０の場合、Ｉｃ＝３９、Ｖｃｎｔ＝１の場合、Ｉｃ＝２８、Ｖｃｎｔ＝３の場合、Ｉｃ＝１９、Ｖｃｎｔ＝４の場合、Ｉｃ＝１２、Ｖｃｎｔ＝４の場合、Ｉｃ＝７、Ｖｃｎｔ＝５の場合、Ｉｃ＝４、Ｖｃｎｔ＝６の場合、Ｉｃ＝３と変化する。
比較例と同様に、立ち下がり遷移時間Ｔｆ＝１／Ｉｄ、立ち上がり遷移時間Ｔｒ＝１／Ｉｃから入出力デューティ差はＴｒ−Ｔｆ＝１／Ｉｃ−１／Ｉｄを求めることができる。この計算結果が表２に示されている。

図９は、表１及び表２に示した実施例及び比較例における制御電圧Ｖｃｎｔ（横軸）に対するノードＭへの充電電流Ｉｃ及びノードＭからの放電電流Ｉｄ（縦軸）を示すグラフである。即ち、図６に対応するグラフである。
そして、図１０は、表１及び表２に示した実施例及び比較例における制御電圧Ｖｃｎｔ（横軸）に対する入出力デューティ差Ｔｒ−Ｔｆ（縦軸）を示すグラフである。即ち、図７に対応するグラフである。
図１０に示すように、比較例に比べ実施例では、制御電圧Ｖｃｎｔの変化に対する入出力デューティ差の変化が急峻とならず、緩やかな傾きに保たれる。そのため、０≦Ｖｃｎｔ≦Ｖｄｄにおいて、安定してパルス幅を調整することができる。

（実施の形態２）
次に、図１１を参照して本発明の第２の実施の形態について説明する。図１１は、本発明の第２の実施の形態に係るパルス幅調整回路の回路図である。
図１１のパルス幅調整回路２００は、図１のパルス幅調整回路１００からＮＭＯＳトランジスタＮ２を取り除いた構成である。ここで、制御電圧ＶｃｎｔはＰＭＯＳトランジスタＰ１のゲートのみに入力される。そのため、ノードＭから電流源回路１０１のみを介してグランドに流れる放電電流は常に一定となる。従って、パルス幅調整動作はノードＭへの充電電流の増減のみにより制御される。このように、グランド側にパルス幅調整用のＮＭＯＳトランジスタが設けられていない場合であっても、本発明を適用することができる。即ち、電源側に設けられたＰＭＯＳトランジスタＰ１に電流源回路１０２を並列接続することにより、Ｖｄｄ−Ｖｔｐ＜Ｖｃｎｔであっても、安定してパルス幅を調整することができる。

図１２Ａ、１２Ｂは、図１１のパルス幅調整回路２００のパルス幅調整動作を説明するためのタイミングチャートである。図１２Ａに示すように、入力クロック信号ＩＮのデューティ比が５０％より小さい場合、制御電圧Ｖｃｎｔが大きくなる。そのため、ノードＭの充電電流が小さくなる。一方、図１２Ｂに示すように、入力クロック信号ＩＮのデューティ比が５０％より大きい場合、制御電圧Ｖｃｎｔが小さくなる。そのため、ノードＭの充電電流が大きくなる。上述の通り、いずれの場合も、ノードＭからの放電電流は一定である。

制御電圧Ｖｃｎｔが大きい図１２Ａの場合についてより詳細に説明する。入力クロック信号ＩＮがＬからＨに切り換わると、放電によりノードＭの電圧Ｖｍが低下する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより小さくなると、出力クロック信号ＯＵＴｐはＬからＨへ、出力クロック信号ＯＵＴｎはＨからＬへ切り換わる。図１１のパルス幅調整回路２００では、放電電流は一定であるため、放電による電圧Ｖｍの傾きも制御電圧Ｖｃｎｔによらず一定である。そのため、入力クロック信号ＩＮがＬからＨへ切り換わってから、出力クロック信号ＯＵＴｐがＬからＨへ、出力クロック信号ＯＵＴｎがＨからＬへ切り換わるまでの時間も、制御電圧Ｖｃｎｔによらず一定である。

次に、入力クロック信号ＩＮがＨからＬに切り換わると、充電によりノードＭの電圧Ｖｍが上昇する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより大きくなると、出力クロック信号ＯＵＴｐはＨからＬへ、出力クロック信号ＯＵＴｎはＬからＨへ切り換わる。図１２Ａの場合、充電電流が小さいため、充電による電圧Ｖｍの傾きは比較的緩やかである。そのため、入力クロック信号ＩＮがＨからＬへ切り換わってから、出力クロック信号ＯＵＴｐがＨからＬへ、出力クロック信号ＯＵＴｎがＬからＨへ切り換わるまでの時間は長い。従って、図１２Ａに示すように、入力クロック信号ＩＮのＨレベルの時間よりも、出力クロック信号ＯＵＴｐのＨレベルの時間が長くなる。このようなパルス幅調整動作により、差動出力クロック信号ＯＵＴｐ、ＯＵＴｎデューティ比が５０％に補正される。

次に、制御電圧Ｖｃｎｔが小さい図１２Ｂの場合についてより詳細に説明する。入力クロック信号ＩＮがＬからＨに切り換わると、放電によりノードＭの電圧Ｖｍが低下する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより小さくなると、出力クロック信号ＯＵＴｐはＬからＨへ、出力クロック信号ＯＵＴｎはＨからＬへ切り換わる。図１１のパルス幅調整回路２００では、放電電流は一定であるため、放電による電圧Ｖｍの傾きも制御電圧Ｖｃｎｔによらず一定である。そのため、入力クロック信号ＩＮがＬからＨへ切り換わってから、出力クロック信号ＯＵＴｐがＬからＨへ、出力クロック信号ＯＵＴｎがＨからＬへ切り換わるまでの時間も、制御電圧Ｖｃｎｔによらず一定である。

次に、入力クロック信号ＩＮがＨからＬに切り換わると、充電によりノードＭの電圧Ｖｍが上昇する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより大きくなると、出力クロック信号ＯＵＴｐはＨからＬへ、出力クロック信号ＯＵＴｎはＬからＨへ切り換わる。図１２Ｂの場合、充電電流が大きいため、充電による電圧Ｖｍの傾きは比較的急である。そのため、入力クロック信号ＩＮがＨからＬへ切り換わってから、出力クロック信号ＯＵＴｐがＨからＬへ、出力クロック信号ＯＵＴｎがＬからＨへ切り換わるまでの時間は短い。従って、図１２Ｂに示すように、入力クロック信号ＩＮのＨレベルの時間よりも、出力クロック信号ＯＵＴｐのＨレベルの時間が短くなる。このようなパルス幅調整動作により、差動出力クロック信号ＯＵＴｐ、ＯＵＴｎデューティ比が５０％に補正される。

その他の構成及び動作は、実施の形態１と同様であるため、説明を省略する。また、図１１のパルス幅調整回路２００でも、制御電圧Ｖｃｎｔが入力されるＰＭＯＳトランジスタＰ１と並列接続された電流源回路１０２が設けられている。そのため、図１１のパルス幅調整回路２００も、０≦Ｖｃｎｔ≦Ｖｄｄにおいて、安定してパルス幅を調整することができる。

（実施の形態３）
次に、図１３を参照して本発明の第３の実施の形態について説明する。図１３は、本発明の第３の実施の形態に係るパルス幅調整回路の回路図である。
図１３のパルス幅調整回路３００は、図１のパルス幅調整回路１００からＰＭＯＳトランジスタＰ１を取り除いた構成である。ここで、制御電圧ＶｃｎｔはＮＭＯＳトランジスタＮ２のゲートのみに入力される。そのため、電源から電流源回路１０２のみを介してノードＭへ流れる充電電流は常に一定となる。従って、パルス幅調整動作はノードＭからの放電電流の増減のみにより制御される。このように、電源側にパルス幅調整用のＰＭＯＳトランジスタが設けられていない場合であっても、本発明を適用することができる。即ち、グランド側に設けられたＮＭＯＳトランジスタＮ１に電流源回路１０１を並列接続することにより、Ｖｃｎｔ＜Ｖｔｎであっても、安定してパルス幅を調整することができる。

図１４Ａ、１４Ｂは、図１３のパルス幅調整回路３００のパルス幅調整動作を説明するためのタイミングチャートである。図１４Ａに示すように、入力クロック信号ＩＮのデューティ比が５０％より小さい場合、制御電圧Ｖｃｎｔが大きくなる。そのため、ノードＭからの放電電流が大きくなる。一方、図１４Ｂに示すように、入力クロック信号ＩＮのデューティ比が５０％より大きい場合、制御電圧Ｖｃｎｔが小さくなる。そのため、ノードＭからの放電電流が小さくなる。上述の通り、いずれの場合も、ノードＭへの充電電流は一定である。

制御電圧Ｖｃｎｔが大きい図１４Ａの場合についてより詳細に説明する。入力クロック信号ＩＮがＬからＨに切り換わると、放電によりノードＭの電圧Ｖｍが低下する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより小さくなると、出力クロック信号ＯＵＴｐはＬからＨへ、出力クロック信号ＯＵＴｎはＨからＬへ切り換わる。図１４Ａの場合、放電電流が大きいため、放電による電圧Ｖｍの傾きは比較的急である。そのため、入力クロック信号ＩＮがＬからＨへ切り換わってから、出力クロック信号ＯＵＴｐがＬからＨへ、出力クロック信号ＯＵＴｎがＨからＬへ切り換わるまでの時間は短い。

次に、入力クロック信号ＩＮがＨからＬに切り換わると、充電によりノードＭの電圧Ｖｍが上昇する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより大きくなると、出力クロック信号ＯＵＴｐはＨからＬへ、出力クロック信号ＯＵＴｎはＬからＨへ切り換わる。図１３のパルス幅調整回路３００では、充電電流は一定であるため、充電による電圧Ｖｍの傾きも制御電圧Ｖｃｎｔによらず一定である。そのため、入力クロック信号ＩＮがＨからＬへ切り換わってから、出力クロック信号ＯＵＴｐがＨからＬへ、出力クロック信号ＯＵＴｎがＬからＨへ切り換わるまでの時間も、制御電圧Ｖｃｎｔによらず一定である。従って、図１４Ａに示すように、入力クロック信号ＩＮのＨレベルの時間よりも、出力クロック信号ＯＵＴｐのＨレベルの時間が長くなる。このようなパルス幅調整動作により、差動出力クロック信号ＯＵＴｐ、ＯＵＴｎデューティ比が５０％に補正される。

次に、制御電圧Ｖｃｎｔが小さい図１４Ｂの場合についてより詳細に説明する。入力クロック信号ＩＮがＬからＨに切り換わると、放電によりノードＭの電圧Ｖｍが低下する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより小さくなると、出力クロック信号ＯＵＴｐはＬからＨへ、出力クロック信号ＯＵＴｎはＨからＬへ切り換わる。図１４Ｂの場合、放電電流が小さいため、放電による電圧Ｖｍの傾きは比較的緩やかである。そのため、入力クロック信号ＩＮがＬからＨへ切り換わってから、出力クロック信号ＯＵＴｐがＬからＨへ、出力クロック信号ＯＵＴｎがＨからＬへ切り換わるまでの時間は長い。

次に、入力クロック信号ＩＮがＨからＬに切り換わると、充電によりノードＭの電圧Ｖｍが上昇する。電圧Ｖｍがインバータ１０３の反転閾値電圧Ｖｔｈより大きくなると、出力クロック信号ＯＵＴｐはＨからＬへ、出力クロック信号ＯＵＴｎはＬからＨへ切り換わる。図１３のパルス幅調整回路３００では、充電電流は一定であるため、充電による電圧Ｖｍの傾きも制御電圧Ｖｃｎｔによらず一定である。そのため、入力クロック信号ＩＮがＨからＬへ切り換わってから、出力クロック信号ＯＵＴｐがＨからＬへ、出力クロック信号ＯＵＴｎがＬからＨへ切り換わるまでの時間も、制御電圧Ｖｃｎｔによらず一定である。従って、図１４Ｂに示すように、入力クロック信号ＩＮのＨレベルの時間よりも、出力クロック信号ＯＵＴｐのＨレベルの時間が短くなる。このようなパルス幅調整動作により、差動出力クロック信号ＯＵＴｐ、ＯＵＴｎデューティ比が５０％に補正される。

その他の構成及び動作は、実施の形態１と同様であるため、説明を省略する。また、図１３のパルス幅調整回路３００でも、制御電圧Ｖｃｎｔが入力されるＮＭＯＳトランジスタＮ２と並列接続された電流源回路１０１が設けられている。そのため、図１３のパルス幅調整回路３００も、０≦Ｖｃｎｔ≦Ｖｄｄにおいて、安定してパルス幅を調整することができる。

（実施の形態４）
次に、図１５を参照して本発明の第４の実施の形態について説明する。図１５は、本発明の第４の実施の形態に係るパルス幅調整回路の回路図である。
図１５のパルス幅調整回路４００は、図１のパルス幅調整回路１００にレベルシフタ１０５が付加された構成である。図１５に示すように、ＮＭＯＳトランジスタＮ２のゲートには制御電圧Ｖｃｎｔが入力される。また、制御電圧Ｖｃｎｔはレベルシフタ１０５に入力され、ＰＭＯＳトランジスタＰ１のゲートにはレベルシフトされた制御電圧Ｖｇｐが入力される。つまり、制御電圧Ｖｃｎｔと制御電圧Ｖｇｐとは、同位相であって値が異なる制御電圧である。

図１６は、制御電圧Ｖｃｎｔ（横軸）に対するノードＭへの充電電流及びノードＭからの放電電流（縦軸）を示すグラフである。図１のパルス幅調整回路１００において、ＰＭＯＳトランジスタＰ１の閾値電圧Ｖｔｐが低く、ＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔｎが高い場合を示している。図１６に示すように、制御電圧ＶｃｎｔがＶｄｄ＜Ｖｃｎｔ＜Ｖｔｎの範囲では、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ１がいずれもオフ状態となり、パルス幅を調整することができない。このような問題点を解消するため、図１５のパルス幅調整回路４００には、レベルシフタ１０５が設けられている。

図１７は、制御電圧Ｖｃｎｔ（横軸）に対するノードＭへの充電電流及びノードＭからの放電電流（縦軸）を示すグラフである。図１７に示すように、制御電圧Ｖｃｎｔにシフト電圧Ｖｓｆｔを付加することにより、ノードＭへの充電電流が図面右側へシフトする。これにより、図５と同様のグラフを得ることができる。

図１８は、レベルシフタ１０５の具体的な回路構成である。このレベルシフタ１０５は、２つのＮＭＯＳトランジスタＮ１１、Ｎ１２を備えたＮＭＯＳソースフォロワ回路である。ＮＭＯＳトランジスタＮ１１のドレインは電源（電源電圧Ｖｄｄ）に、ソースはＮＭＯＳトランジスタＮ１２のドレインに接続されている。ＮＭＯＳトランジスタＮ１２のソースはグランド（グランド電圧ＧＮＤ）に接続されている。また、ＮＭＯＳトランジスタＮ１１のゲートには制御電圧Ｖｃｎｔが入力される。ＮＭＯＳトランジスタＮ１２のゲートにはシフト電圧Ｖｓｆｔが入力される。ＮＭＯＳトランジスタＮ１１のソースと、ＮＭＯＳトランジスタＮ１２のドレインとの間のノードから制御電圧Ｖｇｐ＝Ｖｃｎｔ−Ｖｓｆｔが出力される。図１５に示すように、この制御電圧ＶｇｐがＰＭＯＳトランジスタＰ１のゲートに入力される。もちろん、レベルシフタ１０５の回路構成は図１８に限定されるものでなく、種々考えられる。また、制御電圧ＶｃｎｔをＰＭＯＳトランジスタＰ１へ入力し、レベルシフトされた制御電圧をＮＭＯＳトランジスタＮ２に入力する構成とすることもできる。

（実施の形態５）
次に、図１９Ａ、１９Ｂを参照して本発明の第５の実施の形態について説明する。
図１９Ａ、１９Ｂは、図１のパルス幅調整回路１００を用いたデューティ比補正回路のブロック図である。図２のデューティ比補正回路では、パルス幅調整回路１００の差動出力クロック信号ＯＵＴｐ、ＯＵＴｎを用いている。これに対し、図１９Ａのデューティ比補正回路では、パルス幅調整回路１００の出力クロック信号ＯＵＴｐのみを用いている。また、図１９Ｂのデューティ比補正回路では、パルス幅調整回路１００の出力クロック信号ＯＵＴｎのみを用いている。

図１９Ａのデューティ比補正回路では、パルス幅調整回路１００から出力された出力クロック信号ＯＵＴｐが、積分回路２の反転入力端子（−）に入力される。一方、非反転入力端子（＋）には参照電圧Ｖｒｅｆが入力される。そして、積分回路２から出力された制御信号Ｖｃｎｔが、パルス幅調整回路１００に入力される。他方、パルス幅調整回路１００から出力されたクロック信号ＯＵＴｐが、デューティ比補正回路からの出力クロック信号ＯＵＴとして出力される。

図１９Ｂのデューティ比補正回路では、パルス幅調整回路１００から出力された出力クロック信号ＯＵＴｎが、積分回路２の非反転入力端子（＋）に入力される。一方、反転入力端子（−）には参照電圧Ｖｒｅｆが入力される。そして、積分回路２から出力された制御電圧Ｖｃｎｔが、パルス幅調整回路１００に入力される。他方、パルス幅調整回路１００から出力されたクロック信号ＯＵＴｎが、デューティ比補正回路からの出力クロック信号ＯＵＴとして出力される。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、上記の実施の形態の説明では、デューティ比を５０％に補正する場合について説明したが、これに限定されるものではない。また、上記実施の形態は互いに組み合わせることができる。

１００ パルス幅調整回路
１０１、１０２ 電流源回路
１０３ａ、１０３ｂ インバータ
１０４ バッファ
１０５ レベルシフタ
２００ パルス幅調整回路
３００ パルス幅調整回路
４００ パルス幅調整回路
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２ ＮＭＯＳトランジスタ
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ

Claims (7)

1. 第１及び第２の電源間に設けられたパルス幅調整回路であって、
   ゲートに入力パルス信号が入力される第１導電型の第１のトランジスタと、
   前記第１のトランジスタと前記第２の電源との間に設けられ、ゲートに前記入力パルス信号が入力される第２導電型の第２のトランジスタと、
   前記第１のトランジスタと前記第１の電源との間に設けられ、ゲートに入力される第１の制御信号に応じて流れる電流が制御される第１導電型の第３のトランジスタと、
   前記第１のトランジスタと前記第１の電源との間に、前記第３のトランジスタと並列に設けられた第１の電流源回路と、を備えるパルス幅調整回路。
2. 前記第２のトランジスタと前記第２の電源との間に設けられ、ゲートに入力される第２の制御信号に応じて流れる電流が制御される第２導電型の第４のトランジスタと、
   前記第２のトランジスタと前記第２の電源との間に、前記第４のトランジスタと並列に設けられた第２の電流源回路を、更に備える請求項１に記載のパルス幅調整回路。
3. 前記第１の制御信号と、前記第２の制御信号と、が同一の信号であることを特徴とする請求項２に記載のパルス幅調整回路。
4. 前記第１の制御信号が入力され、当該第１の制御信号と同位相であって異なる値の前記第２の制御信号を生成するレベルシフト回路を、更に備える請求項２に記載のパルス幅調整回路。
5. 請求項１〜４のいずれか一項に記載のパルス幅調整回路と、
   前記パルス幅調整回路から出力された出力パルス信号に基づいて前記第１の制御信号を生成する積分回路と、を備えるデューティ比補正回路。
6. 前記出力パルス信号が単相信号であることを特徴とする請求項５に記載のデューティ比補正回路。
7. 前記出力パルス信号が差動信号であることを特徴とする請求項５に記載のデューティ比補正回路。

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