JP2010220178A

JP2010220178A - ディレイ発生回路、定電流源回路

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Publication number: JP2010220178A
Application number: JP2009067749A
Authority: JP
Inventors: Junya Nakanishi; 純弥中西
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2009-03-19
Filing date: 2009-03-19
Publication date: 2010-09-30
Anticipated expiration: 2029-03-19
Also published as: JP5199927B2

Abstract

【課題】トランジスタのしきい値と電流量のみに依存するディレイ発生回路、ディレイ発生回路を使った定電流源を提供する。
【解決手段】制御電圧をゲート端子から入力し、基準電流を発生するＰＭＯＳトランジスタ（ＰＭＯＳＴｒ）１０４ａ、ＰＭＯＳＴｒ１０４のドレインにかかる電圧を保持するＰＭＯＳＴｒ１０５ｈ及びオペアンプ１０６、ＰＭＯＳＴｒ１０４ａに基準電流と同じ電流Ｉｓを供給するＰＭＯＳＴｒ１０５ａ、ＰＭＯＳＴｒ１０５ａに流れる電流の比例電流を各々が発生する複数のＰＭＯＳＴｒ１０５ｂ〜１０５ｇ、ＰＭＯＳＴｒ１０５ｂ〜１０５ｇとオープンドレイン接続されるＮＭＯＳＴｒ１０４ｂ〜１０４ｇを設け、ＮＭＯＳＴｒ１０４ｂ〜１０４ｇを多段に接続し、ＮＭＯＳＴｒ１０４ｂのゲート端子にはクロック信号を入力させ、２以上の偶数番目のＮトランジスタのドレインから遅延信号を出力させる。
【選択図】図１

Description

本発明は、ディレイ発生回路、定電流源回路に関する。

図６は、ディレイ発生回路の従来技術を説明するための図である。図示したディレイ発生回路は、例えば、非特許文献１に記載されている。
図６のディレイ回路は、ディレイ発生部６０１を備えている。ディレイ発生部６０１は、３０段（図において第５段〜第２８段が省略されている）のインバータによって構成されている。インバータは、一対のＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されている。図示したＮＭＯＳトランジスタ６０４ｂ〜６０４ｇ、ＰＭＯＳトランジスタ６０５ｂ〜６０５ｇのうち、同じアルファベットが付されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとが１つのインバータを構成する。

ＮＭＯＳトランジスタ６０４ｂ〜６０４ｇはすべて同一の構造になるよう設計されており、ＰＭＯＳトランジスタ６０５ｂ〜６０５ｇもすべて同一の構造になるよう設計されている。
ここで、簡単のため、ＮＭＯＳトランジスタ６０４ｂ〜６０４ｇは、ゲートにしきい値電圧Ｖnthよりも大きいゲート電圧が印加され、ドレインの電位が０より大きい場合にオン状態となり、一定の電流Ｉnが流れるものとする。また、ゲート電圧がしきい値Ｖnthよりも小さい場合にオフ状態となり、ソース・ドレイン間に電流が全く流れないものとする。ＰＭＯＳトランジスタ６０５ｂ〜６０５ｇは、ゲートにしきい値電圧Ｖpthよりも小さいゲート電圧が印加され、ドレインの電位がＶDDより小さい場合にオン状態となり、一定の電流Ｉpが流れるものとする。また、ゲート電圧がしきい値Ｖpthよりも大きい場合にオフ状態となり、ソース・ドレイン間に電流が全く流れないものとする。

ＮＭＯＳトランジスタ６０５ｂ〜６０５ｇとＰＭＯＳトランジスタ６０５ｂ〜６０５ｇは、オン状態で動作するときに３極管領域で動作する。このため、電流Ｉnはしきい値Ｖnthの増加に対して単調減少する。また、電流Ｉpは、しきい値Ｖpthの増加に対して単調増加する。
図７は、図６に示したディレイ発生部６０１において、入力されるクロック（ＣＬＫ）とインバータの動作との関係を説明するための図である。図７（ａ）はＮＭＯＳトランジスタ６０４ｃ、ＰＭＯＳトランジスタ６０５ｃによって構成されるインバータ（以降インバータｃとも記す）の動作を示している。図７（ｂ）はＮＭＯＳトランジスタ６０４ｄ、ＰＭＯＳトランジスタ６０５ｄによって構成されるインバータ（以降インバータｄとも記す）の動作を示している。図７（ｃ）はＮＭＯＳトランジスタ６０４ｅ、ＰＭＯＳトランジスタ６０５ｅによって構成されるインバータ（以降インバータｅとも記す）の動作を示している。

ディレイ発生部６０１には、参照クロックＣＬＫが入力される。参照クロックＣＬＫの駆動能力が充分に高い場合、ＣＬＫの立ち上がりによって直ちにインバータｂのトランジスタのゲート電圧が０ＶからＶDDに変化する。ＣＬＫの立ち上がりエッジの発生後、速やかにＮＭＯＳトランジスタ６０４ｂはオンされ、ＰＭＯＳトランジスタ６０５ｂはオフされる。インバータｂの後段のインバータｃを構成する、ＮＭＯＳトランジスタ６０４ｃ、ＰＭＯＳトランジスタ６０５ｃのゲート電圧をＶGcとする。ゲート電圧をＶGcの変化は、以下の式（１）によって表される。
ＶGc＝∫｛Ｉn／（Ｃox・Ｗp・Ｌp＋Ｃox・Ｗn・Ｌn）｝・ｄｔ …式（１）

なお、式（１）において、ＣoxはＮＭＯＳトランジスタ６０４ｂ、ＰＭＯＳトランジスタ６０５ｂのゲート酸化膜の単位面積当たりの容量である。ＷnはＮＭＯＳトランジスタ６０４ｂ〜６０４ｇのゲート幅、ＬnはＮＭＯＳトランジスタ６０４ｂ〜６０４ｇのゲート長、ＷpはＰＭＯＳトランジスタ６０５ｂ〜６０５gのゲート幅、ＬpはＰＭＯＳトランジスタ６０５ｂ〜６０５ｇのゲート長を示す。また、ｔ＝０はＣＬＫの立ち上がりのタイミングを示している。
初期値条件ｔ＝０においてＶGc＝ＶDDとすると、
ＶGc＝ＶDD−｛Ｉn／（Ｃox・Ｗp・Ｌp＋Ｃox・Ｗn・Ｌn）｝・ｔ …式（２）
ここで、ＶGcがＶnthになる時刻をＴ1とすると、式（３）が得られる。
Ｔ1＝｛（Ｃox・Ｗp・Ｌp＋Ｃox・Ｗn・Ｌn）／Ｉn｝・（ＶDD−Ｖnth）
…式（３）

式（３）、図７（ａ）によれば、インバータｃでは、参照クロックＣＬＫの入力から、ＰＭＯＳトランジスタだけがオンされるまでの時間に所定の時間の遅延（以下遅延量と記す）Ｔ1が生じることが分かる。遅延量Ｔ1は、式（３）のように、ＮＭＯＳトランジスタのしきい値やＮＭＯＳトランジスタに流れる電流Ｉnに依存する。また、Ｃox・Ｗp・Ｌpといったプロセスのばらつきによって変化し得るパラメータに依存することが分かる。
ただし、このとき厳密にはｔ＝Ｔ1以前にＮＭＯＳトランジスタ６０４ｃ、ＰＭＯＳトランジスタ６０５ｃが共にオン状態になる。しかし、このような状態は微小時間しか持続しないため、貫通電流が流れるノードに接続されたゲート容量の電荷が抜けることはないものとする。

インバータｃの出力信号は、インバータｄに入力される。このとき、ＮＭＯＳトランジスタ６０４ｄとＰＭＯＳトランジスタ６０５ｄのゲート電圧をVGdとすると、その電圧変化は以下の式（４）、図７（ｂ）によって表される。式（４）において、参照クロックＣＬＫの立ち上がりタイミングをｔ＝０とする。
ＶGd＝∫｛Ｉp／（Ｃox・Ｗp・Ｌp＋Ｃox・Ｗn・Ｌn）｝・ｄｔ …式（４）
初期値条件ｔ＝Ｔ1においてＶGd＝０であるから、式（４）より、式（５）が得られる。
ＶGd＝｛Ｉp／（Ｃox・Ｗp・Ｌp＋Ｃox・Ｗn・Ｌn）｝・（ｔ―Ｔ1）…式（５）
ここで、ＶGdがＶpthになる時刻をＴ1＋Ｔ2とすると、（５）式より、Ｔ2が得られる。
Ｔ2＝｛（Ｃox・Ｗp・Ｌp＋Ｃox・Ｗn・Ｌn）／Ｉp｝・Ｖpth …式（６）

上記した式（６）、図７（ｃ）によれば、インバータｄは、参照クロックＣＬＫの入力からＰＭＯＳトランジスタだけがオンするまでの間に遅延量Ｔ1＋Ｔ2が生じることが分かる。遅延量Ｔ2は、式（６）のように、ＰＭＯＳトランジスタのしきい値やＰＭＯＳトランジスタに流れる電流Ｉpに依存する。また、Ｃox・Ｗp・Ｌpといったプロセスのばらつきによって変化し得るパラメータに依存することが分かる。

以上のことから、図６に示した端子Ｄ<１>には、参照クロックＣＬＫの立ち上がりエッジに対し、遅延量Ｔ1＋Ｔ２の遅延を含む立ち上がりエッジが現れる。遅延量は、ＮＭＯＳトランジスタのしきい値Ｖnth、ＰＭＯＳトランジスタのしきい値Ｖpthに依存し、ＮＭＯＳトランジスタに流れる電流Ｉn、ＰＭＯＳトランジスタに流れる電流Ｉpに依存する。さらに、プロセスのばらつきによって変化し得るパラメータに依存する。
ただし、インバータｄにあっては、厳密にはｔ＝Ｔ1＋Ｔ2以前にＮＭＯＳトランジスタ６０４ｄ、ＰＭＯＳトランジスタ６０５ｄが共にオン状態になる。しかし、このような状態は微小時間しか持続しないため、貫通電流が流れるノードに接続されたゲート容量の電荷が抜けることはないものとする。

ＮＭＯＳトランジスタ６０４ｅとＰＭＯＳトランジスタ６０５ｅのゲート電圧をＶGeとすると、その電圧変化は式（７）によって表される。式（７）において、参照クロックＣＬＫの立ち上がりタイミングをｔ＝０とする。
ＶGe＝∫｛Ｉn／（Ｃox・Ｗp・Ｌp＋Ｃox・Ｗn・Ｌn）｝・ｄｔ …式（７）
初期値条件ｔ＝Ｔ1＋Ｔ2においてＶGe＝ＶDDとすると、式（７）より、式（８）が得られる。
ＶGe＝ＶDD
−｛Ｉn／（Ｃox・Ｗp・Ｌp＋Ｃox・Ｗn・Ｌn）｝・×｛ｔ−（Ｔ1＋Ｔ2）｝
…式（８）

式（８）、図７（ｃ）によれば、ｔ＝（Ｔ1＋Ｔ２）＋Ｔ1においてＶGe＝Ｖnthとなる。つまり、インバータｅには、参照クロックＣＬＫに対し、遅延量２Ｔ1＋Ｔ２の遅延を含む立ち上がりエッジが現れる。遅延量は、ＮＭＯＳトランジスタのしきい値Ｖnth、ＰＭＯＳトランジスタのしきい値Ｖpthに依存し、ＮＭＯＳトランジスタに流れる電流Ｉn、ＰＭＯＳトランジスタに流れる電流Ｉpに依存する。さらに、プロセスのばらつきによって変化し得るパラメータに依存する。

インバータｅは、インバータｃと同様に動作する。このため、インバータｅからは、入力された立ち下がりエッジに対し、ＰＭＯＳトランジスタの電流Ｉpやプロセスのばらつきに、さらにＰＭＯＳトランジスタのしきい値に依存する遅延量Ｔ2の遅延を生じる立ち上がりエッジが出力される。
以上説明したように、図６に示した端子Ｄ<２>には参照クロックＣＬＫの立ち上がりエッジから遅延量２（Ｔ1＋Ｔ２）遅延する立ち上がりエッジが現れる。同様に、端子Ｄ<３>、Ｄ<４>、…Ｄ<１５>には、参照クロックＣＬＫの立ち上がりエッジから遅延量、３（Ｔ1＋Ｔ２）、４（Ｔ1＋Ｔ２）…１５（Ｔ1＋Ｔ２）が遅延する立ち上がりエッジが現れる。

図８は、トランジスタのしきい値電圧のばらつきによる遅延量への影響を補正する従来技術を説明するための図である。図８に示した回路は、ディレイ発生回路を含む定電流源回路であって、非特許文献１に記載されている。
図８に示した回路は、ディレイ検出部８０２と、電流源電流値調整部８０３と、図６に示したディレイ発生部６０１とを備えている。ディレイ検出部８０２は、インバータ（Inverter）８０９と、Ｄ−ＦＦ（Ｄ−フリップフロップ）８１０ａ〜８１０ｃと、論理ゲート(Logic gate）８１１ａ〜８１１ｃによって構成されている。電流源電流値調整部８０３は、ＮＭＯＳトランジスタアレイ（array）８１２と、ＰＭＯＳトランジスタ８０５ａ及びＰＭＯＳトランジスタ８０５ｈ、オペアンプ（図中にＯＰＡＭＰと記す）８０６によって構成されている。

ＮＭＯＳトランジスタアレイ８１２は、図示を一部省略しているが、１４個のＮＭＯＳトランジスタで構成されている。ＮＭＯＳトランジスタアレイ８１２の１４個のＮＭＯＳトランジスタは、そのゲート幅を少しずつ変えて設計されている。
図８において端子Ｓ<１>にゲートが接続されているＮＭＯＳトランジスタのゲート幅が最も広い。以下、ＮＭＯＳトランジスタのゲート幅は、接続されている端子Ｓ<２>…Ｓ<ｎ>、Ｓ<１４>の順に減少し、端子Ｓ<２>に接続されているＮＭＯＳトランジスタのゲート幅が最も狭く設計されている。

ディレイ発生部６０１とディレイ検出部８０２には参照クロックＣＬＫが入力される。ディレイ発生部６０１から出力されたＤ〈１〉〜Ｄ〈１５〉の立ち上がりエッジ群はディレイ検出部８０２に入力される。ディレイ検出部８０２から出力される制御コードＳ〈１〉〜Ｓ〈１４〉は、電流源電流値調整部８０３に入力される。電流源電流値調整部８０３には、さらに、参照電圧ＶBGが外部から入力され、バイアス電圧ＶBが出力される。

前記したように、Ｄ〈ｎ〉には遅延量ｎ（Ｔ1＋Ｔ2）の遅延を含んだ立ち上がりエッジが現れる。ディレイ検出部８０２においては、Ｄ−ＦＦ８１０ａ〜８１０ｃをトリガ型のＦＦ回路とし、参照クロックＣＬＫの立ち上がりから立ち下がりまでの時間と、遅延量ｎ（Ｔ1＋Ｔ２）を比較することができる。比較の結果は、論理ゲート８１１ａ〜８１１ｃによって制御コードＳ〈ｎ〉に変換される。電流源電流値調整部８０３では、制御コードＳ〈ｎ〉に基づいて、ＮＭＯＳトランジスタアレイ８１２の電流値を目標電流値に近づける。

図９は、図８に示したディレイ検出部８０２が、入力されたＤ〈１〉〜Ｄ〈１５〉を制御コードＳ〈１〉〜Ｓ〈１４〉に変換する処理を説明するための図である。図９（ａ）は、参照クロックＣＬＫの時間変化を表したものであり、（ｂ）はＤ〈ｋ〉及びＳ〈ｋ〉（ｋ：１５以下の自然数）の状態を表した表である。ここで、Ｄ〈ｋ〉＝１であるということは、Ｄ−ＦＦの動作クロック、すなわち参照クロックＣＬＫの立ち下がりエッジが入力される時刻においてＤ〈ｋ〉がＶDD＝Ｈであることを表す。また、Ｄ〈ｋ〉＝０であるということは、Ｄ−ＦＦの動作クロック、すなわち参照クロックＣＬＫの立ち下がりエッジが入力される時刻においてＤ〈ｋ〉が０Ｖ＝Ｌであることを表す。

図９では、例として、出力信号はＤ〈ｎ―１〉まで１であり、Ｄ〈ｎ〉以降は０である場合について示してある。この場合、論理ゲートによってＳ〈ｎ〉がＨ、すなわちＶDDが出力され、Ｓ〈ｎ〉以外の制御コードは全てＬ、すなわち０Ｖが出力されることになる。
１つのＳ〈ｎ〉により、図８に示した電流源電流値調整部８０３のＮＭＯＳトランジスタアレイ８１２のＮＭＯＳトランジスタが１つオンされ、他のＮＭＯＳトランジスタは全てオフされる。このとき、例えば電流源電流値が目標電流値より大きく、遅延量Ｔ1＋Ｔ２が小さく、Ｓ〈１４〉がＨになった場合、ＮＭＯＳトランジスタアレイ８１２の中の最もゲート幅の狭いＮＭＯＳトランジスタがオンされる。このため、電流源電流値が小さくなるように制御される。

また、反対に、電流源電流値が目標電流値より小さく、遅延量Ｔ1＋Ｔ２が大きく、Ｓ〈１〉がＨになった場合には、ＮＭＯＳトランジスタアレイ８１２中最もゲート幅の広いＮＭＯＳトランジスタがオンされる。このため、電流源電流値が大きくなるように制御される。
このような構成により、従来技術では、プロセスによるＮＭＯＳトランジスタのしきい値のばらつきを補正し、電流源電流値を安定化させていた。

ASSCC2008 P65-68 1-7 「10-Bit100MS/s ＣＭＯＳトランジスタ Pipelined A/D Converter with 0.59pJ/Conversion-Step」

しかしながら、インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、そのしきい値電圧、電流値、ゲート酸化膜容量、ゲート幅、ゲート長に各々ばらつきを生じている。このようなばらつきは、主にプロセスの過程で加わった温度やフォトリソグラフィ工程において発生する。
しかし、ディレイ発生回路で発生する遅延量のＴ1＋Ｔ2の成分は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ両方のばらつきに依存する。このため、電流値の大小と遅延量の多寡が必ずしも一致するとは限らない。以下、図１０、図１１を用い、電流値と遅延量の不一致について説明する。

図１０は、図７に示したＶpthよりもＰＭＯＳトランジスタのＶpthが低い場合のインバータｂ、インバータｃ、インバータｄにかかるゲート電圧の変化を説明するための図である。トランジスタに流れる電流Ｉn、Ｉpは、図７で説明した電流と同じ値である。式（６）によれば、図１０に示すＶpthの低下により、図７に示したＴ2が、より短い時間Ｔ’2となることが分かる。

また、図１１は、図７に示したＶnthよりも、ＮＭＯＳトランジスタのＶnthが大きい場合のインバータｂ、インバータｃ、インバータｄにかかるゲート電圧の変化を説明するための図である。トランジスタに流れる電流Ｉn、Ｉpは、図７で説明した電流と同じ値である。式（３）によれば、図１０に示すＶpthの増大により、図７に示したＴ1が、より短い時間Ｔ’1となることが分かる。

上述したディレイ従来技術では、ディレイ発生回路で生じた遅延の量をディレイ検出部８０２で検出し、遅延量に基づくフィードバック制御を行っている。このような従来技術では、例えば、Ｖpthが大きく、Ｖnthも大きくなった場合には、電流Ｉpが小さく、Ｉnが大きくなる。このとき、目標電流値に対して電流源電流値が大きくなるので、ＮＭＯＳトランジスタアレイ８１２では、ゲート幅の小さいＮＭＯＳトランジスタが選択されるべきである。

しかし、Ｖpthが大きく、Ｖnthも大きくなった場合には、図１０、図１１で説明したように、遅延量Ｔ1が大きく、遅延量Ｔ2は小さくなるから、Ｔ1＋Ｔ２の値が必ずしも小さくはならない。したがって、このような場合、目標電流値に対して電流源電流値が大きいにも関わらず、ＮＭＯＳトランジスタアレイ８１２において、ゲート幅の小さいＮＭＯＳトランジスタが選択されない場合が生じる。

本発明は、上記した点に鑑みてなされたものであり、ある１つの導電型を有するＭＯＳトランジスタのしきい値と電流量のみ、すなわち、ＮＭＯＳトランジスタのしきい値と電流量のみ、または、ＰＭＯＳトランジスタのしきい値と電流量のみに依存するディレイ発生回路を提供することを第１の目的とする。また、このようなディレイ発生回路を含み、ＭＯＳトランジスタ電流源の電流量をフィードバック制御することで、高い精度で電流源電流値を目標電流値に近づけることができる定電流源回路を提供することを第２の目的とする。

以上の課題を解決するため、本発明の請求項１に記載のディレイ発生回路は、制御電圧が入力されるゲート端子と、当該ゲート端子に入力された制御電圧に応じた基準電流を発生する第１ＭＯＳトランジスタ(例えば図１に示したＰＭＯＳトランジスタ１０４ａ)と、前記第１ＭＯＳトランジスタのドレインにかかる電圧を基準電圧として保持する電圧保持回路（例えば図１に示したＰＭＯＳトランジスタ１０５ｈ、オペアンプ１０６）と、前記第１ＭＯＳトランジスタに対し、前記基準電流と同じ値の電流を供給する第１電流源（例えば図１に示したＰＭＯＳトランジスタ１０５ａ）と、前記第１の電流源に流れる電流に比例する比例電流を各々が発生する複数の第２電流源として機能する複数の第２ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ１０５ｂ〜１０５ｇ）と、前記第１ＭＯＳトランジスタと同じ導電型を有し、前記第２ＭＯＳトランジスタの各々とオープンドレイン接続されて前記比例電流の供給を受ける複数の第３ＭＯＳトランジスタ（例えば図１に示したＮＭＯＳトランジスタ１０４ｂ〜１０４ｇ）と、を備え、前記第３ＭＯＳトランジスタは、前段の前記第３ＭＯＳトランジスタのソース端子と接続されるゲート端子と、後段の前記第３ＭＯＳトランジスタのゲート端子と接続されるソース端子とを備えて多段に接続され、最前の前記第３ＭＯＳトランジスタのゲート端子にはクロック信号が入力され、ｋ番目（ｋは２以上の偶数）の前記第３ＭＯＳトランジスタのドレインから前記クロック信号よりも所定時間遅延する遅延信号が出力されることを特徴とする。

本発明の請求項２に記載のディレイ発生回路は、請求項１に記載の発明において、前記電圧保持回路が、ドレインが前記第１ＭＯＳトランジスタのドレインに接続され、ソースが前記第１の電流源に接続される第４ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ１０５ｈ）と、一方の入力端子に基準電圧が供給され、他方の入力端子が前記第３ＭＯＳトランジスタのドレインに接続され、出力端子が前記第４ＭＯＳトランジスタのゲートに接続される増幅器（例えば図１に示したオペアンプ１０６）と、を備えることを特徴とする。

請求項３に記載のディレイ発生回路は、請求項１または２に記載の発明において、前記第１電流源が前記第２ＭＯＳトランジスタと同じ導電型を有する第５ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ１０５ａ）を含み、前記第５ＭＯＳトランジスタのゲート幅をＷ1とした場合、前記第２ＭＯＳトランジスは各々Ｗ1／ｍのゲート幅を有して前記基準電流の１／ｍ倍の電流値の電流を生成し（ｍは２以上の整の定数）、前記第１ＭＯＳトランジスタのゲート幅をＷ2とした場合、前記第３ＭＯＳトランジスは各々Ｗ1／ｎのゲート幅を有し（ｎは１以上の整の定数）、ｍとｎとの間には、ｍ＞ｎの関係があることを特徴とする。

請求項４に記載の定電流源回路は、制御電圧が入力されるゲート端子と、当該ゲート端子に入力された制御電圧に応じた基準電流を発生する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにかかる電圧を基準電圧として保持する電圧保持回路と、前記第１ＭＯＳトランジスタに対し、前記基準電流と同じ値の電流を供給する第１電流源と、前記第１の電流源に流れる電流に比例する比例電流を各々が発生する複数の第２電流源として機能する複数の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタと同じ導電型を有し、前記第２ＭＯＳトランジスタの各々とオープンドレイン接続されて前記比例電流の供給を受ける複数の第３ＭＯＳトランジスタと、を備え、前記第３ＭＯＳトランジスタは、前段の前記第３ＭＯＳトランジスタのソース端子と接続されるゲート端子と、後段の前記第３ＭＯＳトランジスタのゲート端子と接続されるソース端子とを備えて多段に接続され、最前の前記第３ＭＯＳトランジスタのゲート端子にはクロック信号が入力され、ｋ番目（ｋは２以上の偶数）の前記第３ＭＯＳトランジスタのドレインから前記クロック信号よりも所定時間遅延する遅延信号が出力されるディレイ発生回路と、前記クロック信号と前記遅延信号の各々に基づいて、前記クロック信号に対する遅延量をデジタルコード化して出力するディレイ検出部（例えば図５に示したディレイ検出部５０２）と、前記デジタルコードに基づいて、前記第１ＭＯＳトランジスタのゲートに供給される制御電圧を生成する電源電流調整部（例えば図５に示した電流源電流調整部５０３）と、含むことを特徴とする。

請求項１に記載のディレイ発生回路によれば、第２電流源が第２ＭＯＳトランジスタのしきい値電圧によらず基準電流に比例する電流を第３ＭＯＳトランジスタに供給することができる。このため、第３ＭＯＳトランジスタのしきい値電圧や流れる電流にのみ依存して遅延時間が変動するから、第３ＭＯＳトランジスタに流れる電流の量の変動の方向に対応して遅延量が変動する遅延信号を生成することができる。

本発明の請求項２に記載のディレイ発生回路は、電圧保持回路を比較的簡易でありながら適正な電圧保持回路を構成することが可能になる。
請求項３に記載のディレイ発生回路は、第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタのゲート幅を小さくすることにより、クロックの遅延信号を出力するのに必要な電流量を確保して回路の低消費電流化を図ることができる。
請求項４に記載の定電流源回路は、第３ＭＯＳトランジスタに流れる電流の量の変動の方向に対応して遅延量が変動する遅延信号に基づいて、適正に補正され、安定化した電源電流値を供給することができる。

本発明の実施形態１のディレイ発生回路を説明するための図である。図１に示したディレイ発生回路のうち、プルアップ接続回路に含まれるＮＭＯＳトランジスタのゲート電圧の変化を説明するための図である。図１に示したＰＭＯＳトランジスタが、図２に示したＶpthよりも低いＶpth’を有する場合のゲート電圧の変化を説明するための図である。図１に示したＮＭＯＳトランジスタが、図２に示したＶnthよりも低いＶnth’を有する場合のゲート電圧の変化を説明するための図である。実施形態２の定電流源回路を説明するための回路図である。ディレイ発生回路の従来技術を説明するための図である。図６に示したディレイ発生部において、入力されるクロックとインバータの動作との関係を説明するための図である。トランジスタのしきい値電圧のばらつきによる遅延量への影響を補正する従来技術を説明するための図である。図８に示したディレイ検出部が遅延クロックを制御コードに変換する処理を説明するための図である。図７に示したＶpthよりもＰＭＯＳトランジスタのＶpthが低い場合のインバータにかかるゲート電圧の変化を説明するための図である。図７に示したＶnthよりも、ＮＭＯＳトランジスタのＶnthが大きい場合のインバータにかかるゲート電圧の変化を説明するための図である。

以下、図を参照して本発明のディレイ発生回路及び定電流源回路の実施形態１、２を説明する。実施形態１はディレイ発生回路に関する実施形態であり、実施形態２は定電流源回路に関する実施形態である。
（実施形態１）
ディレイ発生回路
１構成
図１は、本発明の実施形態１のディレイ発生回路を説明するための図である。図示したディレイ発生回路は、ディレイ発生部１０１を備えている。ディレイ発生部１０１は、一対となってインバータを構成する３０個のＰＭＯＳトランジスタと、３０個のＮＭＯＳトランジスタとを備えている。ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのいずれにおいても、３０個のうちの一部の図示を省略し、第１番目から第４番目のトランジスタと、第２９番目及び第３０番目のトランジスタのみ図示している。なお、実施形態１では、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタによって構成されるインバータを、プルアップ接続回路と記すものとする。

また、図１において、第１番目から第４番目のＮＭＯＳトランジスタには１０４ｂ〜１０４ｅの符号を付し、第２９番目及び第３０番目のＮＭＯＳトランジスタには１０４ｆ、１０４ｇの符号を付す。第１番目から第４番目のＰＭＯＳトランジスタには１０５ｂ〜１０５ｅの符号を付し、第２９番目及び第３０番目のＰＭＯＳトランジスタには１０５ｆ、１０５ｇの符号を付す。

以上のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、互いに同一のアルファベットが付されたトランジスタと接続され、プルアップ接続回路を構成する。実施形態１では、例えば、ＰＭＯＳトランジスタ１０５ｃ、ＮＭＯＳトランジスタ１０４ｃによって構成されるプルアップ接続回路を、プルアップ接続回路ｃ等とも記すものとする。
１つのプルアップ接続回路に含まれる一対のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの接続は、オープンドレイン接続と呼ばれている。なお、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを、オープンドレイン接続の意味を逸脱しない範囲で他の方法により接続することも可能である。

また、ディレイ発生部１０１は、オペアンプ（図中ＯＰＡＭＰと記す）１０６、ＰＭＯＳトランジスタ１０５ａ、１０５ｈ、ＮＭＯＳトランジスタ１０４ａを備えている。オペアンプ１０６の２つの入力端子のうち、一方には一定の参照電圧ＶBGが入力され、他方はＰＭＯＳトランジスタ１０５ｈのドレインに接続されている。ＮＭＯＳトランジスタ１０４ａは電流源電流Ｉsを生成し、そのゲートはＶDDを供給する電圧源（図示せず）に接続されている。実施形態１では、電圧ＶDDを基準電圧とする。

オペアンプ１０６の出力端子はＰＭＯＳトランジスタ１０５ｈのゲートに接続され、定電流源となるＮＭＯＳトランジスタ１０４ａのドレイン電圧をリファレンス電圧ＶBGと等しくするフィードバックループを形成している。電流源となるＰＭＯＳトランジスタ１０５ａにはキルヒホッフの電流則により、ＮＭＯＳトランジスタ１０４ａと同じ電流値Ｉsの電流が流れる。

ＰＭＯＳトランジスタ１０５ａとカレントミラー接続されたＰＭＯＳトランジスタ１０５ｂ〜１０５ｇは、ドレイン電圧による２次効果を無視すると、各々（１／ｍ）Ｉsの電流を流す電流源として動作する。なお、ｍは、正の定数である。ＰＭＯＳトランジスタ１０５ｂ〜１０５ｇのドレインは、ＮＭＯＳトランジスタ１０４ｂ〜１０４ｇのドレインノードにプルアップ接続されている。

ＮＭＯＳトランジスタ１０４ｂ〜１０４ｇにおいて、初段のＮＭＯＳトランジスタ１０４ｂのゲートには参照クロックＣＬＫが入力されている。ＮＭＯＳトランジスタ１０４ｂのドレインノードは後段のＮＭＯＳトランジスタ１０４ｃのゲートに接続されている。さらに、ＮＭＯＳトランジスタ１０４ｃのドレインノードは後段のＮＭＯＳトランジスタ１０４ｄのゲートに接続されている。以下、同様に、ＮＭＯＳトランジスタのドレインノードは、直後のＮＭＯＳトランジスタのゲートに接続されている。

また、プルアップ接続回路を構成するＮＭＯＳトランジスタ１０４ｂのゲートには参照クロックＣＬＫが入力される。ＮＭＯＳトランジスタ１０４ｄ、１０４ｅ、…１０４ｇからは、参照クロックＣＬＫに、ＮＭＯＳトランジスタのしきい値と電流量に依存する遅延量が付加されたディレイクロックｄ〈１〉、ｄ〈２〉、・・・、ｄ〈１５〉が出力されている。ディレイクロックｄ〈１〉、ｄ〈２〉、・・・、ｄ〈１５〉を一括してディレイクロック群とも記す。

図示した各トランジスタのサイズは、以下のように設計されている。
Ｗn：ＮＭＯＳトランジスタ１０４ａのゲート幅
Ｌn：ＮＭＯＳトランジスタ１０４ａ〜１０４ｇのゲート長
Ｗp：ＰＭＯＳトランジスタ１０５ａ、１０５ｈのゲート幅
Ｌp：ＰＭＯＳトランジスタ１０５ａ〜１０５ｇ、１０５ｈ、のゲート長
Ｗn（１／ｎ）：ＮＭＯＳトランジスタ１０４ｂ〜１０４ｇのゲート幅
Ｗp（１／ｍ）：ＰＭＯＳトランジスタ１０５ｂ〜１０５ｇのゲート幅
なお、ｍは２以上の正の定数であり、ｎは１以上の正の定数であって、ｍとｎとには、ｍ＞ｎの関係がある。また、ＶnthはＮＭＯＳトランジスタ１０４ａ〜１０４ｇのしきい値を意味し、ＶpthはＰＭＯＳトランジスタ１０５ａ〜１０５ｈのしきい値を示す。

２動作
次に、図１に示したディレイ発生回路の動作について説明する。説明の簡単のため、ＮＭＯＳトランジスタ１０４ｂ〜１０４ｇは、Ｖnthより大きいゲート電圧が印加され、ドレイン電位が０より大きいときにオン状態となって一定の電流Ｉs（１／ｎ）を流すものとする。また、ゲート電圧がＶnthより小さいときはオフ状態となり、電流を全く流さないものとする。一方ＰＭＯＳトランジスタ１０５ｂ〜１０５ｇは、ドレイン電位がＶDDより小さいときはオン状態となって一定の電流Ｉs（１／ｍ）を流す。また、ドレイン電位がＶDDのときはオフ状態となって電流を全く流さないものとする。

ここで、ＮＭＯＳトランジスタ１０４ａは３極管領域で動作するため、次式が成り立つ。
Ｉs＝Ｖds・μn・Ｃox・（Ｗn／Ｌn）・（ＶDD−Ｖnth） …式（９）
式（９）において、μnは電子の移動度、ＶdsはＮＭＯＳトランジスタ１０４ａのドレインノードの電圧を意味する。また、オペアンプ１０６とＰＭＯＳトランジスタ１０５ｈで形成されるフィードバックループによってＶds＝ＶBG（＝一定）に固定されている。

図２は、図１に示したディレイ発生回路のうち、プルアップ接続回路に含まれるＮＭＯＳトランジスタのゲート電圧の変化を説明するための図である。図２（ａ）はＰＭＯＳトランジスタ１０５ｃ、ＮＭＯＳトランジスタ１０４ｃによって構成されるプルアップ接続回路ｃ、図２（ｂ）はＰＭＯＳトランジスタ１０５ｃ、ＮＭＯＳトランジスタ１０４ｄによって構成されるプルアップ接続回路ｄ、図２（ｃ）はＰＭＯＳトランジスタ１０５ｅ、ＮＭＯＳトランジスタ１０４ｅによって構成されるプルアップ接続回路ｅについてのゲート電圧の変化を示している。

ディレイ発生部１０１には、参照クロックＣＬＫが入力される。参照クロックＣＬＫの駆動能力が十分に高いものとすると、ＮＭＯＳトランジスタ１０４ｂでは、ゲート電圧ＶGbが直ちに０ＶからＶDDに変化してオン状態になる。このとき、プルアップ接続回路ｂの出力はＮＭＯＳトランジスタ１０４ｃのゲートに入力され、ＮＭＯＳトランジスタ１０４ｃのゲート電圧がＶGcとなる。ゲート電圧ＶGcの変化は、次式で表される。なお、時間ｔは、参照クロックＣＬＫの立ち上がり時をｔ＝０として定められている。

ＶGc＝ＶDD−∫[｛（１／ｎ）−（１／ｍ）｝・Ｖds・μn・Ｃox・（Ｗn／Ｌn）
・（ＶDD−Ｖnth）・（ｎ／Ｃox・Ｌn・Ｗn）]ｄｔ …式（１０）
初期条件を、ｔ＝０においてＶGc＝ＶDDとすると、式（１０）は式（１１）のようになる。
ＶGc＝ＶDD−｛１−（ｎ／ｍ）｝・Ｖds・μn・Ｌn^-2・（ＶDD−Ｖnth）・ｔ
…式（１１）
式（１１）において、ＶGc＝Ｖnthとなる時刻をＴ1とすると、Ｔ1は、以下の式（１２）によって表される。
Ｔ1＝[｛１−（ｎ／ｍ）｝・Ｖds・μn・Ｌn^-2]^-1∝Ｌn² …式（１２）

式（１２）より、ＮＭＯＳトランジスタ１０４ａ〜１０４ｇのＬnを十分に大きく、かつプロセスによるばらつきを十分に小さくすることにより、ＮＭＯＳトランジスタ１０４ｃのゲート電圧がＶnth以下となる時刻Ｔ1を定数とすることが可能であることが分かる。すなわち、ＮＭＯＳトランジスタ１０４ｂとＰＭＯＳトランジスタ１０５ｂとで構成されるプルアップ接続回路は、入力された参照クロックＣＬＫの立ち上がりエッジに対し、後段に一定の遅延量Ｔ1が付加された立ち下がりエッジを出力する。立ち下がりエッジが入力されたことにより、ＮＭＯＳトランジスタ１０４ｃはオフ状態になる。

また、ＮＭＯＳトランジスタ１０４ｄのゲート電圧をＶGdとする。電圧ＶGdの変化はＣＬＫの立ち上がりをｔ＝０とした場合、以下の式（１３）によって表される。
ＶGd＝∫｛（１／ｍ）・Ｖds・μn・Ｃox・（Ｗn／Ｌn）・（ＶDD−Ｖnth）
・（ｎ／Ｃox・Ｌn・Ｗn）｝ｄｔ …式（１３）

式（１３）において、ｎはｍより十分に小さいとすると、初期値条件がｔ＝Ｔ1においてＶGd＝０であることから、以下の式によってＶGdを求めることができる。
ＶGd＝（ｎ／ｍ）・Ｖds・μn・Ｌｎ^-2・（ＶDD−Ｖnth）・（ｔ―Ｔ1）
…式（１４）
ＶGd＝Ｖnthとなる時刻をＴ1＋Ｔ2とすると、
Ｔ2＝（ｍ・Ｌn²・Ｖnth）／｛（ｎ・Ｖds・μn）・（ＶDD−Ｖnth）｝
…式（１５）
また、式（９）と式（１５）から、次式が得られる
Ｔ2＝（ｍ／ｎ）・（Ｌn・Ｖnth／Ｉs） …式（１６）

式（１６）により、ＮＭＯＳトランジスタ１０４ａ〜１０４ｇのＬnを十分に大きく、かつプロセスばらつきを十分に小さくすることにより、ＮＭＯＳトランジスタ１０４ｄのゲート電圧がＶnth以上となる時刻Ｔ2がＶnth／Ｉsの一次関数になることが分かる。ここで、（９）式より、ＩsはＶnthの増加に対して単調減少し、Ｖnthの減少に対して単調増加するため、Ｖnth／ＩsはＶnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する。

すなわち、Ｔ2は、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する。このため、ＮＭＯＳトランジスタ１０４ｃとＰＭＯＳトランジスタ１０５ｃで構成されるプルアップ接続回路は、入力された立ち下がりエッジに対し、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量Ｔ2が付加された立ち上がりエッジを後段のプルアップ接続回路に出力する。そして、ディレイクロックｄ〈１〉には、参照クロックＣＬＫの立ち上がりエッジに対し、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量（Ｔ1＋Ｔ2）が付加された立ち上がりエッジが現れることになる。

また、ｔ＝Ｔ1＋Ｔ2において、ＮＭＯＳトランジスタ１０４ｄはオン状態となる。ＮＭＯＳトランジスタ１０４ｅとＰＭＯＳトランジスタ１０５ｅのゲート電圧をＶGeとすると、その電圧変化は以下の式（１７）によって表される。なお、式（１７）においても、時間ｔは参照クロックＣＬＫの立ち上がり時をｔ＝０として定められるものとする。
ＶGe＝ＶDD−∫[｛（１／ｎ）−（１／ｍ）｝・Ｖds・μn・Ｃox・（Ｗn／Ｌn）
・（ＶDD−Ｖnth）・（ｎ／Ｃox・Ｌn・Ｗn）]ｄｔ …式（１７）

初期条件はｔ＝Ｔ1＋Ｔ2においてＶGe＝ＶDDであるから、式（１７）は式（１８）のようになる。
ＶGe＝ＶDD−｛１−（ｎ／ｍ）｝・Ｖds・μn・Ｌn^-2・（ＶDD−Ｖnth）
・｛ｔ−（Ｔ1＋Ｔ2）｝ …式（１８）
式（１８）により、ＶGe＝Ｖnthとなる時刻はｔ＝（Ｔ1＋Ｔ2）＋Ｔ1となる。ＮＭＯＳトランジスタ１０４ｄとＰＭＯＳトランジスタ１０５ｄで構成されるプルアップ接続回路は、入力された立ち上がりエッジに対し、一定の遅延量Ｔ1が付加された立ち下がりエッジを後段に出力する。
また、プルアップ接続回路ｅは、プルアップ接続回路ｃと同様に動作する。このため、プルアップ接続回路ｅも、入力された立ち下がりエッジに対し、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量Ｔ2が付加された立ち上がりエッジを後段に出力する。

以上説明したように、ｄ〈２〉にはＣＬＫの立ち上がりエッジに対し、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量２（Ｔ1＋Ｔ2）が付加された立ち上がりエッジが現れることになる。同様に、ｄ〈３〉、ｄ〈４〉…ｄ〈１５〉には、ＣＬＫの立ち上がりエッジに対し、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量｛３・（Ｔ1＋Ｔ2）｝、｛４・（Ｔ1＋Ｔ2）｝…｛１５・（Ｔ1＋Ｔ2）｝が付加された立ち上がりエッジが現れる。

３効果
図３は、ＰＭＯＳトランジスタが、図２に示したＶpthよりも低いＶpth’を有する場合のゲート電圧の変化を説明するための図である。図２と同様に、図３（ａ）はプルアップ接続回路ａ、図３（ｂ）はプルアップ接続回路ｂ、図３（ｃ）はプルアップ接続回路ｃについてのゲート電圧変化を示している。
図３（ｂ）に示したように、実施形態１のディレイ発生回路の遅延量Ｔ2は、ＮＭＯＳトランジスタがオンするタイミングによってのみ決定する。このため式（１２）に示したように、遅延量Ｔ2はＶpthの低下に依存せず一定の値となる。

図４は、ＮＭＯＳトランジスタが、図２に示したＶnthよりも低いＶnth’を有する場合のゲート電圧の変化を説明するための図である。図２と同様に、図４（ａ）はプルアップ接続回路ａ、図３（ｂ）はプルアップ接続回路ｂ、図３（ｃ）はプルアップ接続回路ｃについてのゲート電圧変化を示している。
図４(ａ)、（ｃ）及び式（１６）に示したように、実施形態１のディレイ発生回路の遅延量Ｔ1’は、Ｖnthの増大によって増大している（Ｔ’1＞Ｔ1となっている）。図２のタイミングチャートにおいて、そのＶnthが大きい場合のタイミングチャートである。（１６）式より、図４に示す通り、Ｖnthの増大により、Ｔ1が増大し、Ｔ’1（Ｔ’1＞Ｔ1）となっている。

以上のように、実施形態１は、ディレイ発生部において付加される遅延量Ｔ1＋Ｔ2がＶnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少するため、ＮＭＯＳトランジスタのしきい値と電流量のみに依存するディレイ発生回路を提供することが可能となった。
なお、実施形態１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるプルアップ接続回路を３０段備える例について説明したが、実施形態１はこのような構成に限定されるものでなく、任意の数のプルアップ接続回路を備えるように構成できることは言うまでもない。また、実施形態１は、ＮＭＯＳトランジスタのしきい値と電流量のみに依存するディレイ発生回路について説明したが、ＰＭＯＳトランジスタのしきい値と電流量のみに依存するディレイ発生回路を提供することもできる。このようなディレイ発生回路は、図１においてＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、ＶDDをＶSS＝０Ｖに、ＶSS＝０ＶをＶDDに置き換え、ＭＯＳトランジスタサイズを適切に変更することによって構成することができる。

（実施形態２）
定電流源回路
１構成
図５は、実施形態２の定電流源回路を説明するための回路図である。図示した定電流源回路は、実施形態１で説明したディレイ発生回路を含んでいる。そして、ＮＭＯＳトランジスタ電流源の電流量をフィードバック制御することにより、電流源電流値を目標電流値に高い精度で近づけることを可能にしている。
このような構成を実現するため、実施形態２の定電流源回路は、ディレイ発生部１０１と、ディレイ検出部５０２と、電流源電流調整部５０３と、を有している。ディレイ発生部１０１は、前記した実施形態１で説明した構成と同様である。また、ディレイ検出部５０２は、図８に示したディレイ検出部８０２と同様の構成である。
電流源電流調整部５０３は、抵抗素子（Resistor）５０７と、抵抗素子５０８から構成されている。そして、ディレイ検出部から入力された制御コードｓ〈ｌ〉によって、抵抗素子５０７の抵抗値を変化させ、定電流源のゲート電圧を離散的に調整し、定電流源の電流量を目標電流値に高精度で近づける。

２動作
次に、図５に示した実施形態２の定電流源回路の動作について説明する。
ディレイ発生部１０１には、参照クロックＣＬＫが入力される。ディレイ発生部１０１からは、参照クロックＣＬＫに対し、ＮＭＯＳトランジスタのしきい値と電流量にのみ依存する遅延量が付加されたディレイクロック群ｄ〈１〉、ｄ〈２〉…ｄ〈１５〉が出力される。

ディレイ検出部５０２は、ディレイ発生部１０１から入力されたディレイクロック群ｄ〈１〉、ｄ〈２〉、…ｄ〈１５〉をＤ−ＦＦ（Ｄ−フリップフロップ）５１０ａ、５１０ｂ…５１０ｃを含むＤ−ＦＦ群によって入力する。そして、入力された遅延量を参照クロックＣＬＫの立ち下がりエッジ入力時刻と比較し、コード化して制御コードｓ〈ｌ〉（ｌ：１〜１４までの自然数）を出力する。
電流源電流調整部５０３はディレイ検出部５０２から入力された制御コードｓ〈ｌ〉により、定電流源のゲート電圧を離散的に調整し、定電流源の電流量を目標電流量に近づける。

３効果
次に、実施形態２の定電流源回路によって得られる効果について説明する。
実施形態１で述べたように、ディレイ発生部１０１は、ＮＭＯＳトランジスタのしきい値電圧と電流量のみに依存する遅延量の遅延を参照クロックＣＬＫの立ち上がりに付加する。定電流源回路は付加された遅延量を検出し、ＮＭＯＳトランジスタ１０４ａのゲート電圧を制御し、ＮＭＯＳトランジスタ１０４ａを流れるＩsが目標電流値に近づくようにネガティブフィードバックをかける。

すなわち、例えば、ＮＭＯＳトランジスタ１０４ａの電流値Ｉsが目標電流値と等しいとき、制御コードｓ〈ｌ〉のうちｓ〈７〉のみがＨとなり、抵抗素子５０７と抵抗素子５０８の抵抗値が等しくなるよう設定してあるものとする。Ｖnthが変動し、ＮＭＯＳトランジスタ１０４ａの電流値が目標電流値より大きくなった場合、制御ｓ〈α〉（α：７＜α＜１４の自然数）がＨとなり、その制御コードに応じて抵抗素子５０７の値が大きくなる。このとき、ＮＭＯＳトランジスタ１０４ａのゲート電圧が下がり、ソース、ドレインを流れる電流値Ｉsが目標電流値に近づく。また、Ｖnthが変動し、ＮＭＯＳトランジスタ１０４ａの電流値が目標電流値より小さくなった場合、制御ｓ〈β〉（β：１＜α＜７の自然数）がＨとなり、その制御コードに応じて抵抗素子５０７の値が小さくなる。このとき、ＮＭＯＳトランジスタ１０４ａのゲート電圧が上がり、ＮＭＯＳトランジスタ１０４ａの電流値Ｉsが目標電流値に近づく。

以上述べたように、実施形態２は、電流源電流値をフィードバック制御することにより、電流源電流値を目標電流値と等しくすることができる。なお、さらに精度を高めるためには、Ｄ−ＦＦのゲート容量を小さくし、ＮＭＯＳトランジスタ１０４ｂ〜１０４ｇのゲート容量は大きくすることが好ましい。
また、実施形態２は、以上述べた構成に限定されるものでなく、図５においてＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＶDDをＶSS＝０Ｖに、ＶSS＝０ＶをＶDDに置き換え、そのＭＯＳトランジスタサイズを適切に変更することによってＮＭＯＳトランジスタ電流源の電流量を目標電流値に高精度で近づけることが可能である。

また、実施形態２では、ディレイ検出部５０２において、ｄ〈１〉、ｄ〈２〉…ｄ〈１５〉と比較する参照タイミングを参照クロックＣＬＫの立ち下がり時刻としている。しかし、参照タイミングは参照クロックＣＬＫの立ち下がり時刻に限定されるものでなく、任意の基準時間にしてもよい。任意の基準時間として、例えばＣＬＫを２分周したクロックの立ち上がり時刻などを用いても良い。

本発明のディレイ発生回路は、トランジスタのしきい値の変動に対応する遅延信号を発生することができる。また、本発明の定電流源回路は、このような遅延信号に基づいて、安定した電源電流値を供給することができる。したがって、本発明のディレイ発生回路及び定電流源は、回路に使用されるＭＯＳトランジスタのプロセス等によるばらつきによらず安定した電流の供給を受けることが望ましい機器であれば、どのような構成に適用しても効果を奏する。

１０１、６０１ディレイ発生部
１０４ａ〜１０４ｇＮＭＯＳトランジスタ
１０５ａ〜１０５ｈＰＭＯＳトランジスタ
１０６オペアンプ
５０２ディレイ検出部
５０３電流源電流調整部
５０７、５０８抵抗素子

Claims

制御電圧が入力されるゲート端子と、当該ゲート端子に入力された制御電圧に応じた基準電流を発生する第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのドレインにかかる電圧を基準電圧として保持する電圧保持回路と、
前記第１ＭＯＳトランジスタに対し、前記基準電流と同じ値の電流を供給する第１電流源と、
前記第１の電流源に流れる電流に比例する比例電流を各々が発生する複数の第２電流源として機能する複数の第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタと同じ導電型を有し、前記第２ＭＯＳトランジスタの各々とオープンドレイン接続されて前記比例電流の供給を受ける複数の第３ＭＯＳトランジスタと、を備え、
前記第３ＭＯＳトランジスタは、
前段の前記第３ＭＯＳトランジスタのソース端子と接続されるゲート端子と、後段の前記第３ＭＯＳトランジスタのゲート端子と接続されるソース端子とを備えて多段に接続され、最前の前記第３ＭＯＳトランジスタのゲート端子にはクロック信号が入力され、ｋ番目（ｋは２以上の偶数）の前記第３ＭＯＳトランジスタのドレインから前記クロック信号よりも所定時間遅延する遅延信号が出力されることを特徴とするディレイ発生回路。
前記電圧保持回路は、
ドレインが前記第１ＭＯＳトランジスタのドレインに接続され、ソースが前記第１の電流源に接続される第４ＭＯＳトランジスタと、
一方の入力端子に基準電圧が供給され、他方の入力端子が前記第３ＭＯＳトランジスタのドレインに接続され、出力端子が前記第４ＭＯＳトランジスタのゲートに接続される増幅器と、
を備えることを特徴とする請求項１に記載のディレイ発生回路。
前記第１電流源が前記第２ＭＯＳトランジスタと同じ導電型を有する第５ＭＯＳトランジスタを含み、
前記第５ＭＯＳトランジスタのゲート幅をＷ1とした場合、前記第２ＭＯＳトランジスは各々Ｗ1／ｍのゲート幅を有して前記基準電流の１／ｍ倍の電流値の電流を生成し（ｍは２以上の整の定数）、前記第１ＭＯＳトランジスタのゲート幅をＷ2とした場合、前記第３ＭＯＳトランジスは各々Ｗ1／ｎのゲート幅を有し（ｎは１以上の整の定数）、ｍとｎとの間には、ｍ＞ｎの関係があることを特徴とする請求項１または２に記載のディレイ発生回路。
制御電圧が入力されるゲート端子と、当該ゲート端子に入力された制御電圧に応じた基準電流を発生する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにかかる電圧を基準電圧として保持する電圧保持回路と、前記第１ＭＯＳトランジスタに対し、前記基準電流と同じ値の電流を供給する第１電流源と、前記第１の電流源に流れる電流に比例する比例電流を各々が発生する複数の第２電流源として機能する複数の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタと同じ導電型を有し、前記第２ＭＯＳトランジスタの各々とオープンドレイン接続されて前記比例電流の供給を受ける複数の第３ＭＯＳトランジスタと、を備え、前記第３ＭＯＳトランジスタは、前段の前記第３ＭＯＳトランジスタのソース端子と接続されるゲート端子と、後段の前記第３ＭＯＳトランジスタのゲート端子と接続されるソース端子とを備えて多段に接続され、最前の前記第３ＭＯＳトランジスタのゲート端子にはクロック信号が入力され、ｋ番目（ｋは２以上の偶数）の前記第３ＭＯＳトランジスタのドレインから前記クロック信号よりも所定時間遅延する遅延信号が出力されるディレイ発生回路と、
前記クロック信号と前記遅延信号の各々に基づいて、前記クロック信号に対する遅延量をデジタルコード化して出力するディレイ検出部と、
前記デジタルコードに基づいて、前記第１ＭＯＳトランジスタのゲートに供給される制御電圧を生成する電源電流調整部と、
含むことを特徴とする定電流源回路。