JP5417470B2 - ダイナミックコンパレータのためのオフセット電圧補正回路とそれを用いたダイナミックコンパレータ回路 - Google Patents

Description

本発明は、ラッチを有するコンパレータであるダイナミックコンパレータのためのオフセット電圧補正回路とそれを備えたダイナミックコンパレータ回路に関する。

ＬＳＩ（Large Scaled Integrated circuit）の超低消費電力化を実現するためにＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）のサブスレッショルド領域動作を利用したサブスレッショルドＬＳＩが注目されている。しかし、この設計手法は発展の初期段階にあるため超低消費電力回路の設計技術の確立が強く求められる。これまで、超低電力ＬＳＩを実現するために様々な研究が行われてきた。

アナログ回路の最も基本的な要素回路の一つであるダイナミックコンパレータ回路は、ＡＤコンバータやセンスアンプ回路などの性能を決定する重要な要素回路の一つである。ダイナミックコンパレータに入力オフセット電圧が存在すると、基準電圧よりも入力オフセット電圧分だけずれた電圧で比較動作が行われ、変換精度が劣化する。ダイナミックコンパレータのオフセット電圧を補正する手法として、電流源を用いる手法（例えば、非特許文献１参照）や、プリアンプを用いる手法（例えば、非特許文献２参照）などが存在する。

特開２０１０−２００３０２号公報

J. E. Proesel et al., "A 20-Gb/s, 0.66-pJ/bit Serial Receiver with 2-Stage Continuous-Time Linear Equalizer and 1-Tap Decision Feedback Equalizer in 45nm SOI CMOS," IEEE VLSI Symposium, pp. 206-207, June 2011. S. Kwon et al., "A 1.2V, 3.5uW, 2MS/s, 8-bit Comparator with Dynamic-Biasing Preamplifier," IEEE International Symposium on Circuits and Systems, pp. 21-24, June 2011. T. Kobayashi, et al., "A current controlled latch sense amplifier and a static power-saving input buffer for low-power architecture," IEEE JSSC, vol. 28, pp. 523-527, April 1993.

しかしながら、電流源を用いる手法では定常的な消費電流が発生する問題がある。また、プリアンプを用いる手法は、ダイナミックコンパレータを構成するためのプリアンプが必要となり、回路面積、消費電力の増大を招く問題がある。

図１は従来技術に係るダイナミックコンパレータのシンボル図である。図１及びそれ以降の図面において、２１，２２は差動信号の入力端子であり、２３はクロックの入力端子であり、２４，２５は差動信号の出力端子である。図１において、クロックＣＬＫが入力されることでダイナミックコンパレータ１０は動作を開始する。ダイナミックコンパレータ１０は、定常的な電流を消費しないため、低電力特性を実現することができる。

図２Ａは従来技術に係るダイナミックコンパレータのための第１のオフセット電圧補正方法を示すブロック図であり、図２Ｂは従来技術に係るダイナミックコンパレータのための第２のオフセット電圧補正方法を示すブロック図である。図２Ａ及び図２Ｂに示すように、オフセット電圧補正回路１１，１２をダイナミックコンパレータ１０の内部ノード（図２Ａ）、もしくは出力ノードに接続して（図２Ｂ）入力オフセット電圧を補正する。

図３は非特許文献１で開示された電流補正されたダイナミックコンパレータ回路の構成を示す回路図であり、ダイナミックコンパレータ１０として、非特許文献３に開示された回路を用いる。図３において、ダイナミックコンパレータ回路は、
（ａ）ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ４とからなるインバータ４１と、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ５とからなるインバータ４２とを備えたインバータラッチ４０と、
（ｂ）入力端子２１，２２に接続された１対のＮＭＯＳトランジスタＭＮ２，ＭＮ３からなる差動対４３と、
（ｃ）電流源２６及びＭＯＳトランジスタＭＮ２１，ＭＮ２２を含むバイアス電流発生回路４４と、
（ｄ）電流源２７及びＭＯＳトランジスタＭＮ１１，ＭＮ１２を含むバイアス電流発生回路４５と、
（ｅ）クロックＣＬＫに応答して動作状態を切り替えるＮＭＯＳトランジスタＭＮ１，ＭＮ６，ＭＮ１３，ＭＮ２３とＰＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８を含む回路とを備えて構成される。

図３のダイナミックコンパレータ回路において、ダイナミックコンパレータ１０の内部ノードＮ１，Ｎ２（インバータラッチ４０と差動対４３との１対の接続点）から電流を取り出すことでコンパレータ１０のオフセット電圧を補正する。ダイナミックコンパレータ自身の消費する電力はクロックによって制御されるため定常的な電流を消費することはない。しかし、オフセット電圧補正のための電流源回路が必要となるため電力が増大する問題があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して、ダイナミックコンパレータにおいてオフセット電圧補正のための消費電力を大幅に低減することができるオフセット電圧補正回路とそれを用いたダイナミックコンパレータ回路を提供することにある。

第１の発明に係るダイナミックコンパレータのためのオフセット電圧補正回路は、ラッチを有するダイナミックコンパレータのためのオフセット電圧補正回路において、
上記ダイナミックコンパレータの１対の差動出力端子又は１対の差動内部ノードにそれぞれ接続され、互いに接続された複数の遅延素子をそれぞれ備えた１対の遅延素子回路と、
上記１対の遅延素子回路の各遅延素子を動作させて上記ダイナミックコンパレータから動作電流を引き抜くことにより、上記ダイナミックコンパレータのオフセット電圧を補正し、動作する上記１対の遅延素子回路の遅延素子の数を変化させることにより、上記ダイナミックコンパレータのオフセット電圧を変化させる制御回路とを備えたことを特徴とする。

上記オフセット電圧補正回路において、上記制御回路は、上記ダイナミックコンパレータのオフセット電圧が実質的に小さくなるように、上記１対の遅延素子回路の遅延素子の数を変化させることを特徴とする。

また、上記オフセット電圧補正回路において、上記制御回路は、上記ダイナミックコンパレータの１対の出力端子からの出力信号の論理値に基づいて、上記１対の遅延素子回路のうちいずれの遅延素子回路を動作させるかを設定した後、当該動作させた遅延素子回路の遅延素子の数を設定することを特徴とする。

さらに、上記オフセット電圧補正回路において、上記１対の遅延素子回路の各遅延素子を並列に接続したことを特徴とする。

とって代わって、上記オフセット電圧補正回路において、上記１対の遅延素子回路の各遅延素子を縦続に接続したことを特徴とする。

第２の発明に係るダイナミックコンパレータ回路は、ラッチを有するダイナミックコンパレータを備えたダイナミックコンパレータ回路であって、上記オフセット電圧補正回路を備えたことを特徴とする。

本発明に係るオフセット電圧補正回路とそれを用いたダイナミックコンパレータ回路によれば、上記ダイナミックコンパレータの１対の差動出力端子又は１対の差動内部ノードにそれぞれ接続され、互いに接続された複数の遅延素子をそれぞれ備えた１対の遅延素子回路と、上記１対の遅延素子回路の各遅延素子を動作させて上記ダイナミックコンパレータから動作電流を引き抜くことにより、上記ダイナミックコンパレータのオフセット電圧を補正し、動作する上記１対の遅延素子回路の遅延素子の数を変化させることにより、極めて簡単な構成でオフセット電圧補正回路を構成でき、従来技術に比較して、ダイナミックコンパレータにおいてオフセット電圧補正のための消費電力を大幅に低減することができる。

従来技術に係るダイナミックコンパレータのシンボル図である。 従来技術に係るダイナミックコンパレータのための第１のオフセット電圧補正方法を示すブロック図である。 従来技術に係るダイナミックコンパレータのための第２のオフセット電圧補正方法を示すブロック図である。 非特許文献１で開示された電流補正されたダイナミックコンパレータ回路の構成を示す回路図である。 本発明の第１の実施形態に係る遅延素子回路３１，３２を備えたダイナミックコンパレータ回路の構成を示す回路図である。 本発明の第２の実施形態に係る遅延素子回路３１，３２を備えたダイナミックコンパレータ回路の構成を示す回路図である。 図４及び図５の遅延素子回路３１，３２の第１の実施例である並列接続された遅延素子３０−１〜３０−Ｎを備えた遅延素子回路の構成を示す回路図である。 図４及び図５の遅延素子回路３１，３２の第２の実施例である縦続接続された遅延素子３０−１〜３０−Ｎを備えた遅延素子回路の構成を示す回路図である。 図６の遅延素子回路の場合においてクロックＣＬＫの立ち上がり時の１個のインバータの動作電流Ｉｉｎｓ及び並列接続されたインバータの動作電流（時間平均値）Ｉａｖｅを示すイメージ図である。 図７の遅延素子回路の場合においてクロックＣＬＫの立ち上がり時の１個のインバータの動作電流Ｉｉｎｓ及び縦続接続されたインバータの動作電流（時間平均値）Ｉａｖｅを示すイメージ図である。 図５のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の構成を示すブロック図である。 図１０の遅延素子回路群３１Ａ，３２Ａの構成を示すブロック図である。 図１１の遅延素子回路４４の構成を示す回路図である。 図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示す各信号のタイミングチャートである。 初期化状態の図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示すブロック図である。 第１の動作状態の図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示すブロック図である。 第２の動作状態の図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示すブロック図である。 第３の動作状態の図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示すブロック図である。 第４の動作状態の図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示すブロック図である。 第５の動作状態の図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示すブロック図である。 第２の実施例に係る縦続接続された遅延素子回路４０〜４５を備えた遅延素子回路群３１Ａ，３２Ａの構成を示すブロック図である。 図１５の遅延素子回路４１の構成を示す回路図である。 図５のダイナミックコンパレータ回路のシミュレーション結果であって、動作インバータ数に対する補正オフセット電圧を示すグラフである。 図４のダイナミックコンパレータ回路のシミュレーション結果であって、動作インバータ数に対する補正オフセット電圧を示すグラフである。 図４及び図５の実施形態であって、それぞれ第１の実施例に係る並列接続型及び第２の実施例に係る縦続接続型のダイナミックコンパレータ回路の仕様諸元を示す表である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。本願明細書等において、ＭＯＳ電界効果トランジスタをＭＯＳトランジスタと略し、ＰチャンネルＭＯＳトランジスタをＰＭＯＳトランジスタといい、ＮチャンネルＭＯＳトランジスタをＮＭＯＳトランジスタという。

本発明に係る実施形態では、ディジタル回路から構成される遅延素子を用いたコンパレータのオフセット電圧補正手法を提案する。提案する回路は、ラッチを有するコンパレータであるダイナミックコンパレータ１０動作時に複数の遅延素子を動作させ、複数の遅延素子による動作電流によりオフセット電圧を補正することを特徴としている。具体的には、提案する回路は、ダイナミックコンパレータ１０の１対の差動出力端子２４，２５又は１対の差動内部ノードＮ１，Ｎ２にそれぞれ複数の遅延素子からなる遅延素子回路３１，３２を接続することでオフセット電圧の補正を行う。ダイナミックコンパレータ１０にクロックＣＬＫを入力すると同時に当該複数の遅延素子を動作させ、複数の遅延素子を並列、又は逐次的に動作させてコンパレータのオフセット電圧を補正する。なお、本実施形態においては、各回路に供給する電流はナノアンペアオーダーであって、各回路をサブスレッショルド領域で動作させ、これにより、消費電力を大幅に低減させる。

図４は本発明の第１の実施形態に係る遅延素子回路３１，３２を備えたダイナミックコンパレータ回路の構成を示す回路図である。また、図５は本発明の第２の実施形態に係る遅延素子回路３１，３２を備えたダイナミックコンパレータ回路の構成を示す回路図である。

図４の第１の実施形態に係るダイナミックコンパレータ回路は、ラッチ型ダイナミックコンパレータの内部ノードＮ１，Ｎ２にそれぞれ、複数の遅延素子からなる遅延素子回路３１，３２を接続して構成する。また、図５は出力端子２４，２５に複数の遅延素子からなる遅延素子回路３１，３２を接続して構成する。ここで、ダイナミックコンパレータ回路は、
（ａ）ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ４とからなるインバータ４１と、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ５とからなるインバータ４２とを備えたインバータラッチ４０と、
（ｂ）入力端子２１，２２に接続された１対のＮＭＯＳトランジスタＭＮ２，ＭＮ３からなる差動対４３と、
（ｃ）遅延素子回路３１を含むバイアス電流発生回路４４ａと、
（ｄ）遅延素子回路３２を含むバイアス電流発生回路４５ａと、
（ｅ）クロックＣＬＫに応答して動作状態を切り替えるＮＭＯＳトランジスタＭＮ１，ＭＮ４と、クロックＣＬＫに応答して出力電圧又は内部ノードＮ１，Ｎ２の電圧をリセットするＰＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８とを含む回路とを備えて構成される。

図４及び図５において、ダイナミックコンパレータに入力されたクロックＣＬＫが立ち上がると、ダイナミックコンパレータが動作を開始する。本実施形態に係る回路では、それと同時に遅延素子回路３１，３２内の各遅延素子を動作させる。各遅延素子が動作すると電流が流れる。各遅延素子の電源を、ダイナミックコンパレータの出力端子２４，２５又は内部ノードＮ１，Ｎ２とすることで、ダイナミックコンパレータから電流を引き抜き、オフセット電圧の補正を行うことができる。ここで、遅延素子として、例えばインバータ等である。

次いで、図４及び図５のダイナミックコンパレータ回路の動作について以下に説明する。

（１）クロックＣＬＫの立ち下がり時：
クロックＣＬＫがローレベルのとき、ＮＭＯＳトランジスタＭＮ１はオフとなり、ダイナミックコンパレータの比較動作は行われない。また、ＰＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８がオンとなり、ダイナミックコンパレータ内のインバータラッチ４０と内部ノードＮ１，Ｎ２は電源電圧Ｖ_ＤＤまで充電される。

（２）クロックＣＬＫの立ち上がり時：
クロックＣＬＫの立ち上がりのとき、ＮＭＯＳトランジスタＭＮ１はオンとなり、ダイナミックコンパレータは差動入力電圧の比較動作を行う。なお、ＰＭＯＳトランジスタＭＰ５〜ＭＰ８はオフとなっていて回路動作に影響を与えない。入力端子２１，２２に入力された差動電圧の差により、インバータラッチ４０に当該電位差が入力される。この電位差を、インバータラッチ４０で増幅し、ハイレベル又はローレベルの信号を、出力端子２４，２５を介して出力する。

本実施形態に係るダイナミックコンパレータ回路では、ダイナミックコンパレータの動作時に遅延素子回路３１，３２内の複数の遅延素子が動作する。各遅延素子を流れる電流は、出力端子２４，２５もしくは内部ノードＮ１，Ｎ２から電流を引き抜く。ここで、動作させる遅延素子の数を制御することによりダイナミックコンパレータのオフセット電圧を補正することができる。

図６は図４及び図５の遅延素子回路３１，３２の第１の実施例である並列接続された遅延素子３０−１〜３０−Ｎを備えた遅延素子回路の構成を示す回路図である。また、図７は図４及び図５の遅延素子回路３１，３２の第２の実施例である縦続接続された遅延素子３０−１〜３０−Ｎを備えた遅延素子回路の構成を示す回路図である。なお、図６及び図７において、２８は当該回路の出力端子であり、特に、負荷を接続していない。

本実施形態では、遅延素子としてインバータを使用した場合を考える。インバータ３０−１〜３０−Ｎの接続方法として、図６のようにインバータ３０−１〜３０−Ｎを並列に接続して並列駆動させる方法と、図７のようにインバータ３０−１〜３０−Ｎを縦続に接続してインバータチェーンを構成し、各インバータ３０−１〜３０−Ｎを逐次に駆動させる方法が考えられる。図６の構成では、並列動作するインバータ数を制御することで、補正するオフセット電圧を制御することができる。また、図７の構成では、逐次動作させるインバータ数（インバータチェーンの段数）を制御することで補正するオフセット電圧を制御することができる。

図８は図６の遅延素子回路の場合においてクロックＣＬＫの立ち上がり時の１個のインバータの動作電流Ｉｉｎｓ及び並列接続されたインバータの動作電流（時間平均値）Ｉａｖｅを示すイメージ図である。また、図９は図７の遅延素子回路の場合においてクロックＣＬＫの立ち上がり時の１個のインバータの動作電流Ｉｉｎｓ及び縦続接続されたインバータの動作電流（時間平均値）Ｉａｖｅを示すイメージ図である。

図８の電流のイメージ図から明らかなように、すべてのインバータ３０−１〜３０−Ｎが同時に動作するため、動作するインバータ数を制御することで、インバータ３０−１〜３０−Ｎを流れる合計の電流量を制御することが可能である。また、図７の構成では、動作するインバータチェーンの段数を制御することで補正するオフセット電圧を制御することができる。図９の電流のイメージ図から明らかなように、インバータ３０−１〜３０−Ｎが逐次的に動作するため、動作するインバータ数を制御すると、インバータ３０−１〜３０−Ｎにより電流を引き抜く時間を制御することが可能である。

次いで、以上のように構成されたダイナミックコンパレータ回路のためのオフセット電圧補正用制御部５０について以下に説明する。当該制御部５０では、ダイナミックコンパレータ回路１０のオフセット電圧補正回路のための具体的な制御方法を示す。

図１０は図５のダイナミックコンパレータ回路のオフセット電圧補正用制御部５０の構成を示すブロック図である。なお、図１０は図５のダイナミックコンパレータ回路のオフセット電圧補正用制御部５０の構成を示すが、図４のダイナミックコンパレータ回路のために同様にオフセット電圧補正用制御部５０を構成してもよい。図１０において、ダイナミックコンパレータ回路は、
（ａ）ダイナミックコンパレータ１０と、
（ｂ）オフセット電圧補正回路であり、それぞれ複数の遅延素子回路を備えて構成される遅延素子回路群３１Ａ，３２Ａとに加えて、
（ｃ）オフセット電圧補正用制御部５０とを備えて構成される。

ここで、オフセット電圧補正用制御部５０は、
（ｃ１）それぞれコントロールロジックにてなる制御回路３３，３４と、
（ｃ２）複数のレジスタＤＬ，ＤＲ，Ｄ０〜ＤＮ−１からなるレジスタ回路３５とを備えて構成される。
当該制御部５０において、レジスタＤＬ，ＤＲによりダイナミックコンパレータ１０の出力端子２４，２５に接続されたどちらの遅延素子回路群３１Ａ，３２Ａを動作させるかの選択動作を指示し、また、レジスタＤ０〜ＤＮ−１からの出力信号（以下それぞれ、制御信号Ｄ０〜ＤＮ−１という。）に基づいて動作させる遅延素子数の制御を行う。

図１１は図１０の遅延素子回路群３１Ａ，３２Ａの構成を示すブロック図である。図１１において、遅延素子回路群３１Ａ，３２Ａは、複数の遅延素子を並列接続した遅延素子回路４０〜４５を複数個備える。ここでは、６個のレジスタからの６ビットの制御信号を用いて６個の遅延素子回路４０〜４５の動作を制御する。ここで、遅延素子回路４０〜４５は以下のように構成される。
（ａ）遅延素子回路４０は、３２個の遅延素子が並列に接続されて構成された回路（ＤＥＰ×３２）である。
（ｂ）遅延素子回路４１は、１６個の遅延素子が並列に接続されて構成された回路（ＤＥＰ×１６）である。
（ｃ）遅延素子回路４２は、８個の遅延素子が並列に接続されて構成された回路（ＤＥＰ×８）である。
（ｄ）遅延素子回路４３は、４個の遅延素子が並列に接続されて構成された回路（ＤＥＰ×４）である。
（ｅ）遅延素子回路４４は、２個の遅延素子が並列に接続されて構成された回路（ＤＥＰ×２）である。
（ｆ）遅延素子回路４５は、１個の遅延素子のみで構成された回路（ＤＥＰ×１）である。

図１１において、６ビットのレジスタ信号Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５を用いて、６４通りの接続構成を実現することができる。すなわち、レジスタＤ０〜Ｄ５を用いて、６個の遅延素子回路（ＤＥＰ×３２〜ＤＥＰ〜１）４０〜４５の各ブロックを動作させる、もしくは動作させないことを制御し、６４通りの構成を実現する。

図１２は図１１の遅延素子回路４４の構成を示す回路図である。図１２において、図１１の遅延素子回路４４は、２個の遅延素子を並列接続した遅延素子回路（ＤＥＰ×２）の回路構成を有し、遅延素子としてインバータ３０−１，３０−３２を用いた場合を示している。当該遅延素子回路４４は、上記インバータ３０−１，３０−３２のほかに、
（ａ）ＰＭＯＳトランジスタＭＰ３１及びＮＭＯＳトランジスタＭＮ３１を有する転送ゲート３７と、
（ｂ）レジスタＤ４からの制御信号Ｄ４を反転するインバータ３６と、
（ｃ）インバータ３６からの出力信号に基づいてオン・オフするＮＭＯＳトランジスタMN３２と
をさらに備えて構成される。

図１２の遅延素子回路４４において、制御信号Ｄ４がハイレベルのとき転送ゲート３７が開き、インバータ３０−１，３０−２にはクロック信号ＣＬＫが入力され、当該クロック信号ＣＬＫがインバータ３０−１，３０−２を伝搬するときに、端子ＶＨに接続された回路から電流を引き抜く。一方、制御信号Ｄ４がローレベルのとき、インバータ３０−１，３０−２にはクロック信号ＣＬＫが入力されず、インバータ３０−１，３０−２は動作せず、電流の引き抜き動作は発生しない。このように、制御信号Ｄ０〜Ｄ５を用いることで動作させる、インバータ３０−１，３０−２，…，３０−（Ｎ−１）のうちの動作数を制御することができる。

次いで、図１０の制御回路３３，３４によるオフセット電圧補正用制御部５０の動作について図１３、図１４Ａ〜図１４Ｆを参照して以下に説明する。オフセット電圧を補正する際、入力端子２１，２２には参照電圧ＶＲＥＦが入力される。

図１３は図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示す各信号のタイミングチャートである。また、図１４Ａは初期化状態の図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示すブロック図であり、図１４Ｂ〜図１４Ｆはそれぞれ、各動作状態の図１０のダイナミックコンパレータ回路１０のオフセット電圧補正用制御部５０の動作を示すブロック図である。当該オフセット電圧補正用制御部５０の動作は、以下の通りである。
（１）ハイパルスのリセット信号ＲＳＴにより、各レジスタＤ０〜ＤＮ−１のレジスタ値を０に初期化する。
（２）校正イネーブル信号ＥＮＣＡＬ信号がハイレベルのときに、各レジスタＤ０〜ＤＮ−１に対して所定のレジスタ値の設定を行う。
（２−１）クロック信号ＣＬＫを入力し、出力電圧ＯＵＴ＋の出力端子２４と、出力電圧ＯＵＴ−の出力端子２５に接続された遅延素子回路群３１Ａ，３２Ａのうち、どちらを動作させるかを設定する。レジスタＤＬとＤＲは、これらのデータを記憶する。
（２−２）各レジスタＤ０−ＤＮ−１のレジスタ値を決定し、すなわち、動作させる遅延素子の数を決定する。

当該オフセット電圧補正用制御部５０の動作の詳細を、図１４Ａ〜図１４Ｆを用いて以下説明する。

図１４Ａに、ＲＳＴ直後の動作状態を示す。コンパレータはリセットされ、出力電圧ＯＵＴ−，ＯＵＴ＋はどちらも１に初期化される。また、各レジスタＤ０〜ＤＮ−１のレジスタ値はすべて０に初期化される。次いで、校正イネーブル信号ＥＮＣＡＬがハイレベルに立ち上がり、クロック信号ＣＬＫが入力されるとダイナミックコンパレータ１０が動作する。このとき、オフセット電圧の影響によりダイナミックコンパレータ１０は論理値０もしくは１を出力する。制御回路３３は当該論理値をモニタし、出力端子２４，２５に接続された遅延素子回路群３１Ａ，３２Ａのどちらを動作させるかを決定する。図１４Ｂに示す通り、出力電圧ＯＵＴ−の論理値が１であり、出力電圧ＯＵＴ＋の論理値が０の場合を考える。出力電圧ＯＵＴ−の論理値が１であるため、出力端子２５に接続された遅延素子回路群３１Ａを動作させる。この指示データをレジスタＤＬとＤＲで記憶する（図１４Ｃ）。

次に、遅延素子回路群３１Ａにおいて動作させる遅延素子の数、すなわち、遅延素子回路（４０〜４５のうちの１つ）を設定する。図１４Ｄに示す通り、最初にレジスタＤ０に１を設定する。この状態でダイナミックコンパレータ１０を動作させることは、補正に必要な遅延素子の数が、３２個以上であるか、もしくは３２個以下であるかを判定するためである。出力電圧ＯＵＴ−、ＯＵＴ＋の論理値がそれぞれ（１，０）の場合、レジスタＤ０に１を設定する（図１４Ｄ）。このことは、動作させる遅延素子の数が少ないことを表している。一方、出力電圧ＯＵＴ−、ＯＵＴ＋の論理値がそれぞれ（０，１）に変化した場合、レジスタＤ０に０を設定する。このことは、動作させる遅延素子の数が多すぎることを表している。

次に、レジスタＤ１のレジスタ値を設定する。上述と同様に、最初にレジスタＤ１に１を設定する。出力電圧ＯＵＴ−，ＯＵＴ＋の論理値がそれぞれ（１，０）の場合、動作させる遅延素子の数が少ないため、レジスタＤ１に１を設定する（図１４Ｅ）。出力電圧ＯＵＴ−，ＯＵＴ＋の論理値がそれぞれ（０，１）に変化した場合、動作させる遅延素子の数が多いため、レジスタＤ１に０を設定する（図１４Ｆ）。

以上の動作を、すべてのレジスタＤ２，Ｄ３，…，ＤＮ−１に対して行ってレジスタ値を設定する。これらのレジスタ値を調整することにより、オフセット電圧が実質的に十分に小さくなるように制御することが可能となり、オフセット電圧補正を行うことができる。

図１５は第２の実施例に係る縦続接続された遅延素子回路４０〜４５を備えた遅延素子回路群３１Ａ，３２Ａの構成を示すブロック図である。図１５の遅延素子回路群３１Ａ，３２Ａは、上述と同様に、３２、１６、８、４、２、１個の遅延素子がそれぞれ直列に接続された各遅延素子回路群４０〜４５（ＤＥＳ×３２、ＤＥＳ×１６、ＤＥＳ×８、ＤＥＳ×４、ＤＥＳ×２、ＤＥＳ×１）を備えて構成される。動作させる遅延素子の数に応じて各遅延素子回路群４０〜４５への制御信号Ｄ０〜Ｄ５を切り替える操作が必要になるため、後段の遅延素子回路４１〜４５はクロック信号ＣＬＫのみならず、前段の出力信号ｏｕｔ３２，ｏｕｔ１６，ｏｕｔ８，ｏｕｔ４，ｏｕｔ２と制御信号Ｄ０〜Ｄ５をモニタする構成を有する。ここで、制御信号Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５により、動作する遅延素子数を６４通り変化させることができる。これにより、縦続接続される遅延素子の数を変化させ、上述と同様に制御信号Ｄ０〜Ｄ５のレジスタ値を調整することにより、オフセット電圧が実質的に十分に小さくなるように制御することが可能となり、オフセット電圧補正を行うことができる。

図１６は図１５の遅延素子回路４１の構成を示す回路図である。図１６において、遅延素子回路４１は、１６個の遅延素子３０−１〜３０−１６を縦続接続した構成を有する。ここで、遅延素子回路４１は、クロック信号ＣＬＫと、前段の遅延素子回路４０からの出力信号ｏｕｔ３２をモニタする。また、選択回路３８は、制御信号Ｄ０とＤ１を用いて、クロック信号ＣＬＫと出力信号ｏｕｔ３２のどちらの信号をインバータに接続するかを選択的に切り替えるように制御する。

発明者らは、図４及び図５の実施形態に係るダイナミックコンパレータ回路を０．１８μｍＣＭＯＳプロセスによりシミュレーション評価を行った。電源電圧Ｖ_ＤＤ＝５００ｍＶで動作させ、片方の入力端子２１に２００ｍＶ、他方の入力端子２２に３００ｍＶのＤＣ電圧を印加した状態でクロック信号ＣＬＫを入力端子２３を介して入力した。なお、接続インバータ３０−１〜３０−Ｎの総数を６３個とした。

図１７は図５のダイナミックコンパレータ回路のシミュレーション結果であって、動作インバータ数に対する補正オフセット電圧を示すグラフである。また、図１８は図４のダイナミックコンパレータ回路のシミュレーション結果であって、動作インバータ数に対する補正オフセット電圧を示すグラフである。すなわち、図１７及び図１８に動作インバータ数と補正オフセット電圧幅の関係を示す。図１７及び図１８から明らかなように、動作インバータ数を増加させると補正オフセット電圧幅が増加することがわかる。また、インバータを縦続接続して動作させた場合、補正可能なオフセット電圧に頭打ちが生じる。これは、後段のインバータが動作する前に、前段のコンパレータが比較動作を終えるためである。図５及び図４のダイナミックコンパレータ回路は、最大で±４６．６ｍＶのオフセット電圧補正を行うことができる。

図１９は図４及び図５の実施形態であって、それぞれ第１の実施例に係る並列接続型及び第２の実施例に係る縦続接続型のダイナミックコンパレータ回路の仕様諸元を示す表である。図１９において、その他の性能諸元を示している。

以上詳述したように、本発明に係るオフセット電圧補正回路とそれを用いたダイナミックコンパレータ回路によれば、上記ダイナミックコンパレータの１対の差動出力端子又は１対の差動内部ノードにそれぞれ接続され、互いに接続された複数の遅延素子をそれぞれ備えた１対の遅延素子回路と、上記１対の遅延素子回路の各遅延素子を動作させて上記ダイナミックコンパレータから動作電流を引き抜くことにより、上記ダイナミックコンパレータのオフセット電圧を補正し、動作する上記１対の遅延素子回路の遅延素子の数を変化させることにより、極めて簡単な構成でオフセット電圧補正回路を構成でき、従来技術に比較して、ダイナミックコンパレータにおいてオフセット電圧補正のための消費電力を大幅に低減することができる。

１０…ダイナミックコンパレータ、
１１，１２…オフセット電圧補正回路、
２１，２２，２３，２９…入力端子、
２４，２５，２８…出力端子、
２６，２７…電流源、
３０−１〜３０−Ｎ，３６…インバータ、
３１，３２，４０〜４５…遅延素子回路、
３１Ａ，３２Ａ…遅延素子回路群、
３３，３４…制御回路、
３５…レジスタ回路、
３７…転送ゲート、
３８…選択回路、
４０…インバータラッチ、
４１，４２…インバータ、
４３…差動対、
４４，４５，４４ａ，４５ａ…バイアス電流発生回路、
５０…オフセット電圧補正用制御部、
Ｎ１，Ｎ２…内部ノード、
ＭＰ１〜ＭＰ３１…ＰＭＯＳトランジスタ、
ＭＮ１〜ＭＮ３２…ＮＭＯＳトランジスタ。

Claims (6)

1. ラッチを有するダイナミックコンパレータのためのオフセット電圧補正回路において、
   上記ダイナミックコンパレータの１対の差動出力端子又は１対の差動内部ノードにそれぞれ接続され、互いに接続された複数の遅延素子をそれぞれ備えた１対の遅延素子回路と、
   上記１対の遅延素子回路の各遅延素子を動作させて上記ダイナミックコンパレータから動作電流を引き抜くことにより、上記ダイナミックコンパレータのオフセット電圧を補正し、動作する上記１対の遅延素子回路の遅延素子の数を変化させることにより、上記ダイナミックコンパレータのオフセット電圧を変化させる制御回路とを備えたことを特徴とするダイナミックコンパレータのためのオフセット電圧補正回路。
2. 上記制御回路は、上記ダイナミックコンパレータのオフセット電圧が実質的に小さくなるように、上記１対の遅延素子回路の遅延素子の数を変化させることを特徴とする請求項１記載のオフセット電圧補正回路。
3. 上記制御回路は、上記ダイナミックコンパレータの１対の出力端子からの出力信号の論理値に基づいて、上記１対の遅延素子回路のうちいずれの遅延素子回路を動作させるかを設定した後、当該動作させた遅延素子回路の遅延素子の数を設定することを特徴とする請求項１又は２記載のオフセット電圧補正回路。
4. 上記１対の遅延素子回路の各遅延素子を並列に接続したことを特徴とする請求項１乃至３のうちのいずれか１つに記載のオフセット電圧補正回路。
5. 上記１対の遅延素子回路の各遅延素子を縦続に接続したことを特徴とする請求項１乃至３のうちのいずれか１つに記載のオフセット電圧補正回路。
6. ラッチを有するダイナミックコンパレータを備えたダイナミックコンパレータ回路であって、
   請求項１乃至５のうちのいずれか１つに記載のオフセット電圧補正回路を備えたことを特徴とするダイナミックコンパレータ回路。

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