JP2006074212A - 半導体装置 - Google Patents
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Abstract
【解決手段】 本発明の一態様による半導体装置は、第1および第2端子in,out間に縦続接続されるNMOSトランジスタM1a,M1bと、これらNMOSトランジスタM1a,M1bの接続経路n1と基準電圧端子VREFとの間に接続されるPMOSトランジスタM1cとを備えている。NMOSトランジスタM1a,M1bとPMOSトランジスタM1cの各ゲートには、共通の制御信号φ1が供給される。この制御信号φ1の論理を切り替えることにより、第1および第2端子in,out間を電気的に接続するか、遮断するかを切り替えることができる。第1および第2端子in,out間を遮断する際に、NMOSトランジスタM1a,M1bの接続ノードn1をPMOSトランジスタM1cにて基準電圧VREFに固定させるため、in,out間にリーク電流が流れなくなり、in,out間を確実に遮断でき、回路で行われる各種演算結果の誤差を抑制できる。
【選択図】 図1
Description
"負バイアス制御スイッチを用いた高精度スイッチトキャパシタ回路"、「電子情報通信学会 2003年ソサエティ大会」
図1は本発明の第1の実施形態に係る半導体装置の回路図である。
図3は本発明の第2の実施形態に係る半導体装置の回路図である。図3の半導体装置は、スイッチトキャパシタであり、入力信号源3と、図2と同様の構成のトランスファゲート4と、キャパシタCsと、キャパシタCsの第1電極端子5と基準電圧端子VREF2との間に縦続接続されるPMOSトランジスタM3aおよびNMOSトランジスタM3bと、キャパシタCsの第2電極端子6と基準電圧端子VREF1との間に接続されるNMOSトランジスタM4と、放電制御回路7と、キャパシタCsの第2電極端子6と放電制御回路7との間に接続されるNMOSトランジスタM5とを備えている。
第3の実施形態は、スイッチトキャパシタを構成するトランジスタの一部を負電源で制御するものである。
第4の実施形態は、第1の実施形態で説明したスイッチ、あるいは第3の実施形態で説明した負電源を用いて、サンプルアンドホールド回路を構成するものである。
第5の実施形態は、アンプの消費電力を削減しつつ、アンプのセトリングタイムを短くするものである。
3 入力信号源
4 トランスファゲート
7 放電制御回路
9,10 スイッチ
11 入力回路
Claims (5)
- 第1および第2端子間を電気的に接続または遮断する半導体装置において、
制御信号が各ゲートに入力され、前記第1および第2端子間に縦続接続される第1導電型の第1および第2トランジスタと、
前記制御信号がゲートに入力され、前記第1および第2トランジスタの接続経路と基準電圧端子との間に接続される第2導電型の第3トランジスタと、を備えることを特徴とする半導体装置。 - ハイインピーダンスになりうる入力信号が供給される第1電極端子と、この第1電極端子に対向配置される第2電極端子とを有するキャパシタと、
前記第1電極端子と第1基準電圧端子との間に縦続接続される第1導電型の第1トランジスタおよび第2導電型の第2トランジスタと、
前記第2電極端子と第2基準電圧端子との間に接続される第3トランジスタと、
前記キャパシタの蓄積電荷を放電させる放電制御回路と、
前記第2電極端子と前記放電制御回路との間に接続される第4トランジスタと、を備え、
前記放電制御回路は、前記第4トランジスタと前記放電制御回路との間の電圧を前記第1基準電圧端子の電圧と略等しくし、かつ前記キャパシタに蓄積された電荷を引き抜くことを特徴とする半導体装置。 - 前記放電制御回路は、前記第4トランジスタと前記放電制御回路との間の電圧が前記第1基準電圧端子の電圧と略等しくなるように制御する差動増幅器を有し、
制御信号が各ゲートに入力され、前記差動増幅器の第1電源端子と第3基準電圧端子との間に縦続接続される第1導電型の第5および第6トランジスタと、
前記制御信号が各ゲートに入力され、前記第5および第6トランジスタの接続経路と第4基準電圧端子との間に接続される第2導電型の第7トランジスタと、
前記制御信号の反転論理信号が各ゲートに入力され、前記差動増幅器の第2電源端子と第5基準電圧端子との間に縦続接続される第2導電型の第8および第9トランジスタと、
前記制御信号の反転論理信号が各ゲートに入力され、前記第8および第9トランジスタの接続経路と前記第4基準電圧端子との間に接続される第1導電型の第10トランジスタと、を備えることを特徴とする請求項2に記載の半導体装置。 - 第1および第2電源端子を有する差動増幅器と、
第1基準電源端子および前記第1電源端子の間に縦続接続される第1導電型の第1および第2トランジスタと、
第2基準電源端子および前記第2電源端子の間に縦続接続される第2導電型の第3および第4トランジスタと、を備え、
前記第1トランジスタのゲートには、前記第1トランジスタがオフのときに前記第1基準電源端子の電圧よりも高い電圧が印加され、
前記第2トランジスタのゲートには、前記第2トランジスタがオフのときに前記第2基準電源端子の電圧よりも低い電圧が印加されることを特徴とする半導体装置。 - 第1増幅器と、
前記第1増幅器に並列接続され、前記第1増幅器よりも駆動能力が低く消費電力が少ない第2増幅器と、
前記第1増幅器の電源端子に電源電圧を供給するか否かを切替制御する第1切替回路と、
前記第2増幅器の電源端子に電源電圧を供給するか否かを切替制御する第2切替回路と、
第1動作状態では、前記第1増幅器および前記第2増幅器が同タイミングで駆動するように前記第1切替回路および前記第2切替回路を切替制御し、第2動作状態では、前記第1増幅器の増幅動作を停止させて前記第2増幅器だけを動作させるよう前記第1切替回路および前記第2切替回路を切替制御する切替制御回路と、を備えることを特徴とする半導体装置。
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JP2004252795A JP2006074212A (ja) | 2004-08-31 | 2004-08-31 | 半導体装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012169712A (ja) * | 2011-02-09 | 2012-09-06 | Fuji Ceramics:Kk | チャージアンプ |
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-
2004
- 2004-08-31 JP JP2004252795A patent/JP2006074212A/ja active Pending
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