JP2015228540A - コンパレータ、電子回路、及びダブルテイルコンパレータの制御方法 - Google Patents

Abstract

【課題】動作速度を低下させることなくオフセット調整可能なコンパレータを提供する。【解決手段】コンパレータは、第１の動作状態において２つの電圧信号を第１の電圧状態とし、第２の動作状態において２つの入力信号の電圧レベルの差に応じた互いに異なる速度で２つの電圧信号を第１の電圧状態から第２の電圧状態に変化させる入力段回路と、２つの出力ノードと所定の電位のノードとの間にそれぞれ設けられ２つの電圧信号をそれぞれの制御端に受け取る２つの電界効果トランジスタと、２つの出力ノードの間にクロスカップル接続され第１の動作状態で非活性状態となり第２の動作状態で活性状態となる２つのインバータとを含むラッチ段回路と、２つのインバータのそれぞれに別個に駆動電圧を印加する２つの経路における電流供給能力を制御する制御回路とを含み、第２の動作状態の期間の少なくとも一部の期間において２つの経路の電流供給能力を互いに異ならせる。【選択図】図１

Description

本願開示は、コンパレータ、電子回路、及びダブルテイルコンパレータの制御方法に関する。

一般に、コンパレータ等の電子回路の動作速度を高速にするためには、トランジスタのチャネル長を短くすればよい。しかしながら、サイズの小さいトランジスタを使用すると、同一構造及び同一サイズのトランジスタであっても、製造バラツキのために個々のトランジスタ間で特性に差異が生じてしまう。コンパレータの場合には、そのようなトランジスタ特性の差異がオフセットの原因となる。

高精度が要求されるアナログデジタルコンバータでは、オフセットをキャンセルする機能が用いられる。また受信回路のデシジョンフィードバックイコライザにおいては、オフセットキャンセル機能を有したコンパレータを用いれば容易に等化処理を実現できる。従って、コンパレータにおいてオフセットキャンセル機能を設けることが好ましい。

ダブルテイルコンパレータは、入力段と出力ラッチ段とを含み、コモンモード電圧及び電源電圧の広い範囲にわたり高速で動作することができる。ダブルテイルコンパレータにオフセットキャンセル機能を設けた構成が知られている（例えば特許文献１参照）。しかしオフセット調整用トランジスタを付加することによりコンパレータの入力トランジスタにアンバランスを引き起こす方式では、付加されるトランジスタの寄生容量により、コンパレータの動作速度が低下してしまう。

特開２０１３−１４３６２６号公報

以上を鑑みると、動作速度を低下させることなくオフセット調整可能なダブルテイルコンパレータが望まれる。

コンパレータは、第１の動作状態において２つの電圧信号を第１の電圧状態とし、第２の動作状態において２つの入力信号の電圧レベルの差に応じた互いに異なる速度で前記２つの電圧信号を前記第１の電圧状態から第２の電圧状態に変化させる入力段回路と、２つの出力ノードと所定の電位のノードとの間にそれぞれ設けられ前記２つの電圧信号をそれぞれの制御端に受け取る２つの電界効果トランジスタと、前記２つの出力ノードの間にクロスカップル接続され前記第１の動作状態で非活性状態となり前記第２の動作状態で活性状態となる２つのインバータと、を含むラッチ段回路と、前記２つのインバータのそれぞれに別個に駆動電圧を印加する２つの経路における電流供給能力を制御する制御回路とを含み、前記制御回路は、前記第２の動作状態の期間のうちの少なくとも一部の期間において、前記２つの経路の前記電流供給能力を互いに異ならせることを特徴とする。

ダブルテイルコンパレータの制御方法は、入力段と出力ラッチ段とを含むダブルテイルコンパレータにおいて、前記出力ラッチ段の２つの出力ノードの間にクロスカップル接続された２つのインバータのそれぞれに別個に駆動電圧を印加する２つの経路における電流供給能力を、前記２つの経路の間で異ならせる段階を含むことを特徴とする。

少なくとも１つの実施例によれば、動作速度を低下させることなくオフセット調整可能なダブルテイルコンパレータが提供される。

コンパレータの実施例の構成の一例を示す図である。 オフセット調整機能をオフした状態での図１のコンパレータの動作の一例を示す図である。 オフセット調整機能をオンした状態での図１のコンパレータの動作の一例を示す図である。 オフセット調整機能をオンした状態での図１のコンパレータの動作の別の一例を示す図である。 コンパレータの実施例の構成の変形例を示す図である。 コンパレータの実施例の構成の変形例を示す図である。 コンパレータの実施例の具体的な構成の一例を示す図である。 コンパレータの実施例の具体的な構成の別の一例を示す図である。 ＰＭＯＳトランジスタ用のｎビットの制御信号を生成する回路の構成の一例を示す図である。 ＮＭＯＳトランジスタ用のｎビットの制御信号を生成する回路の構成の一例を示す図である。 コンパレータの実施例の具体的な構成の別の一例を示す図である。 ＰＭＯＳトランジスタ用の制御信号を生成する回路の構成の一例を示す図である。 ＮＭＯＳトランジスタ用の制御信号を生成する回路の構成の一例を示す図である。 コンパレータの実施例の具体的な構成の別の一例を示す図である。 コンパレータを含む電子回路の構成の一例を示す図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。各図面において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

図１は、コンパレータの実施例の構成の一例を示す図である。図１に示すコンパレータは、制御回路１０、ラッチ段回路１１、及び入力段回路１２を含む。制御回路１０は、スイッチ回路２１Ｐ及び２１Ｎ並びに定電流回路２２Ｐ及び２２Ｎを含む。ラッチ段回路１１は、ＰＭＯＳトランジスタ２３Ｐ及び２３Ｎ、ＮＭＯＳトランジスタ２４Ｐ及び２４Ｎ、並びにＮＭＯＳトランジスタ２５Ｐ及び２５Ｎを含む。入力段回路１２は、ＰＭＯＳトランジスタ２６Ｐ及び２６Ｎ、ＮＭＯＳトランジスタ２７Ｐ及び２７Ｎ、並びにＮＭＯＳトランジスタ２８を含む。

図１に示す回路において、ＰＭＯＳトランジスタをＮＭＯＳトランジスタで置き換え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタで置き換え、更に電源電圧とグランド電圧とを交換すれば、図１の回路の動作と同等の動作を実行する回路が得られる。従って、各トランジスタのチャネルの極性は図示したものに限られない。また各トランジスタは、ＭＯＳトランジスタに限られることなく、電界効果トランジスタであればよい。

入力段回路１２は、第１の動作状態（クロック信号ＣＬＫがＬＯＷ）において２つの電圧信号ＤＮ及びＤＰを第１の電圧状態（図１の例ではＨＩＧＨ）とする。入力段回路１２は、第２の動作状態（クロック信号ＣＬＫがＨＩＧＨ）において２つの入力信号ＩＮＰ及びＩＮＮの電圧レベルの差に応じた互いに異なる速度で２つの電圧信号ＤＮ及びＤＰを第１の電圧状態（ＨＩＧＨ）から第２の電圧状態（ＬＯＷ）に変化させる。

より具体的には、クロック信号ＣＬＫがＬＯＷのとき、ＰＭＯＳトランジスタ２６Ｐ及び２６Ｎが導通し、ＮＭＯＳトランジスタ２８が遮断する。このとき、ＮＭＯＳトランジスタ２７Ｐ及び２７Ｎのそれぞれの２つのドレイン端に存在する寄生容量が充電され、２つの電圧信号ＤＮ及びＤＰは共にＨＩＧＨとなる。またクロック信号ＣＬＫがＨＩＧＨのとき、ＰＭＯＳトランジスタ２６Ｐ及び２６Ｎが遮断し、ＮＭＯＳトランジスタ２８が導通する。例えばＰＭＯＳトランジスタ２６Ｐに着目すると、入力信号ＩＮＰの電圧が高くなるほどＰＭＯＳトランジスタ２６Ｐのオン抵抗は小さくなり、ＮＭＯＳトランジスタ２７Ｐのドレイン端の寄生容量が放電する速度、即ち電圧信号ＤＮの電圧が低下する速度は速くなる。逆に入力信号ＩＮＰの電圧が低くなるほどＰＭＯＳトランジスタ２６Ｐのオン抵抗は大きくなり、ＮＭＯＳトランジスタ２７Ｐのドレイン端の寄生容量が放電する速度、即ち電圧信号ＤＮの電圧が低下する速度は遅くなる。なおＮＭＯＳトランジスタ２７Ｐ及び２７Ｎを介して流れる放電電流はノードＮＳで合流し、ＮＭＯＳトランジスタ２８を介してグランドに流れ込む。

クロック信号ＣＬＫがＨＩＧＨのとき、２つの電圧信号ＤＮ及びＤＰがＨＩＧＨからＬＯＷに変化する速度は、２つの入力信号ＩＮＰ及びＩＮＮの電圧レベルの差に応じた異なった速度となる。入力信号ＩＮＰの電圧レベルがＩＮＮの電圧レベルよりも高ければ、電圧信号ＤＮは電圧信号ＤＰよりも早くＨＩＧＨからＬＯＷに変化する。また入力信号ＩＮＮの電圧レベルがＩＮＰの電圧レベルよりも高ければ、電圧信号ＤＰは電圧信号ＤＮよりも早くＨＩＧＨからＬＯＷに変化する。

ラッチ段回路１１は、２つの出力ノードＯＵＴＰ及びＯＵＴＮと所定の電位（図１の例ではグランド）のノードとの間にそれぞれ設けられ、２つの電圧信号ＤＮ及びＤＰをそれぞれの制御端に受け取る２つのＮＭＯＳトランジスタ２５Ｐ及び２５Ｎを含む。ラッチ段回路１１は更に、２つの出力ノードＯＵＴＰ及びＯＵＴＮの間にクロスカップル接続され第１の動作状態（ＣＬＫ＝ＬＯＷ）で非活性状態となり第２の動作状態（ＣＬＫ＝ＨＩＧＨ）で活性状態となる２つのインバータを含む。２つの出力ノードの間にクロスカップル接続される２つのインバータは、ＰＭＯＳトランジスタ２３Ｐ及びＮＭＯＳトランジスタ２４Ｐである第１のインバータと、ＰＭＯＳトランジスタ２３Ｎ及びＮＭＯＳトランジスタ２４Ｎである第２のインバータである。第１のインバータの出力及び入力が２つの出力ノードＯＵＴＰ及びＯＵＴＮにそれぞれ接続され、第２のインバータの入力及び出力が２つの出力ノードＯＵＴＰ及びＯＵＴＮにそれぞれ接続される。このようにして、第１のインバータと第２のインバータとは、互いの入力が互いの出力に接続されるようにクロスカップリング接続され、ラッチ回路を形成する。

第２の動作状態（ＣＬＫ＝ＨＩＧＨ）では、２つのインバータに駆動電圧が印可されてラッチ回路が活性状態となるとともに、２つの電圧信号ＤＮ及びＤＰが入力信号ＩＮＰ及びＩＮＮの電圧差に応じた互いに異なる速度でＨＩＧＨからＬＯＷに変化する。２つの電圧信号ＤＮ及びＤＰがＨＩＧＨからＬＯＷに変化すると、ＮＭＯＳトランジスタ２５Ｐ及び２５Ｎが導通状態から非導通状態に変化する。２つのインバータに対して駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮを供給する電流供給能力が同一である場合には、ＮＭＯＳトランジスタ２５Ｐ及び２５Ｎのうちで早く非導通状態となる方のドレイン端即ち出力ノードＯＵＴＰ又はＯＵＴＮが早く電圧が上昇する。このようにして出力ノードＯＵＴＰ及びＯＵＴＮの間に発生した電圧差が、２つのインバータからなるラッチ回路により増幅されて、早く電圧が上昇した方の出力ノードがＨＩＧＨとなり且つ他方の出力ノードがＬＯＷとなるように、ラッチ回路の状態が設定される。

図１に示すコンパレータでは、以下に説明するように２つのインバータに対して駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮを供給する電流供給能力を互いに異ならせることで、オフセット制御機能を実現する。即ち、２つのインバータのそれぞれに別個に駆動電圧を印加する２つの経路における電流供給能力を制御する制御回路１０が、第２の動作状態（ＣＬＫ＝ＨＩＧＨ）の期間のうちの少なくとも一部の期間において、上記２つの経路の電流供給能力を互いに異ならせる。なお２つのインバータは、ノードＳＰ及びＳＮにおいて、制御回路１０から駆動電圧を受け取る。

図１に示す構成例では、定電流回路２２Ｐ及び２２Ｎが、駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮを供給する電流供給能力をそれぞれ別個に設定する。スイッチ回路２１Ｐ及び２１Ｎそれぞれの一端が電源電圧ＶＤＤに接続され、それぞれの他端が定電流回路２２Ｐ及び２２Ｎに接続される。スイッチ回路２１Ｐ及び２１Ｎは、クロック信号ＣＬＫがＬＯＷのとき非導通状態となり、クロック信号ＣＬＫがＨＩＧＨのとき導通状態となる。即ち、第２の動作状態（ＣＬＫ＝ＨＩＧＨ）の期間において、制御回路１０はラッチ段回路１１にインバータ駆動電流（ラッチ駆動電流）を供給する。定電流回路２２Ｐ及び２２Ｎは、それぞれの電流供給能力が所望の値に設定され、当該電流供給能力に応じた電流量の駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮを供給する。

なお前述のように、ＮＭＯＳトランジスタ２５Ｐ及び２５Ｎが導通状態から非導通状態に変化するが、このときに制御回路１０は一定の電流量を供給し続けるわけではない。ＮＭＯＳトランジスタ２５Ｐ及び２５Ｎの状態に応じて、制御回路１０が供給する電流量は、定電流回路２２Ｐ及び２２Ｎの電流供給能力により定まる最大電流量以下の電流量となってよい。ラッチ段回路１１内に電流量を抑制する要因がないのであれば、定電流回路２２Ｐ及び２２Ｎは、それぞれ設定された電流供給能力で定まる電流量を供給することになる。しかしながら例えばＮＭＯＳトランジスタ２５Ｐが半導通状態でありＮＭＯＳトランジスタ２４Ｐが完全に非導通であるという状態であれば、定電流回路２２Ｐが供給する電流量は、ＮＭＯＳトランジスタ２５Ｐを流れることが可能な電流量で制限される。

仮に２つの電圧信号ＤＮ及びＤＰが同電位であり、ＮＭＯＳトランジスタ２５Ｐ及び２５Ｎが同レベルの半導通状態にあるとする。このとき、例えば定電流回路２２Ｎの電流供給能力が定電流回路２２Ｐの電流供給能力よりも高ければ、出力ノードＯＵＴＮに注入される電荷の量が出力ノードＯＵＴＰに注入される電荷の量よりも大きくなる。従って、出力ノードＯＵＴＮの電圧は出力ノードＯＵＴＰの電圧よりも高くなる。このように電流供給能力のアンバランスにより、出力ノードＯＵＴＮの電圧を出力ノードＯＵＴＰの電圧よりも高くすることができる。即ち出力ノードＯＵＴＰ及びＯＵＴＮがそれぞれＬＯＷ及びＨＩＧＨとなるように、ラッチ回路の状態が設定される。

実際には、前述のように、第２の動作状態（ＣＬＫ＝ＨＩＧＨ）においては２つの電圧信号ＤＮ及びＤＰが互いに異なる速度でＨＩＧＨからＬＯＷに変化する。ある時点において例えば電圧信号ＤＮのほうが電圧信号ＤＰよりも低い電圧であり、ＮＭＯＳトランジスタ２５Ｐの方がＮＭＯＳトランジスタ２５Ｎよりもより遮断状態に近いとする。このとき、出力ノードＯＵＴＰからＮＭＯＳトランジスタ２５Ｐを介してグランドに流れる電荷の量は、出力ノードＯＵＴＮからＮＭＯＳトランジスタ２５Ｎを介してグランドに流れる電荷の量よりも小さい。従って、定電流回路２２Ｐ及び２２Ｎの電流供給能力が同等であれば、出力ノードＯＵＴＰの電圧は出力ノードＯＵＴＮの電圧よりも高くなってしまう。それに対して、制御回路１０において定電流回路２２Ｎの電流供給能力が定電流回路２２Ｐの電流供給能力よりも高くなるように設定すれば、出力ノードＯＵＴＮに注入される電荷の量が出力ノードＯＵＴＰに注入される電荷の量よりも大きくなる。この出力ノードＯＵＴＰ及びＯＵＴＮへの注入電荷量の差が、ＮＭＯＳトランジスタ２５Ｐ及び２５Ｎを介してグランドに流れる電荷量の差よりも大きくなるようにすれば、出力ノードＯＵＴＮの電圧を出力ノードＯＵＴＰの電圧よりも高くすることができる。即ち出力ノードＯＵＴＰ及びＯＵＴＮがそれぞれＬＯＷ及びＨＩＧＨとなるように、ラッチ回路の状態が設定される。

このようにして、入力信号ＩＮＰの電圧が入力信号ＩＮＮの電圧よりも高い（電圧信号ＤＮのほうが電圧信号ＤＰよりも低い）場合でも、電流供給能力のアンバランスにより、出力ノードＯＵＴＮの電圧を出力ノードＯＵＴＰの電圧よりも高くすることができる。即ち、オフセット調整機能を実現することができる。

図２は、オフセット調整機能をオフした状態での図１のコンパレータの動作の一例を示す図である。図２において、各ノード名の末尾がＰのノードの信号又は各信号名の末尾がＰの信号は点線で信号波形が示され、各ノード名の末尾がＮのノードの信号又は各信号名の末尾がＮの信号は実線で信号波形が示される。図２の例においては、入力信号ＩＮＰ及びＩＮＮは、一方がＨＩＧＨのときに他方がＬＯＷであり、交互にＨＩＧＨ及びＬＯＷを繰り返す。入力信号ＩＮＰ及びＩＮＮの各々が一定の電圧レベルを維持する期間の長さはクロック信号ＣＬＫの１サイクルの長さに等しい。

クロック信号ＣＬＫがＬＯＷである第１の動作状態では電圧信号ＤＮ及びＤＰは共にＨＩＧＨである。クロック信号ＣＬＫがＨＩＧＨである第２の動作状態では、電圧信号ＤＮ及びＤＰが入力信号ＩＮＰ及びＩＮＮの電圧差に応じた互いに異なる速度でＨＩＧＨからＬＯＷに変化する。またクロック信号ＣＬＫのＨＩＧＨに応答して、駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮが供給される。なお図示されるのは制御回路１０による駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮの電流供給能力であって、実際に流れる電流の量ではない。

電圧信号ＤＮ及びＤＰのうちＨＩＧＨからＬＯＷに変化する速度が速い方に対応する出力ノードＯＵＴＰ又はＯＵＴＮの何れか一方の電圧がＨＩＧＨとなり、他方の出力ノードの電圧がＬＯＷとなる。入力信号ＩＮＰの電圧が入力信号ＩＮＮの電圧よりも高い場合、出力ノードＯＵＴＰの電圧が出力ノードＯＵＴＮの電圧よりも高くなり、出力ノードＯＵＴＰ及びＯＵＴＮがそれぞれＨＩＧＨ及びＬＯＷとなる。また入力信号ＩＮＰの電圧が入力信号ＩＮＮの電圧よりも低い場合、出力ノードＯＵＴＰの電圧が出力ノードＯＵＴＮの電圧よりも低くなり、出力ノードＯＵＴＰ及びＯＵＴＮがそれぞれＬＯＷ及びＨＩＧＨとなる。

図３は、オフセット調整機能をオンした状態での図１のコンパレータの動作の一例を示す図である。図３において信号波形の表記は図２と同様である。また入力信号ＩＮＰ及びＩＮＮ、クロック信号ＣＬＫ、並びに電圧信号ＤＮ及びＤＰの動作は、図２の各信号の動作と同様である。

クロック信号ＣＬＫのＨＩＧＨに応答して、駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮが供給される。図示されるのは制御回路１０による駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮの電流供給能力であって、実際に流れる電流の量ではない。図３の例では、駆動電流ＩＴＡＩＬＰの電流供給能力が駆動電流ＩＴＡＩＬＮの電流供給能力よりも高く設定されている。

電圧信号ＤＮ及びＤＰのうちＨＩＧＨからＬＯＷに変化する速度が速い方に対応する出力ノードＯＵＴＰ又はＯＵＴＮの何れか一方の電圧がＨＩＧＨとなり、他方の出力ノードの電圧がＬＯＷとなる。入力信号ＩＮＰの電圧が入力信号ＩＮＮの電圧よりも高い場合、出力ノードＯＵＴＰの電圧が出力ノードＯＵＴＮの電圧よりも高くなり、出力ノードＯＵＴＰ及びＯＵＴＮがそれぞれＨＩＧＨ及びＬＯＷとなる。また入力信号ＩＮＰの電圧が入力信号ＩＮＮの電圧よりも低い場合であっても、電流供給能力のアンバランスにより、出力ノードＯＵＴＰの電圧が出力ノードＯＵＴＮの電圧よりも高くなり、出力ノードＯＵＴＰ及びＯＵＴＮがそれぞれＨＩＧＨ及びＬＯＷとなる。

図４は、オフセット調整機能をオンした状態での図１のコンパレータの動作の別の一例を示す図である。図４において信号波形の表記は図２と同様である。図４において、クロック信号ＣＬＫ及び駆動電流ＩＴＡＩＬＰ及びＩＴＡＩＬＮの電流供給能力の設定は、図３の場合と同様である。

但し図４においては、図３の場合と比較して、入力信号ＩＮＰ及びＩＮＮの間の電圧差が大きくなっている。そのために電圧信号ＤＮ及びＤＰがＨＩＧＨからＬＯＷに変化する速度の差は、図３の場合と比較して大きくなっている（図面上その微妙な違いは現れていない）。電圧信号ＤＮ及びＤＰがＨＩＧＨからＬＯＷに変化する速度の差が大きいために、電流供給能力のアンバランスは、この速度差を克服することができていない。従って、入力信号ＩＮＰの電圧が入力信号ＩＮＮの電圧よりも低い場合、図２の場合と同様に、出力ノードＯＵＴＰの電圧が出力ノードＯＵＴＮの電圧よりも低くなり、出力ノードＯＵＴＰ及びＯＵＴＮがそれぞれＬＯＷ及びＨＩＧＨとなる。入力信号ＩＮＰの電圧が入力信号ＩＮＮの電圧よりも高い場合については、当然に出力ノードＯＵＴＰの電圧が出力ノードＯＵＴＮの電圧よりも高くなり、出力ノードＯＵＴＰ及びＯＵＴＮがそれぞれＨＩＧＨ及びＬＯＷとなる。

図３と図４とを比較すれば分かるように、図１のコンパレータにおける制御回路１０の電流供給能力のアンバランスにより、入力信号の高低判定の閾値を調整することができる。即ち、図４に示すように入力信号ＩＮＮの電圧レベルが入力信号ＩＮＰの電圧レベルよりも十分に高い場合には、出力ノードＯＵＴＮがＨＩＧＨとなり入力信号ＩＮＮの方が高いと判定される。その一方で、図３に示すように入力信号ＩＮＮの電圧レベルが入力信号ＩＮＰの電圧レベルよりも高いがその差が小さい場合には、出力ノードＯＵＴＮがＬＯＷとなり入力信号ＩＮＮの方が低いと判定される。従って、電流供給能力のアンバランスにより、入力信号ＩＮＮからバイアス電圧を減算した電圧値（ＩＮＮ−ＢＩＡＳ）と入力信号ＩＮＰの電圧値との比較を行っているのと同等の信号判定結果が得られることになる。このようにして、制御回路１０により設定される電流供給能力のアンバランスにより、オフセット調整を実現することが可能となる。

図１に示すコンパレータにおけるオフセット調整では、速度にセンシティブなノードに余計な寄生容量が付加されることがないので、動作速度が低下することがない。また例えば入力信号からバイアス電圧を減算する等のアナログ信号制御によるオフセット調整と比較して、単純な構成で容易にオフセット調整を実現することができる。

図５は、コンパレータの実施例の構成の変形例を示す図である。図５において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

図５に示すコンパレータは、図１に示すコンパレータの構成に加え、スイッチ回路３０を更に含む。スイッチ回路３０は、２つのインバータが駆動電圧をそれぞれ受け取る２つのノードＳＰ及びＳＮを、第１の動作状態（ＣＬＫ＝ＬＯＷ）において互いに接続し、第２の動作状態（ＣＬＫ＝ＨＩＧＨ）において互いから分離する。

スイッチ回路３０を設けることにより、２つのインバータに駆動電流が供給されるノードＳＰ及びＳＮの電圧を、第２の動作状態の開始時点において互いに等しい電圧に設定しておくことが可能となる。従って、第２の動作状態においてラッチ回路が活性化されたときに、出力ノードＯＵＴＰ及びＯＵＴＮの電圧差に大きな影響を与えるのは電圧信号ＤＮ及びＤＰの差と制御回路１０の電流供給能力の差のみとなる。これにより、コンパレータのオフセット調整機能を精度よく設定することができる。

なおスイッチ回路３０を設けない場合であっても、ＰＭＯＳトランジスタ２３Ｐ及び２３Ｎの閾値が互いに等しければ、第１の動作状態で出力ノードＯＵＴＰ及びＯＵＴＮがグランド電圧に設定されると、ノードＳＰ及びＳＮは互いに等しい電位に設定される。しかしながら製造バラツキ等の原因によりＰＭＯＳトランジスタ２３Ｐ及び２３Ｎの閾値が完全に等しくならない場合を考慮すると、スイッチ回路３０を設けることが好ましい。

図６は、コンパレータの実施例の構成の変形例を示す図である。図６において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

図６に示すコンパレータは、図１に示すコンパレータの構成に加え、スイッチ回路３１Ｐ及び３１Ｎを更に含む。スイッチ回路３１Ｐ及び３１Ｎは、２つのインバータが駆動電圧をそれぞれ受け取る２つのノードＳＰ及びＳＮを、第１の動作状態（ＣＬＫ＝ＬＯＷ）において所定の電位（グラウンド）に接続し、第２の動作状態（ＣＬＫ＝ＨＩＧＨ）において所定の電位（グラウンド）から分離する。

スイッチ回路３１Ｐ及び３１Ｎを設けることにより、２つのインバータに駆動電流が供給されるノードＳＰ及びＳＮの電圧を、第２の動作状態の開始時点において互いに等しい電圧（グランド電圧）に設定しておくことが可能となる。従って、第２の動作状態においてラッチ回路が活性化されたときに、出力ノードＯＵＴＰ及びＯＵＴＮの電圧差に大きな影響を与えるのは電圧信号ＤＮ及びＤＰの差と制御回路１０の電流供給能力の差のみとなる。これにより、コンパレータのオフセット調整機能を精度よく設定することができる。

なおスイッチ回路３１Ｐ及び３１Ｎを設けない場合であっても、ＰＭＯＳトランジスタ２３Ｐ及び２３Ｎの閾値が互いに等しければ、第１の動作状態で出力ノードＯＵＴＰ及びＯＵＴＮがグランド電圧に設定されると、ノードＳＰ及びＳＮは互いに等しい電位に設定される。しかしながら製造バラツキ等の原因によりＰＭＯＳトランジスタ２３Ｐ及び２３Ｎの閾値が完全に等しくならない場合を考慮すると、スイッチ回路３１Ｐ及び３１Ｎを設けることが好ましい。

図７は、コンパレータの実施例の具体的な構成の一例を示す図である。図７において、図１及び図５と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

図７に示すコンパレータは、２つの経路のそれぞれにおいて、互いに並列に接続された複数（ｎ個：ｎは自然数）のＰＭＯＳトランジスタ４１Ｐ−１乃至４１Ｐ−ｎ及び互いに並列に接続された複数（ｎ個）のＰＭＯＳトランジスタ４１Ｎ−１乃至４１Ｎ−ｎを含む。ＰＭＯＳトランジスタ４１Ｐ−１乃至４１Ｐ−ｎ及び４１Ｎ−１乃至４１Ｎ−ｎは、図１に示す制御回路１０の定電流回路２２Ｐ及び２２Ｎに相当する。図７に示すコンパレータは更に、図１に示す制御回路１０のスイッチ回路２１Ｐ及び２１Ｎに相当するＰＭＯＳトランジスタ２１Ｐ−１乃至２１Ｐ−ｎ＋１及び２１Ｎ−１乃至２１Ｎ−ｎ＋１を含む。また図７に示すＰＭＯＳトランジスタ３０は、図５に示すスイッチ回路３０に相当する。

ＰＭＯＳトランジスタ２１Ｐ−１乃至２１Ｐ−ｎ＋１及び２１Ｎ−１乃至２１Ｎ−ｎ＋１のゲートには、クロック信号ＣＬＫが印可される。ＰＭＯＳトランジスタ４１Ｐ−１乃至４１Ｐ−ｎのゲート端には、ｎビットの制御信号ＤＯＳＣＰ［１：ｎ］が印可される。ＮＭＯＳトランジスタ４１Ｎ−１乃至４１Ｎ−ｎのゲート端には、ｎビットの制御信号ＤＯＳＣＮ［１：ｎ］が印可される。制御信号ＤＯＳＣＰ［１：ｎ］の値"１"のビットの個数を制御することにより、図面左側のインバータに駆動電圧を印加する経路における電流供給能力を調整する。また制御信号ＤＯＳＣＮ［１：ｎ］の値"１"のビットの個数を制御することにより、図面右側のインバータに駆動電圧を印加する経路における電流供給能力を調整する。なお図７に示すコンパレータの場合、第２の動作状態（ＣＬＫ＝ＨＩＧＨ）の期間のうちの全ての期間において、２つの経路の電流供給能力を互いに異ならせてよい。

図８は、コンパレータの実施例の具体的な構成の別の一例を示す図である。図８において、図１及び図５と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

図８に示すコンパレータは、２つの経路のそれぞれにおいて、互いに並列に接続された複数（ｎ個）のＰＭＯＳトランジスタ５１Ｐ−１乃至５１Ｐ−ｎ及び互いに並列に接続された複数（ｎ個）のＰＭＯＳトランジスタ５１Ｎ−１乃至５１Ｎ−ｎを含む。ＰＭＯＳトランジスタ５１Ｐ−１乃至５１Ｐ−ｎ及び５１Ｎ−１乃至５１Ｎ−ｎは、図１に示す制御回路１０のスイッチ回路２１Ｐ及び２１Ｎ及び定電流回路２２Ｐ及び２２Ｎに相当する。図８に示すＰＭＯＳトランジスタ３０は、図５に示すスイッチ回路３０に相当する。ＰＭＯＳトランジスタ５１Ｐ−１乃至５１Ｐ−ｎのゲート端には、ｎビットの制御信号ＣＸＯＳＣＰ［１：ｎ］が印可される。ＮＭＯＳトランジスタ５１Ｎ−１乃至５１Ｎ−ｎのゲート端には、ｎビットの制御信号ＣＸＯＳＣＮ［１：ｎ］が印可される。

図９は、ＰＭＯＳトランジスタ用のｎビットの制御信号を生成する回路の構成の一例を示す図である。図９に示す回路は、インバータ５５Ｐ及びＮＡＮＤ回路５６Ｐを含む。この回路は、クロック信号ＣＬＫがＨＩＧＨのときにＤＯＳＣＰ信号を出力し、クロック信号ＣＬＫがＬＯＷのときにＬＯＷを出力する。図９に示す構成を有するｎ個の回路が、ｎビットの制御信号ＣＸＯＳＣＰ［１：ｎ］を別個に生成する。

図１０は、ＮＭＯＳトランジスタ用のｎビットの制御信号を生成する回路の構成の一例を示す図である。図１０に示す回路は、インバータ５５Ｎ及びＮＡＮＤ回路５６Ｎを含む。この回路は、クロック信号ＣＬＫがＨＩＧＨのときにＤＯＳＣＮ信号を出力し、クロック信号ＣＬＫがＬＯＷのときにＬＯＷを出力する。図１０に示す構成を有するｎ個の回路が、ｎビットの制御信号ＣＸＯＳＣＮ［１：ｎ］を別個に生成する。

図９及び図１０に示す回路を用いることにより、クロック信号ＣＬＫと制御信号との論理積をとった信号を、ＰＭＯＳトランジスタ５１Ｐ−１乃至５１Ｐ−ｎ及び５１Ｎ−１乃至５１Ｎ−ｎの制御端に印加する。これにより、ＰＭＯＳトランジスタ５１Ｐ−１乃至５１Ｐ−ｎ及び５１Ｎ−１乃至５１Ｎ−ｎは、制御回路１０のスイッチ回路２１Ｐ及び２１Ｎのスイッチ機能と定電流回路２２Ｐ及び２２Ｎの電流供給能力調整機能との両方の機能を実現することができる。

図１１は、コンパレータの実施例の具体的な構成の別の一例を示す図である。図１１において、図１及び図７と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

図１１に示すコンパレータは、２つの経路にそれぞれ設けられた２つのスイッチ回路（ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎ）を含む。コンパレータは、ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎを非導通状態から導通状態に変化させるタイミングをＰＭＯＳトランジスタ６１Ｐ及び６１Ｎ間で異ならせることにより、２つの経路に電流が流れ始めるタイミングを２つの経路間で異ならせる。これにより、２つのインバータのそれぞれに別個に駆動電圧を印加する２つの経路における電流供給能力を制御する制御回路が、第２の動作状態（ＣＬＫ＝ＨＩＧＨ）の期間のうちの少なくとも一部の期間において、２つの経路の電流供給能力を互いに異ならせる。即ち、第２の動作状態（ＣＬＫ＝ＨＩＧＨ）の期間のうちでＰＭＯＳトランジスタ６１Ｐ及び６１Ｎの一方が導通し他方が導通していない期間においては、２つの経路の電流供給能力が互いに異なった状態となっている。ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎのそれぞれのゲートには、制御信号ＣＸＯＳＣＰ及びＣＸＯＳＣＮが印可される。

図１２は、ＰＭＯＳトランジスタ用の制御信号を生成する回路の構成の一例を示す図である。図１２に示す回路は、インバータ６５Ｐ及び遅延制御回路６６Ｐを含む。この回路は、クロック信号ＣＬＫをインバータ６５Ｐにより反転し、反転されたクロック信号ＣＬＫを遅延制御回路６６Ｐにより遅延させる。遅延制御回路６６Ｐの出力信号ＣＸＯＳＣＰが図１１のＰＭＯＳトランジスタ６１Ｐのゲートに印可される。遅延制御回路６６Ｐの遅延量は、オフセット調整の方向の選択（ＯＵＴＰ側とＯＵＴＮ側の何れをＨＩＧＨになりやすくするかの選択）とオフセット量に応じて設定される。なお、ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎの導通状態における電流供給能力は、互いに等しい。

図１３は、ＮＭＯＳトランジスタ用の制御信号を生成する回路の構成の一例を示す図である。図１３に示す回路は、インバータ６５Ｎ及び遅延制御回路６６Ｎを含む。この回路は、クロック信号ＣＬＫをインバータ６５Ｎにより反転し、反転されたクロック信号ＣＬＫを遅延制御回路６６Ｎにより遅延させる。遅延制御回路６６Ｎの出力信号ＣＸＯＳＣＮが図１１のＰＭＯＳトランジスタ６１Ｎのゲートに印可される。遅延制御回路６６Ｐの遅延量は、オフセット調整の方向の選択（ＯＵＴＰ側とＯＵＴＮ側の何れをＨＩＧＨになりやすくするかの選択）とオフセット量に応じて設定される。

図１２及び図１３に示す回路を用いることにより、クロック信号ＣＬＫを反転して遅延させた信号を、ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎの制御端に印加する。これにより、ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎは、制御回路１０のスイッチ回路２１Ｐ及び２１Ｎのスイッチ機能と定電流回路２２Ｐ及び２２Ｎの電流供給能力調整機能との両方の機能を実現することができる。電流供給能力調整機能としては、ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎの一方が先に導通状態となることにより、先に導通状態となった方に対応する出力ノード（ＯＵＴＰ又はＯＵＴＮ）の電位が他方の出力ノードの電位より高くなる。

上記のように第２の動作状態（ＣＬＫ＝ＨＩＧＨ）の初期の一部の期間において出力ノード（ＯＵＴＰ又はＯＵＴＮ）の電位が他方より高くなった状態となり、その後、ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎの両方が導通する。ＰＭＯＳトランジスタ６１Ｐ及び６１Ｎの両方が導通して同一の電流供給能力で電流を供給するが、先に導通状態となったＰＭＯＳトランジスタ６１Ｐ又は６１Ｎに対応する出力ノードには、ＨＩＧＨにラッチされやすくなる方向のバイアスが存在することになる。このバイアスにより、オフセット調整機能が実現される。

図１４は、コンパレータの実施例の具体的な構成の別の一例を示す図である。図１４において、図１及び図７と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

図１４のコンパレータの制御回路１０Ａは、ＰＭＯＳトランジスタ７１Ｐ及び７１Ｎ及び可変抵抗素子(回路)７２Ｐ及び７２Ｎを含む。制御回路１０Ａは、２つの可変抵抗素子の抵抗値を互いに異ならせることにより、２つの経路における電流供給能力を互いに異ならせる。ＰＭＯＳトランジスタ７１Ｐ及び７１Ｎは、図１の制御回路１０のスイッチ回路２１Ｐ及び２１Ｎに相当する。

可変抵抗回路７２Ｐ及び７２Ｎがある抵抗値に設定されると、当該抵抗値と、２つの電流経路内に存在する他の抵抗成分の抵抗値と、電源電圧ＶＤＤとグランド電圧との差とにより定まるだけの電流量が流れることになる。この意味において、抵抗値（即ち電流の流れやすさ）を可変に調整可能な可変抵抗回路７２Ｐ及び７２Ｎは、２つの経路における電流供給能力を調整することができる。

図１５は、コンパレータを含む電子回路の構成の一例を示す図である。図１５に示す電子回路は、コンパレータ８１及び８２、セレクタ回路８３、及びフリップフロップ８４を含む。入力端ＩＮに印可された入力信号はコンパレータ８１及び８２に供給され、コンパレータ８１及び８２による比較動作が実行される。コンパレータ８１及び８２は互いに異なるオフセット量（＋ｈ，−ｈ）に設定されており、入力信号の値によっては異なる比較結果を生成してよい。コンパレータ８１及び８２のそれぞれの比較結果はセレクタ回路８３に供給される。セレクタ回路８３が選択した比較結果は、フリップフロップ８４に供給される。フリップフロップ８４は、比較結果を０又は１のデータとして格納する。フリップフロップ８４の格納データは、セレクタ回路８３に選択制御信号として供給される。

この構成において、あるクロックサイクルでセレクタ回路８３が出力する比較結果は、ひとつ前のクロックサイクルで判定されフリップフロップ８４に格納されたデータ値に依存する。このようにして１サイクル前のデータ判定値により、異なるオフセットを用いて得られた２つの現在のデータ判定値から１つのデータ判定値を選択することにより、デシジョンフィードバックイコライザを実現している。

図１５に示す電子回路のコンパレータ８１及び８２として、図１、図５、図６、図７、図８、図１１、又は図１４に示されるいずれかのコンパレータを用いてよい。これにより、高速なデシジョンフィードバックイコライザを実現することができる。

本願開示のコンパレータを使用する電子回路は、例えば受信回路やＡＤ変換器であってもよい。コンパレータは種々の電子機器において用いられる回路であり、本願開示のオフセット調整機能を有したコンパレータを使用できる電子回路は、受信回路やＡＤ変換器に限られない。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

１０ 制御回路
１１ ラッチ段回路
１２ 入力段回路
８１，８２ コンパレータ
８３ セレクタ回路
８４ フリップフロップ

Claims (9)

1. 第１の動作状態において２つの電圧信号を第１の電圧状態とし、第２の動作状態において２つの入力信号の電圧レベルの差に応じた互いに異なる速度で前記２つの電圧信号を前記第１の電圧状態から第２の電圧状態に変化させる入力段回路と、
   ２つの出力ノードと所定の電位のノードとの間にそれぞれ設けられ前記２つの電圧信号をそれぞれの制御端に受け取る２つの電界効果トランジスタと、前記２つの出力ノードの間にクロスカップル接続され前記第１の動作状態で非活性状態となり前記第２の動作状態で活性状態となる２つのインバータと、を含むラッチ段回路と、
   前記２つのインバータのそれぞれに別個に駆動電圧を印加する２つの経路における電流供給能力を制御する制御回路と
   を含み、前記制御回路は、前記第２の動作状態の期間のうちの少なくとも一部の期間において、前記２つの経路の前記電流供給能力を互いに異ならせることを特徴とするコンパレータ。
2. 前記２つのインバータが前記駆動電圧をそれぞれ受け取る２つのノードを、前記第１の動作状態において互いに接続し、前記第２の動作状態において互いから分離するスイッチ回路を更に含むことを特徴とする請求項１記載のコンパレータ。
3. 前記２つのインバータが前記駆動電圧をそれぞれ受け取る２つのノードを、前記第１の動作状態において前記所定の電位に接続し、前記第２の動作状態において前記所定の電位から分離するスイッチ回路を更に含むことを特徴とする請求項１記載のコンパレータ。
4. 前記制御回路は、前記２つの経路の各々において、互いに並列に接続された複数の電界効果トランジスタを含むことを特徴とする請求項１乃至３いずれか一項記載のコンパレータ。
5. 前記制御回路は、前記第１の動作状態の期間と前記第２の動作状態の期間とを規定するクロック信号と制御信号との論理積をとった信号を前記複数の電界効果トランジスタの制御端に印加することを特徴とする請求項４記載のコンパレータ。
6. 前記制御回路は、前記２つの経路にそれぞれ設けられた２つのスイッチ回路を含み、前記２つのスイッチ回路を非導通状態から導通状態に変化させるタイミングを前記２つのスイッチ回路間で異ならせることにより、前記２つの経路に電流が流れ始めるタイミングを前記２つの経路間で異ならせることを特徴とする請求項１乃至３いずれか一項記載のコンパレータ。
7. 前記制御回路は、前記２つの経路にそれぞれ設けられた２つの可変抵抗素子を含み、前記２つの可変抵抗素子の抵抗値を互いに異ならせることにより、前記２つの経路における電流供給能力を互いに異ならせることを特徴とする請求項１乃至３いずれか一項記載のコンパレータ。
8. コンパレータと、
   前記コンパレータの出力が供給される回路と、
   を含み、前記コンパレータは、
   第１の動作状態において２つの電圧信号を第１の電圧状態とし、第２の動作状態において２つの入力信号の電圧レベルの差に応じた互いに異なる速度で前記２つの電圧信号を前記第１の電圧状態から第２の電圧状態に変化させる入力段回路と、
   ２つの出力ノードと所定の電位のノードとの間にそれぞれ設けられ前記２つの電圧信号をそれぞれの制御端に受け取る２つの電界効果トランジスタと、前記２つの出力ノードの間にクロスカップル接続され前記第１の動作状態で非活性状態となり前記第２の動作状態で活性状態となる２つのインバータと、を含むラッチ段回路と、
   前記２つのインバータのそれぞれに別個に駆動電圧を印加する２つの経路における電流供給能力を制御する制御回路と
   を含み、前記制御回路は、前記第２の動作状態の期間のうちの少なくとも一部の期間において、前記２つの経路の前記電流供給能力を互いに異ならせることを特徴とする電子回路。
9. 入力段と出力ラッチ段とを含むダブルテイルコンパレータにおいて、
   前記出力ラッチ段の２つの出力ノードの間にクロスカップル接続された２つのインバータのそれぞれに別個に駆動電圧を印加する２つの経路における電流供給能力を、前記２つの経路の間で異ならせる
   段階を含むことを特徴とするダブルテイルコンパレータの制御方法。

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