JP2010109937A - 比較器及びアナログデジタル変換器 - Google Patents

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Abstract

【課題】比較器及びそれを備えるＡ／Ｄ変換器において、従来の比較器で存在する極性の異なる２つのクロック信号間のタイミングずれの問題を解消し、且つ、低電力動作を可能にする。
【解決手段】第１及び第２入力電圧信号、並びに、クロック信号が入力され、クロック信号に基づいて動作し、第１及び第２入力電圧信号の値にそれぞれ対応し且つ増幅された第１及び第２出力電圧信号を出力する差動増幅回路部と、第１及び第２出力電圧信号に基づいて動作し、第１及び第２入力電圧信号の比較結果を保持し且つ出力する差動ラッチ回路部とを備える比較器、及び、それを複数備えるＡ／Ｄ変換器を提供する。
【選択図】図１

Description

本発明は、比較器及びそれを備えるＡ／Ｄ変換器に関し、より詳細には、複数のＭＯＳトランジスタを用いて構成した比較器及びそれを備えるＡ／Ｄ変換器に関する。
従来、アナログデジタル（Ａ／Ｄ：Analog to Digital）変換器等に用いるための種々の比較器（コンパレータ）が提案されている（例えば、非特許文献１及び２参照）。ここで、非特許文献１で提案されているような構成の比較器について、図１８〜２０を参照しながら説明する。図１８は、比較器の動作前（準備段階）の状態を示す図であり、図１９は動作時の状態を示す図である。また、図２０（ａ）〜（ｃ）は、それぞれ比較器の出力電圧、比較器内の差動プリアンプ回路部の出力電圧及び比較器を制御するクロック信号の時間変化を示す図である。
従来の比較器４００は、図１８に示すように、入力側（前段）に配置されたダイナミックな差動プリアンプ回路部２００と、出力側（後段）に配置された差動ラッチ回路部３００とで構成される。なお、図１８中の符号Ｇ、Ｓ及びＤは、それぞれＭＯＳトランジスタのゲート端子、ソース端子及びドレイン端子を示している。
差動プリアンプ回路部２００は、３つのＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタ２０１〜２０３と、２つのＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタ２０４及び２０５とで構成される。なお、ＰＭＯＳトランジスタは、チャネル（電流路）の極性がｐ型であり、そのゲート端子に「Ｌ」状態の電圧信号が入力されるとＯＮ状態となり、ソース端子からドレイン端子に電流が流れるＭＯＳトランジスタである。一方、ＮＭＯＳトランジスタは、チャネルの極性がｎ型であり、そのゲート端子に「Ｈ」状態の電圧信号が入力されるとＯＮ状態となり、ドレイン端子からソース端子に電流が流れるＭＯＳトランジスタである。
差動プリアンプ回路部２００を構成するこれらのＭＯＳトランジスタは、それぞれのトランジスタが所定の動作を行うように、図１８に示すような構成で互いに接続される。また、ＮＭＯＳトランジスタ２０１及び２０２のゲート端子は、それぞれ入力端子２０６及び２０７に接続される。ＮＭＯＳトランジスタ２０３、並びに、２つのＰＭＯＳトランジスタ２０４及び２０５のゲート端子は、クロック信号ＣＬＫが入力されるクロック端子２０８に接続される。さらに、ＰＭＯＳトランジスタ２０４及び２０５のソース端子は、電源電圧Ｖｓの電源端子３１０に接続される。すなわち、差動プリアンプ回路部２００の動作は、ＮＭＯＳトランジスタ２０３、並びに、ＰＭＯＳトランジスタ２０４及び２０５のゲート端子に入力されるクロック信号により制御される。
差動ラッチ回路部３００は、４つのＮＭＯＳトランジスタ３０１〜３０４と、３つのＰＭＯＳトランジスタ３０５〜３０７とで構成される。差動ラッチ回路部３００内では、これらのＭＯＳトランジスタは、それぞれのトランジスタが所定の動作を行うように、図１８に示すような構成で互いに接続される。
また、差動ラッチ回路部３００内のＰＭＯＳトランジスタ３０７のゲート端子は、クロック端子３１１に接続され、このクロック端子３１１には差動プリアンプ回路部２００（入力端子２０８）に入力されるクロック信号ＣＬＫとは逆位相のクロック信号が入力される。ＰＭＯＳトランジスタ３０７の動作は、この逆相のクロック信号により制御される。すなわち、２つのＮＭＯＳトランジスタ３０１及び３０２、並びに、２つのＰＭＯＳトランジスタ３０５及び３０６からなるラッチ回路の動作の制御は、逆相のクロック信号によりＰＭＯＳトランジスタ３０７のＯＮ／ＯＦＦ制御して行われる。また、ＰＭＯＳトランジスタ３０７のソース端子は電源電圧Ｖｓの電源端子３１０に接続される。
また、差動ラッチ回路部３００内のＮＭＯＳトランジスタ３０３及び３０４のゲート端子は、それぞれ差動プリアンプ回路部２００の出力端子（ノード）Ｎ１及びＮ２に接続される。ＮＭＯＳトランジスタ３０３及び３０４は差動プリアンプ回路部２００からの出力信号によりＯＮ／ＯＦＦ制御され、ラッチ回路に流れる電流を制御する。すなわち、差動ラッチ回路部３００の動作は、ＰＭＯＳトランジスタ３０７のゲート端子に入力されるクロック信号、並びに、ＮＭＯＳトランジスタ３０３及び３０４に入力される差動プリアンプ回路部２００からの出力電圧信号により制御される。
次に、従来の比較器４００の動作を図１８〜２０を参照しながらより具体的に説明する。
動作の準備段階（以下、状態１という）では、図１８に示すように、比較器４００のクロック端子２０８及び３１１には、それぞれ「Ｌ（Ｌｏｗ）」状態及び「Ｈ（Ｈｉｇｈ）」状態のクロック電圧が入力される。この場合、差動プリアンプ回路部２００内の２つのＰＭＯＳトランジスタ２０４及び２０５がＯＮ状態になり、ＮＭＯＳトランジスタ２０３はＯＦＦ状態となる。この際、ＮＭＯＳトランジスタ２０３はＯＦＦ状態であるので、差動プリアンプ回路部２００内に貫通電流は流れないが、ＰＭＯＳトランジスタ２０４及び２０５がＯＮ状態であるので、電源電圧Ｖｓにより差動プリアンプ回路部２００内のノードＮ１及びＮ２の電圧が上昇する。この結果、差動プリアンプ回路部２００内のノードＮ１及びＮ２からそれぞれ出力される電圧Ｖｇ１及びＶｇ２はともに「Ｈ」状態となる。
一方、状態１では、差動ラッチ回路部３００内のＰＭＯＳトランジスタ３０７のゲート端子には［Ｈ］状態のクロック電圧が入力されるので、ＰＭＯＳトランジスタ３０７はＯＦＦ状態となる。この場合、電源電圧Ｖｓ側から２つのＮＭＯＳトランジスタ３０１及び３０２、並びに、２つのＰＭＯＳトランジスタ３０５及び３０６からなるラッチ回路に電流は流れない。また、状態１では、差動ラッチ回路部３００内のＮＭＯＳトランジスタ３０３及び３０４のゲート電圧（Ｖｇ１及びＶｇ２）は「Ｈ」状態であるので、これらのトランジスタはともにＯＮ状態となる。これにより、差動ラッチ回路部３００内のノードＮ３及びＮ４の電位は、アースと同電位、すなわちゼロ電位となる。この結果、比較器４００の出力端子３１２及び３１３からそれぞれ出力される電圧値Ｖｏ１及びＶｏ２はともに「Ｌ」状態となる。
なお、図２０（ａ）〜（ｃ）に示す特性中では時刻ｔ１以前の特性が、状態１における比較器４００の出力電圧Ｖｏ１及びＶｏ２、差動プリアンプ回路部２００の出力電圧Ｖｇ１及びＶｇ２、並びに、クロック端子２０８及び３１１に入力されるクロック電圧の変化の様子を示している。ただし、図２０（ａ）〜（ｃ）の特性では、「Ｈ」状態が１Ｖに対応し、「Ｌ」状態が０Ｖに対応している。
次に、比較器４００の動作時の状態（以下、状態２という）を図１９を参照しながら説明する。ただし、図１９の例では、比較器４００の一方の入力端子２０６に入力される電圧値Ｖｉ１が、他方の入力端子２０７に入力される電圧値Ｖｉ２より大きい（Ｖｉ１＞Ｖｉ２）の場合を考える。
状態２では、クロック端子２０８に入力されるクロック電圧が［Ｈ］状態に変化する。これにより、差動プリアンプ回路部２００内の２つのＰＭＯＳトランジスタ２０４及び２０５はＯＦＦ状態となり、ＮＭＯＳトランジスタ２０３はＯＮ状態となる。状態１（準備段階）では、差動プリアンプ回路部２００内のノードＮ１及びＮ２の電圧値は「Ｈ」状態であったので、状態２においてＮＭＯＳトランジスタ２０３がＯＮ状態になると、ＮＭＯＳトランジスタ２０１〜２０３を介して、アースに電流が流れる。これにより、ノードＮ１及びＮ２の電圧値は時間の経過とともに低下し、「Ｌ」状態に遷移する。
ただし、この際、２つのＮＭＯＳトランジスタ２０１及び２０２には、これらのトランジスタのゲート端子に印加されている電圧値Ｖｉ１及びＶｉ２に対応した電流が流れる。図１９の例では、Ｖｉ１＞Ｖｉ２であるので、ＮＭＯＳトランジスタ２０１を流れる電流はＮＭＯＳトランジスタ２０２を流れる電流より大きくなる。その結果、ノードＮ１における電圧Ｖｇ１の時間に対する電圧降下率は、ノードＮ２における電圧Ｖｇ２の時間に対する電圧降下率より大きくなる。
この様子を図２０（ｂ）に示す。比較器４００の状態を状態２に切換えた後（時刻ｔ１以降）は、ノードＮ１における電圧Ｖｇ１の方が、ノードＮ２における電圧Ｖｇ２より早く「Ｌ」状態に遷移する。それゆえ、比較器の状態を状態２に切換えてからノードＮ２における電圧Ｖｇ２が「Ｌ」状態に遷移するまでの期間は、電圧Ｖｇ２はノードＮ１における電圧Ｖｇ１より高くなる。すなわち、ノードＮ２における電圧Ｖｇ２の遷移期間中は、差動ラッチ回路部３００内のＮＭＯＳトランジスタ３０４のゲート電圧は、ＮＭＯＳトランジスタ３０３のゲート電圧より高くなる。
また、状態２になると、クロック端子３１１に入力されるクロック電圧が［Ｌ］状態に変化し、差動ラッチ回路部３００内のＰＭＯＳトランジスタ３０７がＯＮ状態となる。これにより、２つのＮＭＯＳトランジスタ３０１及び３０２、並びに、２つのＰＭＯＳトランジスタ３０５及び３０６からなるラッチ回路に電流が流れ始める。しかしながら、上述のようにノードＮ２における電圧Ｖｇ２の遷移期間中は、ＮＭＯＳトランジスタ３０４のゲート電圧は、ＮＭＯＳトランジスタ３０３のゲート電圧より高くなるので、ノードＮ３における電位（Ｖｏ１）がノードＮ４における電位（Ｖｏ２）よりわずかに高くなる。
この様子を図２０（ａ）に示す。状態２に切換えた後（時刻ｔ１以降）、時間とともにノードＮ３の電圧Ｖｏ１（実線）及びノードＮ４の電位Ｖｏ２（破線）はともに上昇するが、時刻ｔ２付近で電圧Ｖｏ１が電圧Ｖｏ２より高くなり始める。これにより、２つのＮＭＯＳトランジスタ３０１及び３０２、並びに、２つのＰＭＯＳトランジスタ３０５及び３０６からなるラッチ回路内に正帰還が作用する（この動作については、後述する本発明の説明で詳述する）。この結果、図２０（ａ）に示すように、時刻ｔ２以降は、ノードＮ３の電圧Ｖｏ１は上昇し続け、最終的に［Ｈ］状態に固定される。一方、ノードＮ４における電圧Ｖｏ２は低下し続け、最終的には［Ｌ］状態に固定される。これにより、入力電圧Ｖｉ１及びＶｉ２の比較状態（比較結果）が差動ラッチ回路部３００内で保持されるとともに出力端子３１２及び３１３から出力される。
また、この際、ノードＮ４にゲート端子が接続されているラッチ回路内のＰＭＯＳトランジスタ３０５はＯＮ状態となり、ＮＭＯＳトランジスタ３０１はＯＦＦ状態となる（図１９参照）。一方、ノードＮ３にゲート端子が接続されているラッチ回路内のＰＭＯＳトランジスタ３０６はＯＦＦ状態となり、ＮＭＯＳトランジスタ３０２はＯＮ状態となる（図１９参照）。さらに、２つのＮＭＯＳトランジスタ３０３及び３０４に印加されるゲート電圧Ｖｇ１及びＶｇ２はともに「Ｌ」状態となるので、ＮＭＯＳトランジスタ３０３及び３０４はＯＦＦ状態となる。それゆえ、差動ラッチ回路部３００内に定常電流（貫通電流）は流れない。従来の比較器４００は、上述のようにして動作する。
D. Schinkel, E. Mensink, E. Klumperink, E. Van Tuiji, B.Nauta："A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time"，IEEE，ISSCC 2007，Dig. of Tech. Paper，pp.314-315，Feb. 2007 米国特許第６，０８４，５３８号
上述した従来の比較器の回路構成では、前段の差動プリアンプ回路部及び後段の差動ラッチ回路部の動作を互いに極性の異なる２つのクロック信号でそれぞれ制御する。それゆえ、クロック回路の消費電力が大きいという問題がある。
また、従来の比較器では、極性の異なる２つのクロック信号間のタイミング・スキュー（ずれ）が発生すると、比較器の性能に大きな影響を与える。例えば図１８及び１９に示す比較器４００において、クロック端子２０８に入力されるクロック信号の立ち上がりのタイミングが、クロック端子３１１に入力されるクロック信号の立ち下がりのタイミングよりも早い場合、２つのＮＭＯＳトランジスタ３０１及び３０２、並びに、２つのＰＭＯＳトランジスタ３０５及び３０６からなるラッチ回路が動作する前に、差動ラッチ回路部２００内のＮＭＯＳトランジスタ３０３及び３０４のゲート電圧が「Ｌ」状態となる。この場合、ラッチ回路が動作してもノードＮ３及びＮ４間に電位差が生じず、入力電圧値の比較が困難となり、比較器４００が誤動作する。
また、逆に、クロック端子２０８に入力されるクロック信号の立ち上がりのタイミングが、クロック端子３１１に入力されるクロック信号の立ち下がりのタイミングよりも遅い場合、ラッチ回路が動作した時点においても、ＮＭＯＳトランジスタ３０３及び３０４のゲート電圧が「Ｈ」状態のままである。この場合、ＮＭＯＳトランジスタ３０３及び３０４のゲート電圧がともにＯＮ状態となり、ラッチ回路に大きな貫通電流が流れる。
上記問題を発生させずに比較器を正常動作させるためには、極性の異なる２つのクロック信号の立ち上がり／立ち下がりのタイミングを非常に精度良く合わせる必要がある。具体的には、従来の比較器は、上述のように、状態を切換えた直後に発生する差動プリアンプ回路部からの２つの出力電圧の差を利用して動作する。状態を切換えてから差動プリアンプ回路部からの２つの出力電圧に差が生じ始めるまでの時間ｔｄは、図２０（ａ）に示すように、約５０〜１００ｐｓｅｃである。それゆえ、上記問題を解決するためには、極性の異なる２つのクロック信号間のタイミングずれを数ｐｓｅｃ程度以内にする必要がある。しかしながら、この場合には、極性の異なる２つのクロック信号間のタイミングを高精度で制御する必要があるため、非常に使い難いという問題があった。
本発明は、上記問題を解決するためになされたものであり、本発明の目的は、上述した極性の異なる２つのクロック信号間のタイミングずれにより生じる問題を解消し、且つ、低電力動作が可能な比較器及びそれを備えるＡ／Ｄ変換器を提供することである。
上記問題を解決するために、本発明の比較器では、第１及び第２入力電圧信号、並びに、クロック信号が入力され、クロック信号に基づいて動作し、第１及び第２入力電圧信号の値にそれぞれ対応し且つ増幅された第１及び第２出力電圧信号を出力する差動増幅回路部を備える構成とした。さらに、本発明の比較器では、第１及び第２出力電圧信号に基づいて動作し、第１及び第２入力電圧信号の比較結果を保持し且つ出力する差動ラッチ回路部を備える構成とした。すなわち、本発明では、差動増幅回路部から出力された第１及び第２出力電圧信号を用いて、差動ラッチ回路部の動作を制御する。
また、本発明のアナログデジタル変換器では、入力電圧信号、該入力電圧信号と比較する参照電圧信号及びクロック信号が入力され、入力電圧信号と参照電圧信号との比較結果を出力する上記本発明の複数の比較器と、複数の比較器から出力される比較結果に基づいて、入力電圧信号に対応するデジタル信号を出力するエンコーダとを備える構成とした。
本発明では、差動増幅回路部の動作はクロック信号で制御するが、差動ラッチ回路部の動作は、差動増幅回路部から出力された第１及び第２出力電圧信号により制御する。それゆえ、差動ラッチ回路部の制御する信号（第１及び第２出力電圧信号）の立ち上がり／立ち下がりのタイミングは差動増幅回路部に入力されるクロック信号のタイミングに依存しない。したがって、本発明によれば、上述した極性の異なる２つのクロック信号間のタイミングずれにより生じる問題を解消することができる。
また、本発明によれば、比較器に入力するクロック信号は、差動増幅回路部に入力するクロック信号のみであるので、従来に比べて低電力で、比較器及びそれを備えたＡ／Ｄ変換器の駆動が可能になる。
以下、本発明の実施形態に係る比較器及びＡ／Ｄ変換器の例を、図面を参照しながら、以下の順で説明する。なお、本発明は以下の例に限定されるものではない。
１．第１の実施形態：基本構成例
２．第２の実施形態：オフセット電圧補償回路部を備える第１の構成例
３．第３の実施形態：オフセット電圧補償回路部を備える第２の構成例
４．第４の実施形態：補間機能を備える構成例
＜１．第１の実施形態＞
［比較器の構成］
図１に、本実施形態の比較器の回路構成を示す。比較器１０は、主に、入力側（前段）に配置されたダイナミックな差動プリアンプ回路部２０と、出力側（後段）に配置された差動ラッチ回路部３０とで構成される。なお、図１中の符号Ｇ、Ｓ及びＤはそれぞれトランジスタのゲート端子、ソース端子及びドレイン端子を示している。
差動プリアンプ回路部２０（差動増幅回路部）は、３つのＮＭＯＳトランジスタ２１〜２３と、２つのＰＭＯＳトランジスタ２４及び２５とで構成される。図１に示す本実施形態の比較器１０の構成と、図１８に示す従来の比較器４００の構成との比較から明らかなように、本実施形態の差動プリアンプ回路部２０は、従来の差動プリアンプ回路部２００と同様の構成である。以下、差動プリアンプ回路部２０を構成する各トランジスタ間の接続関係を説明する。
正転側のＮＭＯＳトランジスタ２１（以下、第１ＭＯＳトランジスタという）のゲート端子は、一方の入力電圧信号Ｖｉ１（第１入力電圧信号）が入力される入力端子２６に接続される。
反転側のＮＭＯＳトランジスタ２２（以下、第２ＭＯＳトランジスタという）のゲート端子は、他方の入力電圧信号Ｖｉ２（第２入力電圧信号）が入力される入力端子２７に接続される。
ＮＭＯＳトランジスタ２３（以下、第３ＭＯＳトランジスタという）のゲート端子は、差動プリアンプ回路部２０の動作を制御するクロック信号ＣＬＫが入力されるクロック端子２８に接続される。第３ＭＯＳトランジスタ２３のドレイン端子（入力側端子）は、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２のソース端子（出力側端子）に接続される。また、第３ＭＯＳトランジスタ２３のソース端子（出力側端子）は接地される。
ＰＭＯＳトランジスタ２４（以下、第４ＭＯＳトランジスタという）のゲート端子は、クロック端子２８に接続される。第４ＭＯＳトランジスタ２４のソース端子（入力側端子）は電源電圧Ｖｓの入力端子４１に接続される。また、第４ＭＯＳトランジスタ２４のドレイン端子（出力側端子）は第１ＭＯＳトランジスタ２１のドレイン端子（入力側端子）に接続される。
ＰＭＯＳトランジスタ２５（以下、第５ＭＯＳトランジスタという）のゲート端子は、クロック端子２８に接続される。第５ＭＯＳトランジスタ２５のソース端子（入力側端子）は電源電圧Ｖｓに入力端子４１に接続される。また、第５ＭＯＳトランジスタ２５のドレイン端子（出力側端子）は第２ＭＯＳトランジスタ２２のドレイン端子（入力側端子）に接続される。
本実施形態では、クロック端子２８に入力されるクロック信号ＣＬＫにより第４ＭＯＳトランジスタ２４及び第５ＭＯＳトランジスタ２５をＯＮ／ＯＦＦ制御して、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタの活性／不活性（動作）を制御する。
また、差動プリアンプ回路部２０の一方の出力電圧Ｖｇ１は、差動プリアンプ回路部２０内の第１ＭＯＳトランジスタ２１と第４ＭＯＳトランジスタ２４との接続点Ｎ１（第１接続点：以下、ノードＮ１という）から出力される。ノードＮ１は、差動ラッチ回路部３０内の後述する２つのＮＭＯＳトランジスタ３３及び３９、並びに、ＰＭＯＳトランジスタ３７のゲート端子に接続される。そして、本実施形態では、入力端子２６に入力された電圧信号Ｖｉ１に対応し且つ増幅された電圧Ｖｇ１がノードＮ１から出力され、その電圧信号Ｖｇ１を差動ラッチ回路部３０の動作を制御するための一つのクロック信号ＣＬＫ１として用いる。
差動プリアンプ回路部２０の他方の出力電圧Ｖｇ２は、差動プリアンプ回路部２０内の第２ＭＯＳトランジスタ２２と第５ＭＯＳトランジスタ２５との接続点Ｎ２（第２接続点：以下、ノードＮ２という）から出力される。ノードＮ２は、差動ラッチ回路部３０内の後述する２つのＮＭＯＳトランジスタ３４及び４０、並びに、ＰＭＯＳトランジスタ３８のゲート端子に接続される。そして、本実施形態では、入力端子２７に入力された電圧信号Ｖｉ２に対応し且つ増幅された電圧信号Ｖｇ２がノードＮ２から出力され、その電圧信号Ｖｇ２を差動ラッチ回路部３０の動作を制御するためのもう一つのクロック信号ＣＬＫ２として用いる。
一方、差動ラッチ回路部３０は、６つのＮＭＯＳトランジスタ３１〜３４、３９及び４０と、４つＰＭＯＳトランジスタ３５〜３８とで構成される。以下、差動ラッチ回路部３０を構成する各トランジスタ間の接続関係を説明する。
ＮＭＯＳトランジスタ３１（以下、第６ＭＯＳトランジスタという）のゲート端子は、ＰＭＯＳトランジスタ３５（以下、第１０ＭＯＳトランジスタという）のゲート端子に接続される。第６ＭＯＳトランジスタ３１のドレイン端子（入力側端子）は、第１０ＭＯＳトランジスタ３５のドレイン端子（出力側端子）に接続される。また、第６ＭＯＳトランジスタ３１のソース端子（出力側端子）は接地される。
ＮＭＯＳトランジスタ３２（以下、第７ＭＯＳトランジスタという）のゲート端子は、ＰＭＯＳトランジスタ３６（以下、第１１ＭＯＳトランジスタという）のゲート端子に接続される。第７ＭＯＳトランジスタ３２のドレイン端子（入力側端子）は、第１１ＭＯＳトランジスタ３６のドレイン端子（出力側端子）に接続される。また、第７ＭＯＳトランジスタ３２のソース端子（出力側端子）は、接地される。
第６ＭＯＳトランジスタ３１のドレイン端子と第１０ＭＯＳトランジスタ３５のドレイン端子との接続点Ｎ３（第３接続点：以下、ノードＮ３という）は、第７ＭＯＳトランジスタ３２のゲート端子と第１１ＭＯＳトランジスタ３６のゲート端子との接続点（第５接続点）、及び、一方の出力電圧Ｖｏ１が出力される出力端子４２に接続される。
また、第７ＭＯＳトランジスタ３２のドレイン端子と第１１ＭＯＳトランジスタ３６のドレイン端子との接続点Ｎ４（第４接続点：以下、ノードＮ４という）は、第６ＭＯＳトランジスタ３１のゲート端子と第１０ＭＯＳトランジスタ３５のゲート端子との接続点（第６接続点）、及び、他方の出力電圧Ｖｏ２が出力される出力端子４３に接続される。すなわち、第６ＭＯＳトランジスタ３１、第７ＭＯＳトランジスタ３２、第１０ＭＯＳトランジスタ３５及び第１１ＭＯＳトランジスタ３６によりラッチ回路が構成される。
ＮＭＯＳトランジスタ３３（以下、第８ＭＯＳトランジスタという）のゲート端子は、差動プリアンプ回路部２０内のノードＮ１に接続される。第８ＭＯＳトランジスタ３３のドレイン端子（入力側端子）は、第６ＭＯＳトランジスタ３１のドレイン端子（入力側端子）に接続される。また、第８ＭＯＳトランジスタ３３のソース端子（出力側端子）は接地される。
ＮＭＯＳトランジスタ３４（以下、第９ＭＯＳトランジスタという）のゲート端子は、差動プリアンプ回路部２０内のノードＮ２に接続される。第９ＭＯＳトランジスタ３４のドレイン端子（入力側端子）は、第７ＭＯＳトランジスタ３２のドレイン端子（入力側端子）に接続される。また、第９ＭＯＳトランジスタ３４のソース端子（出力側端子）は接地される。
ＰＭＯＳトランジスタ３７（以下、第１２ＭＯＳトランジスタという）は、第６ＭＯＳトランジスタ３１及び第１０ＭＯＳトランジスタ３５からなるインバータの動作を制御するトランジスタである。第１２ＭＯＳトランジスタ３７のゲート端子は、差動プリアンプ回路部２０内のノードＮ１に接続され、第１２ＭＯＳトランジスタ３７は、ノードＮ１から出力される電圧信号Ｖｇ１（ＣＬＫ１）によりＯＮ／ＯＦＦ制御される。また、第１２ＭＯＳトランジスタ３７のソース端子（入力側端子）は、電源電圧Ｖｓにの入力端子４１に接続される。さらに、第１２ＭＯＳトランジスタ３７のドレイン端子（出力側端子）は、第１０ＭＯＳトランジスタ３５のソース端子（入力側端子）に接続される。
ＰＭＯＳトランジスタ３８（以下、第１３ＭＯＳトランジスタという）は、第７ＭＯＳトランジスタ３２及び第１１ＭＯＳトランジスタ３６からなるインバータの動作を制御するトランジスタである。第１３ＭＯＳトランジスタ３８のゲート端子は、差動プリアンプ回路部２０内のノードＮ２に接続され、第１３ＭＯＳトランジスタ３８は、ノードＮ２から出力される電圧信号Ｖｇ２（ＣＬＫ２）によりＯＮ／ＯＦＦ制御される。また、第１３ＭＯＳトランジスタ３８のソース端子（入力側端子）は、電源電圧Ｖｓにの入力端子４１に接続される。さらに、第１３ＭＯＳトランジスタ３８のドレイン端子（出力側端子）は第１１ＭＯＳトランジスタ３６のソース端子（入力側端子）に接続される。
また、ＮＭＯＳトランジスタ３９（以下、第１４ＭＯＳトランジスタという）のゲート端子は、差動プリアンプ回路部２０内のノードＮ１に接続される。第１４ＭＯＳトランジスタ３９のドレイン端子（入力側端子）は、第１０ＭＯＳトランジスタ３５のソース端子（入力側端子）に接続される。また、第１４ＭＯＳトランジスタ３９のソース端子（出力側端子）は接地される。
ＮＭＯＳトランジスタ４０（以下、第１５ＭＯＳトランジスタという）のゲート端子は、差動プリアンプ回路部２０内のノードＮ２に接続される。第１５ＭＯＳトランジスタ４０のドレイン端子（入力側端子）は、第１１ＭＯＳトランジスタ３６のソース端子（入力側端子）に接続される。また、第１５ＭＯＳトランジスタ４０のソース端子（出力側端子）は接地される。
本実施形態において、第１４ＭＯＳトランジスタ３９を設ける理由及び効果は次の通りである。第１０ＭＯＳトランジスタ３５と第１２ＭＯＳトランジスタ３６との接続点に電荷が残っていると、ノイズの影響により比較器１０が誤動作する可能性がある。しかしながら、図１に示すように第１４ＭＯＳトランジスタ３９を設けると、第１０ＭＯＳトランジスタ３５と第１２ＭＯＳトランジスタ３７との接続点に残った電荷を第１４ＭＯＳトランジスタ３９により放電することができ、誤動作を確実に防止することができる。また、第１５ＭＯＳトランジスタ４０を設ける理由及び効果も、上述した理由及び効果と同様である。なお、ノイズの影響が小さい場合には、第１４ＭＯＳトランジスタ３９及び第１５ＭＯＳトランジスタ４０を設けなくても良い。
なお、本発明の比較器の構成は図１の例に限定されず、電源電圧Ｖｓと接地点とを反転して、図１中のＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、且つ図１中のＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えてもよい。
［比較器の動作］
次に、本実施形態の比較器１０の動作を図２〜４を参照しながら説明する。図２は、比較器１０の動作の前段階（準備段階）の状態（以下、この状態を状態１という）を示す図である。図３は、比較器１０の動作時の状態（以下、この状態を状態２という）を示す図である。また、図４（ａ）〜（ｃ）は、それぞれ比較器１０の出力電圧、差動プリアンプ回路部２０の出力電圧及び比較器１０を制御するクロック信号の時間変化を示す図である。
状態１では、クロック端子２８に［Ｌ］状態のクロック電圧が入力される。これにより、差動プリアンプ回路部２０内の第４ＭＯＳトランジスタ２４及び第５ＭＯＳトランジスタ２５がＯＮ状態となり、第３ＭＯＳトランジスタ２３はＯＦＦ状態となる（図２参照）。
この場合、第３ＭＯＳトランジスタ２３はＯＦＦ状態であるので、差動プリアンプ回路部２０内を貫通する電流は流れないが、第４ＭＯＳトランジスタ２４及び第５ＭＯＳトランジスタ２４がＯＮ状態であるので、電源電圧Ｖｓにより、差動プリアンプ回路部２０内のノードＮ１及びＮ２の電圧が上昇する。この結果、差動プリアンプ回路部２０内のノードＮ１及びＮ２からそれぞれ出力される電圧Ｖｇ１及びＶｇ２はともに「Ｈ」状態となる。
そして、ノードＮ１から出力される「Ｈ」状態の電圧Ｖｇ１（ＣＬＫ１）は、差動ラッチ回路部３０内の第８ＭＯＳトランジスタ３３、第１２ＭＯＳトランジスタ３７及び第１４ＭＯＳトランジスタ３９のゲート端子に入力される。これにより、第１２ＭＯＳトランジスタ３７はＯＦＦ状態となり、第８ＭＯＳトランジスタ３３及び第１４ＭＯＳトランジスタ３９はＯＮ状態となる。
一方、ノードＮ２から出力される「Ｈ」状態の電圧Ｖｇ２（ＣＬＫ２）は、差動ラッチ回路部３０内の第９ＭＯＳトランジスタ３４、第１３ＭＯＳトランジスタ３８及び第１５ＭＯＳトランジスタ４０のゲート端子に入力される。これにより、第１３ＭＯＳトランジスタ３８はＯＦＦ状態となり、第９ＭＯＳトランジスタ３４及び第１５ＭＯＳトランジスタ４０はＯＮ状態となる。
上述のように、状態１では、第１２ＭＯＳトランジスタ３７及び第１３ＭＯＳトランジスタ３８はともにＯＦＦ状態であるので、第６ＭＯＳトランジスタ３１、第７ＭＯＳトランジスタ３２、第１０ＭＯＳトランジスタ３５及び第１１ＭＯＳトランジスタ３６からなるラッチ回路に電源電圧Ｖｓ側から電流は流れない。また、第８ＭＯＳトランジスタ３３及び第９ＭＯＳトランジスタ３４はＯＮ状態であるので、差動ラッチ回路部３０内のノードＮ３及びＮ４の電位は、アースと同電位、すなわちゼロ電位となる。この結果、比較器１０の出力端子４２及び４３からそれぞれ出力される電圧Ｖｏ１及びＶｏ２はともに「Ｌ」状態となる（図２参照）。なお、この状態１では、差動プリアンプ回路部２０及び差動ラッチ回路部３０を貫通する電流は流れない。
また、状態１では、第１４ＭＯＳトランジスタ３９はＯＮ状態となるので、第１０ＭＯＳトランジスタ３５と第１２ＭＯＳトランジスタ３７との接続点に残っている電荷を完全に放電することができる。また、同様に、状態１では、第１５ＭＯＳトランジスタ４０がＯＮ状態となるので、第１１ＭＯＳトランジスタ３６と第１３ＭＯＳトランジスタ３８との接続点に残っている電荷を完全に放電することができる。
なお、図４（ａ）〜（ｃ）に示す特性中では時刻ｔ１以前の特性が、状態１における比較器１０の出力電圧Ｖｏ１及びＶｏ２、差動プリアンプ回路部２０の出力電圧Ｖｇ１及びＶｇ２、並びに、クロック電圧の変化の様子を示している。ただし、図４（ａ）〜（ｃ）の特性では、「Ｈ」状態が１Ｖに対応し、「Ｌ」状態が０Ｖに対応している。
次に、比較器１０の動作時の状態（状態２）を図３を参照しながら説明する。ただし、図３の例では、比較器１０の一方の入力端子２６に入力される電圧値Ｖｉ１が、他方の入力端子２７に入力される電圧値Ｖｉ２より大きい（Ｖｉ１＞Ｖｉ２）の場合を考える。
状態２では、クロック端子２８に入力されるクロック電圧が［Ｈ］状態に変化する。これにより、差動プリアンプ回路部２０内の第４ＭＯＳトランジスタ２４及び第５ＭＯＳトランジスタ２５はＯＦＦ状態となり、第３ＭＯＳトランジスタ２３はＯＮ状態となる。状態１（準備段階）では、差動プリアンプ回路部２０内のノードＮ１及びＮ２の電圧値は「Ｈ」状態であったので、状態２において第３ＭＯＳトランジスタ２３がＯＮ状態になると、第１ＭＯＳトランジスタ２１、第２ＭＯＳトランジスタ２２及び第３ＭＯＳトランジスタ２３を介して、ノードＮ１及びＮ２からアースに電流が流れる。この結果、ノードＮ１及びＮ２の電圧値は時間の経過とともに低下し、「Ｌ」状態に遷移する。
ただし、この際、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２には、これらのトランジスタのゲート端子に印加されている電圧値Ｖｉ１及びＶｉ２に対応した電流が流れる。図３の例では、Ｖｉ１＞Ｖｉ２であるので、第１ＭＯＳトランジスタ２１を流れる電流は第２ＭＯＳトランジスタ２２を流れる電流より大きくなる。その結果、ノードＮ１における電圧Ｖｇ１の時間に対する電圧降下率は、ノードＮ２における電圧Ｖｇ２の時間に対する電圧降下率より大きくなる。
この様子を図４（ｂ）に示す。比較器１０の状態を状態２に切換えた後（時刻ｔ１以降）は、ノードＮ１における電圧Ｖｇ１の方が、ノードＮ２における電圧Ｖｇ２より早く「Ｌ」状態に遷移する。それゆえ、動作開始から電圧Ｖｇ２が「Ｌ」状態に遷移するまでの期間は、電圧Ｖｇ２（ＣＬＫ２）は電圧Ｖｇ１（ＣＬＫ１）より高くなる。すなわち、電圧Ｖｇ２の遷移期間中は、差動ラッチ回路部３０内の第９ＭＯＳトランジスタ３３のゲート電圧は、第８ＭＯＳトランジスタ３３のゲート電圧より高くなる。また、状態２では、電圧Ｖｇ１の方が、電圧Ｖｇ２より早く「Ｌ」状態に遷移するので、第８ＭＯＳトランジスタ３３が、第９ＭＯＳトランジスタ３４より先にＯＦＦ状態になる。
また、ノードＮ２における電圧Ｖｇ２の遷移期間中には、差動ラッチ回路部３０内の第１２ＭＯＳトランジスタ３７及び第１３ＭＯＳトランジスタ３８のゲート電圧（Ｖｇ１及びＶｇ２）が低下し始める。これにより、第１２ＭＯＳトランジスタ３７及び第１３ＭＯＳトランジスタ３８はともにＯＮ状態に近づくので、第６ＭＯＳトランジスタ３１、第７ＭＯＳトランジスタ３２、第１０ＭＯＳトランジスタ３５及び第１１ＭＯＳトランジスタ３６からなるラッチ回路に電流が流れ始める。しかしながら、この際、差動ラッチ回路部３０内の第８ＭＯＳトランジスタ３３は、第９ＭＯＳトランジスタ３４より先にＯＦＦ状態に近づくので、ノードＮ３における電圧Ｖｏ１がノードＮ４における電圧Ｖｏ２よりわずかに高くなる。
ノードＮ２における電圧Ｖｇ２の遷移期間中の比較器１０の出力電圧Ｖｏ１及びＶｏ２、差動プリアンプ回路部２０の出力電圧Ｖｇ１及びＶｇ２、並びに、クロック電圧の変化の様子を図４（ａ）〜（ｃ）を参照しながら具体的に説明する。比較器１０の状態を状態２に切換えると（時刻ｔ１以降）、上記ラッチ回路に電流が流れ始めるので、ノードＮ３及びＮ４の電圧値Ｖｏ１及びＶｏ２はともに「Ｌ」状態から上昇し始める（図４（ａ）参照）。しかしながら、ノードＮ２の電圧Ｖｇ２の遷移期間中には、第９ＭＯＳトランジスタ３４のゲート電圧Ｖｇ２と、第８ＭＯＳトランジスタ３３のゲート電圧Ｖｇ１との間に電位差（Ｖｇ２＞Ｖｇ１）が生じるので（図４（ｂ）参照）、図４（ａ）中の時刻ｔ２付近で、ノードＮ３における電圧Ｖｏ１がノードＮ４における電圧Ｖｏ２より高くなり始める。なお、状態を切換えてから、ノードＮ３の電圧値Ｖｏ１がノードＮ４の電圧値Ｖｏ２より高くなり始めるまでの期間ｔｄは約５０〜１００ｐｓｅｃ程度である。
これにより、ノードＮ３にゲート端子が接続されている第７ＭＯＳトランジスタ３２の状態は、よりＯＮ状態に近づく。また、ノードＮ３にゲート端子が接続されているもう一方の第１１ＭＯＳトランジスタ３６の状態は、よりＯＦＦ状態に近づく。この結果、第７ＭＯＳトランジスタ３２に電流が流れやすくなり、ノードＮ４の電圧が低下し始める。
また、この際、ノードＮ３の電圧Ｖｏ１がノードＮ４の電圧Ｖｏ２に比べて高くなることにより、ノードＮ４にゲート端子が接続されている第６ＭＯＳトランジスタ３１の状態は、よりＯＦＦ状態に近づく。また、ノードＮ４にゲート端子が接続されているもう一方の第１０ＭＯＳトランジスタ３５の状態は、よりＯＮ状態に近づく。この結果、第６ＭＯＳトランジスタ３１に電流が流れ難くなり、ノードＮ３の電圧が上昇し始める。
差動ラッチ回路部３０内では、ノードＮ２の電圧Ｖｇ２の遷移期間中に上述のような作用が時間とともに繰り返され、ノードＮ３の電圧値Ｖｏ１は上昇し続け、ノードＮ４の電圧値Ｖｏ２は低下し続ける（図４（ａ）参照）。すなわち、ノードＮ２の電圧Ｖｇ２の遷移期間中は、第６ＭＯＳトランジスタ３１、第７ＭＯＳトランジスタ３２、第１０ＭＯＳトランジスタ３５及び第１１ＭＯＳトランジスタ３６からなるラッチ回路内に正帰還が作用し、最終的にはノードＮ３における電圧Ｖｏ１が［Ｈ］状態に固定され、ノードＮ４における電圧Ｖｏ２は［Ｌ］状態に固定される。これにより、入力電圧Ｖｉ１及びＶｉ２の比較状態（比較結果）は、差動ラッチ回路部３０内で保持されるとともに出力端子４２及び４３から出力される。
なお、ノードＮ３及びＮ４の電圧値（出力電圧）が固定された後、第８ＭＯＳトランジスタ３３及び第９ＭＯＳトランジスタ３４に印加されるゲート電圧Ｖｇ１（ＣＬＫ１）及びＶｇ２（ＣＬＫ２）はともに「Ｌ」状態となり、両トランジスタはＯＦＦ状態となるので、差動ラッチ回路部３０内に定常電流は流れない。
本実施形態の比較器１０は、上述のようにして動作する。なお、本実施形態の比較器１０において、動作時の出力電圧Ｖｏ１及びＶｏ２の状態（「Ｌ」状態または「Ｈ」状態）の組み合わせは、入力電圧Ｖｉ１及びＶｉ２の大小関係により変化する。また、比較器１０の出力信号としては、出力電圧Ｖｏ１及びＶｏ２のいずれか一方を用いてもよいし、両者の差を用いてもよい。
上述の動作説明から明らかなように、本実施形態の比較器１０は、図１８〜２０で説明した従来の比較器４００と同様の動作をすることが分かる。ただし、本実施形態では、差動プリアンプ回路部２０からの出力信号（Ｖｇ１及びＶｇ２）を用いて差動ラッチ回路部３０の動作を制御しているので、差動ラッチ回路部３０の動作を制御する電圧信号（Ｖｇ１及びＶｇ２）の立ち上がり／立ち下がりのタイミングは、差動プリアンプ回路部２０に入力されるクロック信号ＣＬＫのタイミングに依存しない。それゆえ、本実施形態では、従来の比較器４００において極性の異なる２つのクロック信号間のタイミングずれにより生じる問題を解消することができる。したがって、本実施形態の比較器１０では、従来に比べてより安定した動作が可能になる。
さらに、本実施形態では、比較器１０に入力するクロック信号は１つであるので、クロック回路を従来より減らすことができるので、従来に比べて低電力で駆動させることができる。
また、本実施形態の比較器１０では、第６ＭＯＳトランジスタ３１及び第１０ＭＯＳトランジスタ３５からなるインバータ内を流れる電流は、第１２ＭＯＳトランジスタ３７及び第８ＭＯＳトランジスタ３３により制御される。本実施形態では、第１２ＭＯＳトランジスタ３７及び第８ＭＯＳトランジスタ３３のゲート端子に入力される制御信号（Ｖｇ１）が共通であるので、第１２ＭＯＳトランジスタ３７によりインバータ内に電流を押し込む動作と、第８ＭＯＳトランジスタ３３によりインバータ内に電流を引き込む動作とが同期して行われる。すなわち、これらのトランジスタからなる回路は、プッシュプル型の電流制御回路となっている。また、第１３ＭＯＳトランジスタ３８、第１１ＭＯＳトランジスタ３６、第７ＭＯＳトランジスタ３２及び第９ＭＯＳトランジスタ３４で構成されている回路も同様にプッシュプル型の電流制御回路となっている。それゆえ、本実施形態では、この電流のプッシュプル作用により、第６ＭＯＳトランジスタ３１、第７ＭＯＳトランジスタ３２、第１０ＭＯＳトランジスタ３５及び第１１ＭＯＳトランジスタ３６からなるラッチ回路の動作速度、すなわち、比較器１０の動作速度を早くすることができ、感度を高めることができる。
ここで、図５に、本実施形態の比較器１０及び従来の比較器４００の感度特性を示す。図５の特性の横軸は、遷移電圧ΔＶｉｎ（参照電圧と入力電圧の差）から比較器のオフセット電圧Ｖｏｆｆｓｅｔを差し引いた値である。図５中の横軸の０Ｖの位置が比較器から出力される信号が「Ｈ」状態または「Ｌ」状態のいずれであるかを区別する閾値電圧となる。また、図５の縦軸は、比較器が「Ｈ」状態の信号を出力する確率Ｐであり、横軸の電圧値がプラス側に向かうほど比較器が「Ｈ」状態の信号を出力する確率Ｐが高くなる。なお、図５中の菱形印の特性４５が本実施形態の比較器１０の感度特性であり、四角印の特性４６が従来の比較器４００の感度特性である。
なお、理想的な比較器では、横軸の電圧値０Ｖを基準にして、それよりプラス側であれば１００％の確率で「Ｈ」状態の信号が比較器から出力され、それよりマイナス側であれば１００％の確率で「Ｌ」状態の信号が比較器から出力される。しかしながら、実際の比較器では、回路の熱雑音等の影響により、図５に示すように、電圧値０Ｖ近傍で傾きを持った感度特性となり、電圧値０Ｖ近傍で「Ｈ」状態の信号が出力される確率Ｐは約５０％となる。感度が高く且つ高精度な比較器を得るためには、図５に示すような感度特性において、電圧値０Ｖ近傍における感度特性の傾きをより大きくする必要がある。
図５から明らかなように、本実施形態の比較器１０の感度特性４５の電圧値０Ｖ近傍における傾きは、従来の比較器４００のそれより大きくなる。また、図５に示す感度特性の標準偏差ΔＶｍ（σ）を求めると、本実施形態の標準偏差はΔＶｉｎ（σ）＝０．６６ｍＶであるのに対して、従来の比較器４００の標準偏差はΔＶｉｎ（σ）＝２．１ｍＶとなる。この結果から、本実施形態の比較器１０の感度は、従来の比較器１０の感度に比べて約３倍向上していることが分かる。
以上のことから、本実施形態では、従来の比較器に比べて、低電力で且つより安定した動作が可能であるとともに、高感度（高精度）で動作する比較器を提供することができる。
［Ａ／Ｄ変換器の構成］
次に、上述した本実施形態の比較器１０を適用したＡ／Ｄ変換器の一例を説明する。図６に、そのＡ／Ｄ変換器の構成例を示す。図６に示すＡ／Ｄ変換器１３は、並列型のＡ／Ｄ変換器であり、主に、並列配置された複数の比較器１０ａ〜１０ｈと、並列配置された複数のＮＡＮＤ回路１１ａ〜１１ｇと、エンコーダ１２と、直列接続された複数の抵抗Ｒ０〜Ｒ８とで構成される。
比較器１０ａ〜１０ｈの正極側の各入力端子は、各抵抗間の接続点に接続され、電源電圧ＶＤＤを各抵抗Ｒ０〜Ｒ８で抵抗分割した参照電圧（Ｖ１〜Ｖ８のいずれか）が入力される。一方、比較器１０ａ〜１０ｈの負極側の各入力端子には、基準電圧と比較すべき入力電圧Ｖｉｎが入力される。すなわち、抵抗Ｒ０〜Ｒ８で抵抗分割された参照電圧Ｖ１〜Ｖ８のいずれかが図１中の入力電圧Ｖｉ１及びＶｉ２の一方になり、比較すべき入力電圧Ｖｉｎが他方となる。
また、ＮＡＮＤ回路１１ａ〜１１ｇのそれぞれにおいて、２つの入力端子のうち一方は反転している。以下では、反転している入力端子を反転入力端子といい、反転していない方の入力端子を通常入力端子という。そして、ＮＡＮＤ回路１１ａ〜１１ｇの各反転入力端子は、それぞれ比較器１０ａ〜１０ｈの出力端子に接続される。また、ＮＡＮＤ回路１１ａ〜１１ｇの各通常入力端子は、自身より高電位側に配置された隣のＮＡＮＤ回路の反転入力端子及び比較器の出力端子に接続される。また、ＮＡＮＤ回路１１ａ〜１１ｇの各出力端子はエンコーダ１０２に接続される。
図７に、一方の入力端子が反転しているＮＡＮＤ回路における入力信号と出力信号との関係を示す真理値表を示す。図７に示すように、本実施形態で用いるＮＡＮＤ回路では、入力信号の組み合わせ［Ａ，Ｂ］＝［１，０］の場合のみ信号「０」（「Ｌ」状態の信号）を出力し、それ以外の場合には信号「１」（「Ｈ」状態の信号）を出力する。
また、エンコーダ１２は、複数のＮＡＮＤ回路１１ａ〜１１ｇから出力された信号に基づいて、入力信号に対応する符号化（コード化）されたデジタル信号を出力する。
［Ａ／Ｄ変換器の動作］
次に、本実施形態のＡ／Ｄ変換器１３の動作を図６を参照しながら簡単に説明する。なお、図６に示す比較器１０ａ〜１０ｈは、Ｖｉｎが抵抗分割された参照電圧より大きい場合に信号「０」を出力し、小さい場合に信号「１」を出力するものとする。また、図６の例では、信号「１」が１Ｖに対応し、信号「０」が０Ｖに対応するものとする。さらに、図６には、ＶｉｎがＶ３より小さく且つＶ４より大きい場合（Ｖ３＞Ｖｉｎ＞Ｖ４）の例を示す。
入力電圧Ｖｉｎ（アナログ信号）がＡ／Ｄ変換器１３に入力されると、ＶｉｎはＶ３より小さく且つＶ４より大きいので、比較器１０ａ〜１０ｃの出力信号は、「１」となり、比較器１０ｄ〜１０ｈの出力信号は「０」となる。この結果、ＮＡＮＤ回路１１ａ及び１１ｂに入力される信号の組み合わせは［１，１］となり、ＮＡＮＤ回路１１ａ及び１１ｂの出力信号は「１」となる。また、ＮＡＮＤ回路１１ｃに入力される信号の組み合わせは［１，０］となり、ＮＡＮＤ回路１１ｃの出力信号は「０」となる。そして、ＮＡＮＤ回路１１ｄ〜１１ｇに入力される信号の組み合わせは［０，０］となり、ＮＡＮＤ回路１１ｄ〜１１ｇの出力信号は「１」となる。すなわち、ＮＡＮＤ回路１１ｃのみ出力信号が「０」となり、Ｖｉｎの範囲が確定する。
次いで、エンコーダ１２は、ＮＡＮＤ回路１１ａ〜１１ｇの出力信号に基づいて、入力電圧Ｖｉｎに対応する符号化されたデジタル信号を出力する。図６の例のＡ／Ｄ変換器１３は、上述のようにして動作する。図６に示すＡ／Ｄ変換器１３の構成例では、本実施形態の比較器１０を利用しているので、安定して動作させることができるとともに、高感度（高精度）で且つ低電力で動作させることができる。
＜第２の実施形態＞
通常、上述した比較器を構成するＮＭＯＳ及びＰＭＯＳトランジスタは微小なサイズで作製されるので、これらのトランジスタの閾電圧値にはばらつきが存在する。この場合、比較器に入力される２つの電圧間の差に基づいて出力信号を区別するための基準電圧にオフセットが発生する。また、このオフセット電圧は比較器毎に異なる。そして、比較器のオフセット電圧が大きいと誤動作する確率が高くなるので、このオフセット電圧をできる限り小さくすることが望ましい。
近年の微細なＣＭＯＳトランジスタを用いた比較器のオフセット電圧は、約３０ｍＶになる。しかしながら、分解能ＮビットのＡ／Ｄ変換器の量子化電圧ＶｑｎはＶｑｎ＝Ｖｐｐ／２Ｎで表されるので、信号振幅Ｖｐｐ＝２Ｖとし、Ｎ＝１０ｂｉｔとすれば、量子化電圧Ｖｑｎは２ｍＶ程度となる。この場合、基準を１／４ＬＳＢにすれば、０．５ｍＶ以下のオフセット電圧が必要となる。そこで、本実施形態では、第１の実施形態の比較器において、さらに、オフセット電圧を、例えば、数ｍＶ程度以下に抑制するための構成例を説明する。
［比較器の構成］
図８に、本実施形態の比較器の回路構成を示す。比較器５０は、主に、入力側（前段）に配置されたダイナミックな差動プリアンプ回路部２０と、出力側（後段）に配置された差動ラッチ回路部３０と、差動プリアンプ回路部２０に接続されたオフセット電圧補償回路部６０とで構成される。なお、図８に示す本実施形態の比較器５０において、図１に示す第１の実施形態の比較器１０と同様の構成部分には、同じ符号を付して説明する。
本実施形態の比較器５０の差動プリアンプ回路部２０及び差動ラッチ回路部３０は、第１の実施形態と同様の構成とする。それゆえ、ここでは、差動プリアンプ回路部２０及び差動ラッチ回路部３０の説明は省略する。なお、図８中の符号Ｇ、Ｓ及びＤはそれぞれトランジスタのゲート端子、ソース端子及びドレイン端子を示している。
オフセット電圧補償回路部６０は、主に、２つのＮＭＯＳトランジスタ６１及び６２（以下、それぞれ第１及び第２補償用ＭＯＳトランジスタという）と、これらのトランジスタのゲート電圧を調整する電圧調整部６３とを備える。なお、第１及び第２補償用ＭＯＳトランジスタ６１及び６２をＰＭＯＳトランジスタで構成してもよい。
また、図８では図示しないが、オフセット電圧補償回路部６０は、電圧調整部６３内のスイッチ６７及び６８の開閉を制御する制御回路部（図８では不図示）と、比較器５０のオフセット電圧補償動作と通常の比較動作とを切換える切換え部（図８では不図示）とを備える。
電圧調整部６３は、バイアス電源６４と、コンデンサ６５と、２つのチャージポンプ６６及び６９（以下、それぞれ第１及び第２チャージポンプという）と、２つのスイッチ６７及び６８とを備える。
第１チャージポンプ６６の出力端子はスイッチ６７の一方の端子に接続され、スイッチ６７の他方の端子はスイッチ６８の一方の端子に接続される。スイッチ６８の他方の端子は第２チャージポンプ６９の入力端子に接続され、第２チャージポンプ６９の出力端子は接地される。２つのスイッチ６７及び６８間の接続点はコンデンサ６５の接地されていない方の端子に接続される。
第１補償用ＭＯＳトランジスタ６１のゲート端子は、コンデンサ６５の接地されていない方の端子に接続される。第１補償用ＭＯＳトランジスタ６１のドレイン端子（入力側端子）は、差動プリアンプ回路部２０内の第１ＭＯＳトランジスタ２１及び第４ＭＯＳトランジスタ２４間の接続点に接続される。また、第１補償用ＭＯＳトランジスタ６１のソース端子（出力側端子）は、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２のソース端子（出力側端子）に接続される。
第２補償用ＭＯＳトランジスタ６２のゲート端子は、バイアス電源６４に接続される。第２補償用ＭＯＳトランジスタ６２のドレイン端子（入力側端子）は、差動プリアンプ回路部２０内の第２ＭＯＳトランジスタ２２及び第５ＭＯＳトランジスタ２５間の接続点に接続される。また、第２補償用ＭＯＳトランジスタ６２のソース端子（出力側端子）は、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２のソース端子（出力側端子）に接続される。
図９に、スイッチ６７及び６８の開閉を制御する制御回路部及びオフセット電圧補償動作と通常の比較動作とを切換える切換え部を含む比較器５０のより詳細な構成例を示す。図９中の破線で囲まれた領域７２及び７８がそれぞれ制御回路部及び切換え部である。なお、図９では、差動プリアンプ回路部２０及び差動ラッチ回路部３０は、まとめて一つの回路素子５１で表示し簡略化している。
制御回路部７２は、第１ＡＮＤ回路７０と、第２ＡＮＤ回路７１とで構成される。第１ＡＮＤ回路７０には、比較器５０の一方の出力電圧Ｖｏ１とキャリブレーション信号ＣＡＬが入力される。第１ＡＮＤ回路７０は、これらの入力信号に基づいて、スイッチ６８の開閉を制御する。一方、第２ＡＮＤ回路７１には、比較器５０の他方の出力電圧Ｖｏ２とキャリブレーション信号ＣＡＬが入力される。そして、第２ＡＮＤ回路７１は、これらの入力信号に基づいて、スイッチ６７の開閉を制御する。
切換え部７８は、比較器５０のオフセット電圧の補償動作と通常の比較動作とを切換えるための５つのスイッチ７３〜７７で構成される。
スイッチ７４は比較器５０の入力端子間に設けられており、また、その一方の端子がスイッチ７３が接続され、他方の端子がスイッチ７５に接続される。そして、スイッチ７３及びスイッチ７５のスイッチ７４と接続されていない方の端子は、オフセット電圧の補償動作時に比較器５０を動作させるための駆動バイアス電源Ｖｃｍの入力端子に接続される。これらのスイッチ７３〜７５の開閉制御は、第１及び第２ＡＮＤ回路７０及び７１に入力されるキャリブレーション信号ＣＡＬにより行われる。
一方、スイッチ７６は、入力端子２６と回路素子５１との間に設けられ、スイッチ７７は、入力端子２７と回路素子５１との間に設けられる。これらのスイッチの開閉制御は、キャリブレーション信号ＣＡＬとは逆位相の信号により制御される。
また、本実施形態では、比較器５０がオフセット電圧の補償動作している際には、スイッチ７３〜７５を閉じ且つスイッチ７６及びスイッチ７７を開けるように制御する。また、比較器５０が通常の比較動作をしている際には、スイッチ７３〜７５を開き且つスイッチ７６及びスイッチ７７を閉じるように制御する。
［オフセット電圧の補償動作］
次に、オフセット電圧の補償動作について説明するが、具体的な動作を説明する前に、本実施形態におけるオフセット電圧の補償動作の原理を説明する。
まず、比較器５０の入力端子２６及び２７間をショートして差動プリアンプ回路部２０内の第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２のゲート電圧を同電位する。この状態で比較器５０を動作させると、第１ＭＯＳトランジスタ２１（正転側のトランジスタ）及び第２ＭＯＳトランジスタ２２（反転側のトランジスタ）に電流が流れこむ。この際、比較器５０にオフセット電圧がある場合には、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２に流れ込む電流の値が異なる（アンバランスになる）。一方、比較器５０にオフセット電圧がない場合には、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２に流れ込む電流の値が等しくなる（バランスする）。
本実施形態の比較器５０の補償動作では、入力端子２６及び２７間をショートした状態で、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２に流れ込む電流の値が等しくなるように、第１及び第２補償用ＭＯＳトランジスタ６１及び６２のゲート電圧を相対的に調整する。ただし、本実施形態では、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２に流れ込む電流がバランスしているか否かの判定は、補償動作時に比較器５０から出力される信号Ｖｏ（Ｖｏ１及び／またはＶｏ２）の変化をモニターして判定する。
図５に示した比較器の感度特性で説明したように、遷移電圧ΔＶｉｎ（参照電圧と入力電圧の差）から比較器のオフセット電圧Ｖｏｆｆｓｅｔを差し引いた値が０Ｖ近傍で有る場合には、比較器から「Ｈ」状態の信号が出力される確率と「Ｌ」状態の信号が出力される確率はともにほぼ５０％となる。すなわち、入力電圧差が０Ｖであり、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２に流れ込む電流がバランスしている場合（オフセット電圧＝０Ｖ）には、比較器５０から「Ｈ」状態の信号が出力される確率と、「Ｌ」状態の信号が出力される確率はほぼ同じになる。
そこで、本実施形態では、補償動作時に、比較器５０から「Ｈ」状態の信号が出力される確率と、「Ｌ」状態の信号が出力される確率とが同じになるように、第１及び第２補償用ＭＯＳトランジスタ６１及び６２のゲート電圧を相対的に調整する。
次に、本実施形態におけるオフセット電圧の補償動作を図８〜１０を参照しながら具体的に説明する。なお、図１０は、補償動作中のコンデンサ６５の電位Ｖｃ、比較器５０の出力信号Ｖｏ及び補償動作時のクロック信号の変化を示す図である。
図１０の例では、第２補償用ＭＯＳトランジスタ６２のゲート端子に印加するバイアス電圧Ｖｂは所定の値とし、第１補償用ＭＯＳトランジスタ６１のゲート電圧Ｖｃ（コンデンサ６５の電位Ｖｃ）を調整することにより、オフセット電圧を補償する場合を説明する。また、図１０の例では、補償動作開始時には、比較器５０からは「Ｈ」状態の信号（Ｖｏ＝１Ｖ）が連続して出力される場合を考える（図１０中のＶｏ参照）。さらに、コンデンサ６５の電位Ｖｃを下げることにより、比較器５０からの出力を「Ｌ」状態の信号（Ｖｏ＝０Ｖ）に変えることができるものとする。
まず、キャリブレーション信号ＣＡＬによりスイッチ７３〜７５を閉じて、比較器５０を動作させ、オフセット電圧の補償動作を開始する。補償動作開始時には、比較器５０からは「Ｈ」状態の信号（図１０中のＶｏ＝１）が連続して出力されるので、コンデンサ６５の電位Ｖｃを下げる。この際、制御回路部７２によりスイッチ６８を閉じて第２チャージポンプ６９でコンデンサ６５を放電することによりコンデンサ６５の電位Ｖｃを下げる。
そして、比較器５０から「Ｌ」状態の信号（Ｖｏ＝０Ｖ）が出力されるまで、クロック単位で段階的にコンデンサ６５の電位Ｖｃを下げる（図１０中の段階８１）。これにより、クロック数が増加するとともに、オフセット電圧が減少する。そして、オフセット電圧が十分に小さくなると、比較器５０から「Ｌ」状態の信号が出力される。
比較器５０から「Ｌ」状態の信号が出力された後は、制御回路部７２によりスイッチ６８を開けて、代わりにスイッチ６７を閉じる。これにより、第１チャージポンプ６６によりコンデンサ６５が充電され、コンデンサ６５の電位Ｖｃが上がる（図１０中の段階８２）。この結果、比較器５０から「Ｈ」状態の信号（Ｖｏ＝１Ｖ）が出力される。
次いで、再度、制御回路部７２によりスイッチ６７を開けて、代わりにスイッチ６８を閉じる。これにより、第２チャージポンプ６９によりコンデンサ６５が放電され、コンデンサ６５の電位Ｖｃが下がる（図１０中の段階８３）。この結果、比較器５０から「Ｌ」状態の信号が出力される。このような動作を繰り返すと、図１０に示すように、比較器５０からは、「Ｈ」状態の信号と「Ｌ」状態の信号とが交互に出力されるような状態となる。この状態では、比較器５０から「Ｈ」状態の信号が出力される確率と、「Ｌ」状態の信号が出力される確率とがほぼ同じになっており、オフセット電圧が補償されている。
本実施形態の比較器５０では、上述のようにしてオフセット電圧を補償する。なお、補償動作の期間は、図１０に示すように、動作開始から、「Ｈ」状態の信号と「Ｌ」状態の信号とが比較器５０から交互に出力されるまでの時間が必要であり、例えば、約１μｓｅｃとすることができる。
なお、比較器５０のオフセット電圧の補償動作は、例えば、通常の比較動作の間に行う。その方法の一例を図１１に示す。図１１の例では、比較器５０のマスタークロック（図１１中の上段の波形）を用いて、比較動作のタイミングを制御するクロック信号（中段の波形）と、補償動作のタイミングを制御するクロック信号（下段の波形）を生成する。具体的には、両クロック信号の周期をマスタークロックの周期の２倍にし、且つ、両クロック信号において、クロック信号が「Ｈ」状態になるタイミングが互いに重ならないように位相をずらす。このような比較動作のタイミングを制御するクロック信号及び補償動作のタイミングを制御するクロック信号を用いると、オフセット電圧の補償動作と、通常の比較動作とを交互に行うことができる。
図１２に、本実施形態のオフセット電圧補償回路部６０を含む比較器５０のオフセット電圧と、従来の比較器４００（オフセット電圧補償回路なし）のオフセット電圧とを比較した図を示す。図１２（ａ）は、比較器５０を６４個並べて各比較器５０のオフセット電圧の分布を測定した結果であり、横軸は、比較器の数（並び番号）であり、縦軸は各比較器のオフセット電圧Ｖｏｆｆｓｅｔである。なお、図１２（ａ）中の実線の分布が、本実施形態の比較器５０のオフセット電圧の分布であり、破線の分布は従来の比較器４００のオフセット電圧の分布である。また、図１２（ｂ）は、オフセット電圧の統計分布を示す図である。
図１２（ａ）から明らかなように、本実施形態の比較器５０では、従来に比べてオフセット電圧の大きさが十分抑制されている。また、図１２（ｂ）に示すオフセット電圧の統計分布からオフセット電圧の標準偏差を求めると、従来の比較器４００のオフセット電圧の標準偏差ΔＶｏｆｆｓｅｔ（σ）＝１３．７ｍＶであったのに対して、本実施形態では、標準偏差ΔＶｏｆｆｓｅｔ（σ）＝１．６９ｍＶであった。すなわち、本実施形態の比較器５０では、オフセット電圧の標準偏差を、従来のそれに比べて約１／８に減少させることができた。
なお、本実施形態では、コンデンサ６５の電位Ｖｃ（第１補償用ＭＯＳトランジスタ６１のゲート電圧）を調整する例を説明したが、本発明はこれに限定されない。コンデンサ６５の電位Ｖｃだけでなく、バイアス電源６４の電圧Ｖｂ（第２補償用ＭＯＳトランジスタ６２のゲート電圧）も調整し、コンデンサ６５の電位Ｖｃとバイアス電圧Ｖｂとの電圧差を相対的に調整してもよい。
＜３．第３の実施形態＞
第３の実施形態では、オフセット電圧を抑制する機能を有する比較器の別の構成例を説明する。
［比較器の構成］
図１３に、本実施形態の比較器の回路構成を示す。比較器８０は、主に、入力側（前段）に配置されたダイナミックな差動プリアンプ回路部２０と、出力側（後段）に配置された差動ラッチ回路部３０と、その間に設けられたオフセット電圧補償回路部９０とで構成される。なお、図１３に示す本実施形態の比較器８０において、図１に示す第１の実施形態の比較器１０と同様の構成部分には、同じ符号を付して説明する。
本実施形態の比較器８０の差動プリアンプ回路部２０及び差動ラッチ回路部３０は、第１の実施形態と同様の構成とする。それゆえ、ここでは、差動プリアンプ回路部２０及び差動ラッチ回路部３０の説明は省略する。
オフセット電圧補償回路部９０は、主に、２つの可変容量素子９１及び９２と、２つの可変容量素子９１及び９２の容量制御を行う制御回路部（不図示）と、比較器８０のオフセット電圧補償動作と通常の比較動作とを切換える切換え部（不図示）とを備える。なお、制御回路部及び切換え部としては、例えば、第２の実施形態と同様の構成（図９参照）のものを用いることができる。
可変容量素子９１の一方の端子は、差動プリアンプ回路部２０内のノードＮ１に接続され、他方の端子は接地される。また、可変容量素子９２の一方の端子は、差動プリアンプ回路部２０内のノードＮ２に接続され、他方の端子は接地される。なお、各可変容量素子の容量の調整は、例えば、容量の異なる複数の容量素子を複数配置しておき、補償動作時にそれらのうちの少なくとも一つを選択するようなスイッチ回路を用いることにより制御することができる。
［オフセット電圧の補償動作］
本実施形態では、第２の実施形態と同様に、入力端子２６及び２７間をショートした状態で、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２に流れ込む電流の値が等しくなるように、２つの可変容量素子９１及び９２の容量を調整する。
ノードＮ１及びＮ２に流れる電流は、ノードＮ１及びＮ２に接続される容量の大きさによっても調整することができる。例えば、ノードに接続する容量素子の容量を大きくすると、電流が流れ難くなり、逆に容量が小さいと電流が流れ易くなる。すなわち、ノードに接続する容量素子の容量の大きさを変えることにより、ノードでの電圧降下を制御することができる。
それゆえ、本実施形態のオフセット電圧補償回路部９０においても、補償動作時に可変容量素子９１及び９２の容量を相対的に調整することにより、第２の実施形態と同様にして（図１０参照）、オフセット電圧を補償することができる。
また、本実施形態のオフセット電圧補償回路部９０の可変容量素子９１及び９２の容量の絶対値を大きくすると、差動プリアンプ回路部２０の出力線上にノイズが加わっても、可変容量素子９１及び９２のフィルタ作用によりそのノイズが吸収され、比較器８０の感度をより向上させることができる。それゆえ、この場合には、より高精度なＡ／Ｄ変換器を提供することができる。
＜４．第４の実施形態＞
第１の実施形態で説明したＡ／Ｄ変換器（図６参照）のような並列型のＡ／Ｄ変換器では、参照電圧と同等数の比較器を設ける。このような構成では、Ａ／Ｄ変換器の分解能をＮとすると、約２Ｎ個の参照電圧が必要となる。例えば、分解能Ｎ＝１０ｂｉｔとすると、１０２４個の参照信号が必要となり、同等数（１０００個程度）の比較器を設ける必要がある。Ａ／Ｄ変換器の入力端子に接続される比較器の数が多くなると、Ａ／Ｄ変換器の入力側からみた容量が大きくなり、Ａ／Ｄ変換器の周波数特性が劣化する。
この問題を解決するために、参照電圧の数を減らす必要があるが、その場合には分解能が劣化する。そこで、分解能を維持しつつ参照電圧の数を減らす方法として、抵抗分割等により実際に得られる２つの参照電圧間（一補間電圧区間）の参照電圧を補間技術により疑似的に生成して分解能を維持する方法が用いられる。
図１４に、実際に得られる２つの参照電圧Ｖｒ，ｎ−１及びＶｒ，ｎ、並びに、その参照電圧間の補償参照電圧と、比較すべき入力電圧とを比較した際に、比較器内の差動プリアンプ回路部から出力される電圧の変化を示す。図１４中の横軸は比較器への入力電圧であり、縦軸は差動プリアンプ回路部からの出力電圧である。図１４中の実線の特性は、差動プリアンプ回路部内の正転側のトランジスタから出力される電圧の変化を示しており、破線の特性の反転側のトランジスタから出力される電圧の変化を示している。
ここで、例えば、参照電圧Ｖｒ，ｎ−１及びＶｒ，ｎ間（一補間電圧区間）をｋ：ｍ−ｋで分割する補間参照電圧Ｖｒ，ｋと入力電圧とを比較器で比較した際の出力電圧を考える。この場合、差動プリアンプ回路部内の正転側のトランジスタから出力される電圧Ｖｋは、図１４に示すように、Ｖｋ＝｛（ｍ−ｋ）・Ｖｎ−１＋ｋ・Ｖｎ｝／ｍとなる。また、差動プリアンプ回路部内の反転側のトランジスタから出力される電圧Ｖｋ＿ｃは、Ｖｋ＿ｃ＝｛（ｍ−ｋ）・Ｖｎ−１＿ｃ＋ｋ・Ｖｎ＿ｃ｝／ｍとなる。
なお、上記式中のＶｎ−１及びＶｎ−１＿ｃは、参照電圧Ｖｒ，ｎ−１と入力電圧とを比較器で比較した際に、差動プリアンプ回路部内の正転側及び反転側のトランジスタからそれぞれ出力される電圧をある。また、Ｖｎ及びＶｎ＿ｃは、参照電圧Ｖｒ，ｎと入力電圧とを比較器で比較した際に、差動プリアンプ回路部内の正転側及び反転側のトランジスタからそれぞれ出力される電圧である。
すなわち、補間参照電圧Ｖｒ，ｋと入力電圧とを比較可能な補間型の比較器に、４つの電圧信号Ｖｎ、Ｖｎ＿ｃ、Ｖｎ−１及びＶｎ−１＿ｃを入力すると、その補間型の比較器内の差動プリアンプ回路部からは上記式で表わされる電圧信号Ｖｋ及びＶｋ＿ｃが出力される。本実施形態では、このような補間機能を有する比較器及びそれを用いたＡ／Ｄ変換器の構成例を説明する。
［Ａ／Ｄ変換器の構成］
本実施形態の比較器の構成を説明する前に、上述のような補間機能を有する比較器を備えるＡ／Ｄ変換器の構成例を説明する。図１５に、本実施形態のＡ／Ｄ変換器の概略構成を示す。なお、図１５は、２つの参照電圧Ｖｒ，１及びＶｒ，２を生成する分割抵抗Ｒ１及びＲ２に接続される部分だけを示す。すなわち、一補間電圧区間に関連する構成部分のみを示す。また、本実施形態では、２つの参照電圧Ｖｒ，１及びＶｒ，２間をｍ等分する場合を考える。それゆえ、一補間電圧区間には、補間機能を有する比較器１００はｍ−１個必要となる。
本実施形態の比較器１５０では、補間機能を有する複数の比較器１００と分割抵抗（Ｒ１，Ｒ２…）の間に複数の差動増幅器（１５１，１５２…）が設けられる。また、本実施形態では、参照電圧Ｖｒ，１及びＶｒ，２間（一補間電圧区間）をｍ等分するので、２つの差動増幅器１５１及び１５２の差動出力端子にｍ−１個の比較器１００を並列接続する。
また、各比較器１００には、一方の差動増幅器１５１の２つの出力電圧Ｖ１及びＶ１＿ｃ、並びに、他方の差動増幅器１５２の２つの出力電圧Ｖ２及びＶ２＿ｃが入力される。この際、出力電圧Ｖ１及びＶ２は、比較器１００内の差動プリアンプ回路部の正転側のＭＯＳトランジスタに入力され、出力電圧Ｖ１＿ｃ及びＶ２＿ｃは、反転側のＭＯＳトランジスタに入力される。なお、２つの差動増幅器１５１及び１５２の出力電圧Ｖ１、Ｖ１＿ｃ、Ｖ２及びＶ２＿ｃは、例えば、それぞれ図１４中のＶｎ−１、Ｖｎ−１＿ｃ、Ｖｎ及びＶｎ＿ｃに対応する。
このような構成にすることにより、参照電圧を少なくすることができる。この結果、Ａ／Ｄ変換器の入力側からみた容量を小さくすることができ、周波数特性の劣化を防ぐことができる。また、参照電圧を生成するために必要な抵抗及びその周辺回路の数が減らすことができる。
［比較器の構成］
図１６に、本実施形態の比較器１００の回路構成を示す。比較器１００は、主に、入力側（前段）に配置されたダイナミックな差動プリアンプ回路部１２０と、出力側（後段）に配置された差動ラッチ回路部３０とで構成される。なお、図１６に示す本実施形態の比較器１００において、図１に示す第１の実施形態の比較器１０と同様の構成部分には、同じ符号を付して説明する。
本実施形態の比較器１００の差動ラッチ回路部３０は、第１の実施形態と同様の構成とする。それゆえ、ここでは、差動ラッチ回路部３０の説明は省略する。
差動プリアンプ回路部１２０（差動増幅回路部）は、５つのＮＭＯＳトランジスタ１０１〜１０４及び２３と、２つのＰＭＯＳトランジスタ２４及び２５とで構成される。本実施形態では、差動プリアンプ回路部１２０内の入力差動トランジスタ対の正転側のトランジスタを２つのＮＭＯＳトランジスタ１０１及び１０２で構成する。また、反転側のトランジスタを２つのＮＭＯＳトランジスタ１０３及び１０４で構成する。これ以外の構成は、第１の実施形態と同様とする。
正転側の一方のＮＭＯＳトランジスタ１０１（第１ＭＯＳトランジスタ）のゲート端子は、入力端子１１１に接続され、入力端子１１１には差動増幅器１５１の正転側の出力電圧Ｖ１（第１入力電圧信号）が入力される。すなわち、差動増幅器１５１の正転側の出力電圧Ｖ１が、ＮＭＯＳトランジスタ１０１のゲート電圧となる。また、ＮＭＯＳトランジスタ１０１のドレイン端子（入力側端子）は、第４ＭＯＳトランジスタ２４のドレイン端子（出力側端子）に接続される。さらに、ＮＭＯＳトランジスタ１０１のソース端子（出力側端子）は、第３ＭＯＳトランジスタ２３のドレイン端子（入力側端子）に接続される。
正転側の他方のＮＭＯＳトランジスタ１０２（第１６ＭＯＳトランジスタ）のゲート端子は、入力端子１１２に接続され、入力端子１１２には差動増幅器１５２の正転側の出力電圧Ｖ２（第３入力電圧信号）が入力される。すなわち、差動増幅器１５２の正転側の出力電圧Ｖ２が、ＮＭＯＳトランジスタ１０２のゲート電圧となる。また、ＮＭＯＳトランジスタ１０２のドレイン端子（入力側端子）は、ＮＭＯＳトランジスタ１０１のドレイン端子（入力側端子）に接続される。さらに、ＮＭＯＳトランジスタ１０２のソース端子（出力側端子）は、ＮＭＯＳトランジスタ１０１のソース端子（出力側端子）に接続される。
また、反転側の一方のＮＭＯＳトランジスタ１０３（第２ＭＯＳトランジスタ）のゲート端子は、入力端子１１３に接続され、入力端子１１３には差動増幅器１５１の反転側の出力電圧Ｖ１＿ｃ（第２入力電圧信号）が入力される。すなわち、差動増幅器１５１の反転側の出力電圧Ｖ１＿ｃが、ＮＭＯＳトランジスタ１０３のゲート電圧となる。また、ＮＭＯＳトランジスタ１０３のドレイン端子（入力側端子）は、第５ＭＯＳトランジスタ２５のドレイン端子（出力側端子）に接続される。さらに、ＮＭＯＳトランジスタ１０２のソース端子（出力側端子）は、第３ＭＯＳトランジスタ２３のドレイン端子（入力側端子）に接続される。
反転側の他方のＮＭＯＳトランジスタ１０４（第１７ＭＯＳトランジスタ）のゲート端子は、入力端子１１４に接続され、入力端子１１４には差動増幅器１５２の反転側の出力電圧Ｖ２＿ｃ（第４入力電圧信号）が入力される。すなわち、差動増幅器１５２の反転側の出力電圧Ｖ２＿ｃが、ＮＭＯＳトランジスタ１０４のゲート電圧となる。また、ＮＭＯＳトランジスタ１０４のドレイン端子（入力側端子）は、ＮＭＯＳトランジスタ１０３のドレイン端子（入力側端子）に接続される。さらに、ＮＭＯＳトランジスタ１０４のソース端子（出力側端子）は、ＮＭＯＳトランジスタ１０３のソース端子（出力側端子）に接続される。
そして、本実施形態の比較器１００では、差動プリアンプ回路部１２０内の入力差動トランジスタ対を構成するＮＭＯＳトランジスタ１０１〜１０４のそれぞれのチャネル幅Ｗ（トランジスタの幅）とチャネル長Ｌ（トランジスタの長さ）との比（以下、Ｗ／Ｌ比という）を変えることにより、入力電圧と、所定の補間参照電圧との比較を可能にしている。
［比較器の動作原理］
次に、本実施形態の比較器１００の動作原理を説明する。ここでは、入力差動トランジスタ対を構成するＮＭＯＳトランジスタ１０１〜１０４の各チャネル幅Ｗを変えることにより、Ｗ／Ｌ比を変化させる場合を考える。また、ＮＭＯＳトランジスタ１０１〜１０４のチャネル長Ｌ、キャリアの移動量μ、単位ゲート容量Ｃｏｘ及び閾値電圧ＶＴはすべてのトランジスタにおいて等しいものとする。
各ＮＭＯＳトランジスタ１０１〜１０４に流れる電流Ｉｄｓ＿１０１、Ｉｄｓ＿１０２、Ｉｄｓ＿１０３及びＩｄｓ＿１０４は、それぞれ、下記数式１で表わされる。なお、下記数式１中のＷ１０１〜Ｗ１０４は、それぞれＮＭＯＳトランジスタ１０１〜１０４のチャネル幅である。
Figure 2010109937
比較器１００の比較動作では、差動プリアンプ回路部１２０内の正転側の２つのＮＭＯＳトランジスタ１０１及び１０２にそれぞれ流れる電流を合算した電流と、反転側の２つのＮＭＯＳトランジスタ１０３及び１０４にそれぞれ流れる電流を合算した電流とを比較する。各合算電流は次式で表わされる。
Figure 2010109937
ここで、Ｗ１０１＝Ｗ１０３＝Ｗ１、Ｗ１０２＝Ｗ１０４＝Ｗ２とし、Ｗ１：Ｗ２＝（ｍ−ｋ）：ｋとし、上記数式２の両合算電流が等しくなる境界条件を下記数式３により求める。
Figure 2010109937
上記数式３をさらに書き直すと、下記数式４が得られる。
Figure 2010109937
上記数式４の両辺の式と、図１４で説明した補間参照電圧Ｖｒ，ｋに対して差動プリアンプ回路部から出力される正転側の出力電圧Ｖｋ及び反転側の出力電圧Ｖｋ＿ｃの式とを比較すると分かるように、上記数式４の左辺が差動プリアンプ回路部１２０の正転側の出力電圧を示しており、右辺が反転側の出力電圧を示している。
すなわち、本実施形態の比較器１００では、４つの入力電圧Ｖ１、Ｖ１＿ｃ、Ｖ２及びＶ２＿ｃが比較器１００に入力された際には、差動プリアンプ回路部１２０内のトランジスタ対の正転側からは上記数式４の左辺で表わされた電圧が出力され、反転側からは上記数式４の右辺で表わされた電圧が出力される。これは、比較器１００において、図１５中の参照電圧Ｖｒ，１及びＶｒ，２間を（ｍ−ｋ）：ｋで分割する補間参照電圧により、擬似的に比較動作が行われていることを意味する。それゆえ、本実施形態の比較器１００では、ＮＭＯＳトランジスタ１０１及び１０３のチャネル幅Ｗ１とＮＭＯＳトランジスタ１０２のチャネル幅Ｗ２との比をＷ１：Ｗ２＝（ｍ−ｋ）：ｋと設定することにより、所定の補間参照電圧で比較動作を行うことができる。例えば、Ｗ１：Ｗ２＝１：１とすれば、参照電圧Ｖｒ，１及びＶｒ，２間の中間の補間参照電圧で比較動作を行うことができる。
本実施形態では、上記補償原理に基づいて、各比較器１００が所望の補間参照電圧で比較動作が可能になるように、差動プリアンプ回路部内のＮＭＯＳトランジスタ１０１〜１０４のＷ／Ｌ比を適宜調整する。
なお、図１５に示すＡ／Ｄ変換器においては、２つの差動増幅器１５１及び１５２の差動出力端子に接続されたｍ−１個の比較器１００毎に、差動プリアンプ回路部１２０内のＮＭＯＳトランジスタ１０１及び１０３のチャネル幅Ｗ１とＮＭＯＳトランジスタ１０２のチャネル幅Ｗ２との比が異なるように設定される。なお、上記説明では、各トランジスタのチャネル幅Ｗを変えてＷ／Ｌ比を調整する例を説明したが、本発明はこれに限定されず、チャネル長Ｌを変えてＷ／Ｌ比を調整してもよいし、チャネル幅Ｗ及びチャネル長Ｌの両方を変化させてＷ／Ｌ比を調整してもよい。
また、ＮＭＯＳトランジスタのＷ／Ｌ比を調整する際、調整の容易さから上述したようにチャネル幅Ｗを調整することが好ましい。その調整方法としては、チャネル幅Ｗを単に広げても良いが、チャネル幅Ｗの最小パターンのＭＯＳトランジスタをＬＳＩチップ上で複数形成し、それらを並列接続しても良い。その一例を図１７に示す。
図１７は、ＮＭＯＳトランジスタの概略上面図である。図１７の例では、電流の流れる方向に沿ってチャネル幅Ｗのドレイン領域（Ｄ）及びソース領域（Ｓ）を複数交互に形成し、各ドレイン領域（Ｄ）及びソース領域（Ｓ）間にゲート領域（Ｇ）を形成する。これにより、チャネル幅Ｗの最小パターンのＭＯＳトランジスタを複数形成する。そして、ドレイン領域同士、ソース領域同士及びゲート領域同士を接続して、チャネル幅Ｗの複数の最小パターンのＭＯＳトランジスタを並列接続する。この結果、ＮＭＯＳトランジスタ全体では、等価的にチャネルＷが広がったこととなる。このような方法でチャネル幅Ｗを調整した場合、チップ上のパターンのレイアウトがよりコンパクトになり、稠密性も向上する。
第１の実施形態の比較器の概略回路構成図である。 第１の実施形態の比較器の動作前の状態を示す図である。 第１の実施形態の比較器の動作時の状態を示す図である。 図４（ａ）は、第１の実施形態の比較器の出力信号の変化を示す図であり、図４（ｂ）は、差動プリアンプ回路部からの出力電圧の変化を示す図であり、図４（ｃ）は、比較器の動作を制御するクロック信号の変化を示す図である。 比較器の感度特性を示す図である。 第１の実施形態のＡ／Ｄ変換器の概略構成図である。 第１の実施形態で用いたＮＡＮＤ回路の入力信号と出力信号との関係を示す真理値表である。 第２の実施形態の比較器の概略回路構成図である。 第２の実施形態の比較器のより詳細な概略構成図である。 第２の実施形態の比較器における補償動作を説明するための図である。 補償動作のタイミングと、比較動作のタイミングの関係を示す図である。 図１２（ａ）は、比較器のオフセット電圧の分布を示す図であり、図１２（ｂ）は、オフセット電圧の統計分布を示す図である。 第３の実施形態の比較器の概略回路構成図である。 第４の実施形態で用いる補間原理の概要を示す図である。 第４の実施形態のＡ／Ｄ変換器の概略構成図である。 第４の実施形態の比較器の概略回路構成図である。 第４の実施形態の比較器で用いるＮＭＯＳトランジスタの概略上面図である。 従来の比較器の動作前の状態を示す図である。 従来の比較器の動作時の状態を示す図である。 図２０（ａ）は、従来の比較器の出力信号の変化を示す図であり、図２０（ｂ）は、差動プリアンプ回路部からの出力電圧の変化を示す図であり、図２０（ｃ）は、比較器の動作を制御するクロック信号の変化を示す図である。
符号の説明
１０，１０ａ〜１０ｈ，５０，８０，１００…比較器、１１ａ〜１１ｇ…ＮＡＮＤ回路、１２…エンコーダ、１３，１５０…Ａ／Ｄ変換器、２０，１２０…差動プリアンプ回路部（差動増幅回路部）、２１，１０１…第１ＭＯＳトランジスタ、２２，１０３…第２ＭＯＳトランジスタ、２３…第３ＭＯＳトランジスタ、２４…第４ＭＯＳトランジスタ、２５…第５ＭＯＳトランジスタ、２６，２７…入力端子、２８…クロック端子、３０…差動ラッチ回路部、３１…第６ＭＯＳトランジスタ、３２…第７ＭＯＳトランジスタ、３３…第８ＭＯＳトランジスタ、３４…第９ＭＯＳトランジスタ、３５…第１０ＭＯＳトランジスタ、３６…第１１ＭＯＳトランジスタ、３７…第１２ＭＯＳトランジスタ、３８…第１３ＭＯＳトランジスタ、３９…第１４ＭＯＳトランジスタ、４０…第１５ＭＯＳトランジスタ、４２，４３…出力端子、６０，９０…オフセット電圧補償回路部、６１…第１補償用ＭＯＳトランジスタ、６２…第２補償用ＭＯＳトランジスタ、６３…電圧調整部、７２…制御回路部、７８…切換え部、９１，９２…可変容量素子、１０２…第１６ＭＯＳトランジスタ、１０４…第１７ＭＯＳトランジスタ、１５１，１５２…差動増幅器

Claims (8)

  1. 第１及び第２入力電圧信号、並びに、クロック信号が入力され、前記クロック信号に基づいて動作し、前記第１及び第２入力電圧信号の値にそれぞれ対応し且つ増幅された第１及び第２出力電圧信号を出力する差動増幅回路部と、
    前記第１及び第２出力電圧信号に基づいて動作し、前記第１及び第２入力電圧信号の比較結果を保持し且つ出力する差動ラッチ回路部と
    を備える比較器。
  2. 前記差動増幅回路部は、チャネルの極性が第１の極性である第１〜第３ＭＯＳトランジスタと、チャネルの極性が前記第１の極性と異なる第２の極性である第４及び第５ＭＯＳトランジスタとを有し、
    前記第１ＭＯＳトランジスタのゲート端子が前記第１入力電圧信号の入力端子に接続されており、
    前記第２ＭＯＳトランジスタのゲート端子が前記第２入力電圧信号の入力端子に接続されており、
    前記第３ＭＯＳトランジスタのゲート端子が前記クロック信号の入力端子に接続され、前記第３ＭＯＳトランジスタの入力側端子が前記第１及び第２ＭＯＳトランジスタの出力側端子に接続され、且つ、前記第３ＭＯＳトランジスタの出力側端子が接地されており、
    前記第４ＭＯＳトランジスタのゲート端子が前記クロック信号の入力端子に接続され、前記第４ＭＯＳトランジスタの入力側端子が電源電圧の入力端子に接続され、且つ、前記第４ＭＯＳトランジスタの出力側端子が前記第１ＭＯＳトランジスタの入力側端子に接続されており、
    前記第５ＭＯＳトランジスタのゲート端子が前記クロック信号の入力端子に接続され、前記第５ＭＯＳトランジスタの入力側端子が前記電源電圧の入力端子に接続され、且つ、前記第５ＭＯＳトランジスタの出力側端子が前記第２ＭＯＳトランジスタの入力側端子に接続されており、
    前記第１ＭＯＳトランジスタの入力側端子と前記第４ＭＯＳトランジスタの出力側端子との第１接続点から前記第１出力電圧信号が出力され、且つ、前記第２ＭＯＳトランジスタの入力側端子と前記第５ＭＯＳトランジスタの出力側端子との第２接続点から前記第２出力電圧信号が出力される
    請求項１に記載の比較器。
  3. 前記差動ラッチ回路部は、チャネルの極性が第１の極性である第６〜第９ＭＯＳトランジスタと、チャネルの極性が前記第１の極性と異なる第２の極性である第１０〜第１３ＭＯＳトランジスタとを有し、
    前記第６ＭＯＳトランジスタのゲート端子が前記第１０ＭＯＳトランジスタのゲート端子に接続され、前記第６ＭＯＳトランジスタの入力側端子が前記第１０ＭＯＳトランジスタの出力側端子に接続され、且つ、前記第６ＭＯＳトランジスタの出力側端子が接地されており、
    前記第７ＭＯＳトランジスタのゲート端子が前記第１１ＭＯＳトランジスタのゲート端子に接続され、前記第７ＭＯＳトランジスタの入力側端子が前記第１１ＭＯＳトランジスタの出力側端子に接続され、且つ、前記第７ＭＯＳトランジスタの出力側端子が接地されており、
    前記第６ＭＯＳトランジスタの入力側端子と前記第１０ＭＯＳトランジスタの出力側端子との第３接続点、及び、前記第７ＭＯＳトランジスタの入力側端子と前記第１１ＭＯＳトランジスタの出力側端子との第４接続点が、それぞれ、前記第７ＭＯＳトランジスタのゲート端子と前記第１１ＭＯＳトランジスタのゲート端子との第５接続点、及び、前記第６ＭＯＳトランジスタのゲート端子と前記第１０ＭＯＳトランジスタのゲート端子との第６接続点に接続されており、
    前記第８ＭＯＳトランジスタのゲート端子が前記差動増幅器内の前記第１出力電圧信号の出力端子に接続され、前記第８ＭＯＳトランジスタの入力側端子が前記第６ＭＯＳトランジスタの入力側端子に接続され、且つ、前記第８ＭＯＳトランジスタの出力側端子が接地されており、
    前記第９ＭＯＳトランジスタのゲート端子が前記差動増幅器内の前記第２出力電圧信号の出力端子に接続され、第９ＭＯＳトランジスタの入力側端子が前記第７ＭＯＳトランジスタの入力側端子に接続され、且つ、第９ＭＯＳトランジスタの出力側端子が接地されており、
    前記第１２ＭＯＳトランジスタのゲート端子が前記差動増幅回路部内の前記第１出力電圧信号の出力端子に接続され、前記第１２ＭＯＳトランジスタの入力側端子が電源電圧の入力端子に接続され、且つ、前記第１２ＭＯＳトランジスタの出力側端子が前記第１０ＭＯＳトランジスタの入力側端子に接続されており、
    前記第１３ＭＯＳトランジスタのゲート端子が前記差動増幅回路部内の前記第２出力電圧信号の出力端子に接続され、前記第１３ＭＯＳトランジスタの入力側端子が前記電源電圧の入力端子に接続され、且つ、前記第１３ＭＯＳトランジスタの出力側端子が前記第１１ＭＯＳトランジスタの入力側端子に接続されており、
    前記第３及び第４接続点から前記比較結果が出力される
    請求項１または２に記載の比較器。
  4. 前記差動ラッチ回路部は、さらに、チャネルの極性が前記第１の極性である第１４及び第１５ＭＯＳトランジスタを有し、
    前記第１４ＭＯＳトランジスタのゲート端子が前記差動増幅回路部内の前記第１出力電圧信号の出力端子に接続され、前記第１４ＭＯＳトランジスタの入力側端子が前記第１０ＭＯＳトランジスタの入力側端子に接続され、且つ、前記第１４ＭＯＳトランジスタの出力側端子が接地されており、
    前記第１５ＭＯＳトランジスタのゲート端子が前記差動増幅回路部内の前記第２出力電圧信号の出力端子に接続され、前記第１５ＭＯＳトランジスタの入力側端子が前記第１１ＭＯＳトランジスタの入力側端子に接続され、且つ、前記第１５ＭＯＳトランジスタの出力側端子が接地されている
    請求項３に記載の比較器。
  5. さらに、オフセット電圧を補償するオフセット電圧補償回路を備え、
    前記オフセット電圧補償回路は、
    入力側及び出力側端子が、前記第１ＭＯＳトランジスタの入力側及び出力側端子にそれぞれ接続された第１補償用ＭＯＳトランジスタと、
    入力側及び出力側端子が、前記第２ＭＯＳトランジスタの入力側及び出力側端子にそれぞれ接続された第２補償用ＭＯＳトランジスタと、
    前記第１及び第２補償用トランジスタの各ゲート端子に接続され、各ゲート電圧を調整する電圧調整部と、
    前記電圧調整部での前記第１及び第２補償用トランジスタの前記ゲート電圧の調整動作を制御する制御回路部と、
    前記第１及び第２入力電圧信号の比較を行う動作と、前記オフセット電圧を補償する動作とを切換える切換え部とを有する
    請求項２〜４のいずれか一項に記載の比較器。
  6. さらに、オフセット電圧を補償するオフセット電圧補償回路を備え、
    前記オフセット電圧補償回路は、
    前記差動増幅回路部内の前記第１出力電圧信号の出力端子に接続された第１可変容量素子と、
    前記差動増幅回路部内の前記第２出力電圧信号の出力端子に接続された第２可変容量素子と、
    前記第１及び第２可変容量素子の容量の調整制御を行う制御回路部と、
    前記第１及び第２入力電圧信号の比較を行う動作と、前記オフセット電圧を補償する動作とを切換える切換え部とを有する
    請求項２〜４のいずれか一項に記載の比較器。
  7. 前記差動増幅回路部は、さらに、チャネルの極性が前記第１の極性である第１６及び第１７ＭＯＳトランジスタを有し、
    前記第１６ＭＯＳトランジスタの入力側及び出力側端子が前記第１ＭＯＳトランジスタの入力側及び出力側端子にそれぞれ接続され、且つ、前記第１６ＭＯＳトランジスタのゲート端子が第３入力電圧信号の入力端子に接続されており、
    前記第１７ＭＯＳトランジスタの入力側及び出力側端子が前記第２ＭＯＳトランジスタの入力側及び出力側端子にそれぞれ接続され、且つ、前記第１７ＭＯＳトランジスタのゲート端子が第４入力電圧信号の入力端子に接続されており、
    前記第１、第２、第１６及び第１７ＭＯＳトランジスタのそれぞれのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌが、所定の補間電圧で比較動作が行えるように調整されている
    請求項２〜６のいずれか一項に記載の比較器。
  8. 入力電圧信号、該入力電圧信号と比較する参照電圧信号及びクロック信号が入力され、前記入力電圧信号と前記参照電圧信号との比較結果を出力する複数の比較器と、
    複数の前記比較器から出力される前記比較結果に基づいて、前記入力電圧信号に対応するデジタル信号を出力するエンコーダとを備え、
    前記比較器は、前記クロック信号に基づいて動作し、前記入力電圧信号及び前記参照電圧信号の値にそれぞれ対応し且つ増幅された第１及び第２出力電圧信号を出力する差動増幅回路部と、前記第１及び第２出力電圧信号に基づいて動作し、前記入力電圧信号及び前記参照電圧信号との前記比較結果を保持し且つ出力する差動ラッチ回路部とを有する
    アナログデジタル変換器。
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