JP2009219081A

JP2009219081A - ドライバ回路

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Publication number: JP2009219081A
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Inventors: Yoichi Hida; 洋一飛田
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Filing date: 2008-03-13
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Abstract

【課題】低消費電力化および動作の高速化が可能なドライバ回路およびレベル変換回路を提供するを目的とする。
【解決手段】入力信号の電圧レベルの変化に対応させて出力信号の電圧レベルを変化させるドライバ回路において、トランジスタＱ５がオンして出力信号の電圧レベルが変化すると、それを駆動する入力段回路１００の出力ノードＮ１が昇圧される正帰還動作が行われる。それによりトランジスタＱ５のゲート・ソース間電圧が大きくなり、そのオン抵抗が小さくなる。また入力段回路１００におけるブートストラップ作用により、上記正帰還動作における出力ノードＮ１の電圧レベルの変化も高速化される。
【選択図】図１

Description

本発明はドライバ回路に関するものであり、特に、それを構成するトランジスタが全て同一導電型であるドライバ回路に関する。また本発明に係るドライバ回路は、レベル変換回路としての機能も備えている。

容量性の負荷（負荷容量）を駆動するドライバ回路は広く知られているが、例えば特許文献１〜３には、それを構成するトランジスタが全て同一の導電型である、即ち単一導電型のトランジスタのみを用いて構成されたドライバ回路が開示されている。単一導電型のトランジスタのみで構成されるドライバ回路は、製造プロセスの簡略化およびそれによる製造コストの削減を図ることができる点で有利である。

例えば特許文献１のＦＩＧ．２には、Ｐ型ＭＯＳトランジスタのみを用いて構成されたドライバ回路が開示されている。このドライバ回路は、３つのトランジスタ（５，７，１２）とフィードバック容量である容量素子（Ｃ）とから成るブートストラップ回路（ブートストラップインバータ）を入力段とし、Ｐ型ＭＯＳトランジスタ（１７、１８）から成るプッシュプル回路を出力段としたドライバ回路が開示されている。

プッシュプル回路は、ハイ側電源（接地電圧）とロー側電源（−Ｖ）との間に直列接続した２つのトランジスタ（１７，１８）から成っており、その間の接続ノードを当該ドライバ回路の出力端子としている。即ち、それら２つのトランジスタのうち、一方のトランジスタ（１７）は出力端子にロー（Ｌ）レベルの電圧（電圧−Ｖ）を供給するものであり、他方のトランジスタ（１８）は出力端子にハイ（Ｈ）レベルの電圧（接地電圧）を供給するものである。

プッシュプル回路の２つのトランジスタ（１７，１８）は、互いに相補的に（交互に）オンになるように制御され、定常状態ではそれらを通して直流電流（ハイ側電源からロー側電源への貫通電流）は流れない。従って、ドライバ回路がプッシュプル回路を出力段として備えることにより、ドライバ回路の消費電力の削減を図りつつ駆動能力（電流駆動力）の向上を図ることができる。

特許文献１のＦＩＧ．２のドライバ回路の入力段であるブートストラップ回路は、上記の一方のトランジスタ（１７）（以下「トランジスタ１７」）を駆動している。例えばドライバ回路の出力信号（ＯＵＴＰＵＴ）をＬレベルにする際には、このブートストラップ回路がトランジスタ１７のゲート電圧をロー側電源電圧（−Ｖ）に下降させて当該トランジスタ１７をオンにする。トランジスタ１７がオンになると、出力端子は放電されてＬレベルになる。

しかしこのときトランジスタ１７は飽和領域で動作するため、その出力信号のＬレベルの電圧は、ロー側電源電圧（−Ｖ）にトランジスタ１７のしきい値電圧（Ｖｔｈ）分の電圧が重畳した電圧（−Ｖ＋Ｖｔｈ）となる。即ち特許文献１のＦＩＧ．２のドライバ回路においては、出力信号のＬレベルの電圧に、トランジスタ１７のしきい値電圧分の損失が生じるという問題がある。

またトランジスタ１７のソースは出力端子に接続されているため、出力端子を放電してＬレベルにする際、当該トランジスタ１７は飽和領域でソースフォロワ動作する。つまり出力端子が最終的なＬレベル電圧（−Ｖ＋Ｖｔｈ）に近づくにつれ、トランジスタ１７のゲート・ソース間の電圧差がしきい値電圧（Ｖｔｈ）に近づいていく。即ち、出力端子が最終的なＬレベル電圧（−Ｖ＋Ｖｔｈ）に近づくほど、トランジスタ１７はオン抵抗値が高くなる。このことは出力信号の立ち下がり速度を低下させ、動作の高速化の妨げとなる要因となる。

特許文献１のＦＩＧ．３のドライバ回路は、上記の問題の改善を図ったものである。このドライバ回路では、出力端子をＬレベルにするためのトランジスタ（２６）（以下「トランジスタ２６」）を駆動する入力段の回路は、ブートストラップ回路ではなく、通常のレシオ型インバータ（トランジスタ２１，２７）である。但し、出力端子とトランジスタ２６のゲート間に、フィードバック容量としての容量素子（Ｃ）が接続され、さらに出力端子には出力信号（ＯＵＴＰＵＴ）の立ち下がりタイミングを遅延させるための遅延容量素子（Ｃｄ）が接続される。

レシオ型インバータは、トランジスタ２６をオンにしてドライバ回路の出力信号（ＯＵＴＰＵＴ）をＬレベルにする際、当該トランジスタ２６のゲート電圧をロー側電源電圧（−Ｖ）にまで下げることがない。即ち、レシオ型インバータは、トランジスタ２６のゲート電圧を、ロー側電源電圧（−Ｖ）にトランジスタ（１７）のしきい値電圧（Ｖｔｈ）分の電圧が重畳した電圧（−Ｖ＋Ｖｔｈ）にまでしか下げることができない。

しかしその直後、遅延容量素子（Ｃｄ）の作用で遅れて立ち下がる出力信号の電圧変化が、フィードバック容量（Ｃ）を通してトランジスタ２６のゲート電圧に伝達され、そのゲート電圧は更に低下する。その結果、トランジスタ２６のゲート電圧は−Ｖ−Ｖｔｈよりも低くなり、トランジスタ２６が非飽和領城で動作して、出力信号のＬレベルはロー側電源電圧（−Ｖ）と等しくなる。即ち、出力信号のＬレベルの電圧にトランジスタのしきい値電圧Ｖｔｈ分の損失が生じるという上記の問題が解決されている。

またトランジスタ２６のゲート電圧は充分低い値に設定されるので、出力端子が最終的なＬレベル電圧（−Ｖ）に近づいても、そのゲート・ソース間電圧を大きく保つことができる。よって出力信号の立ち下がり速度が遅くなるという問題は特許文献１のＦＩＧ．２に比べると改善される。

なお特許文献１のＦＩＧ．４のドライバ回路は、ＦＩＧ．３の回路と同様に機能するものである。ＦＩＧ．３の回路では出力信号の立ち下がりタイミングを遅延させる目的で遅延容量素子（Ｃｄ）を出力端子に設けていた。対してＦＩＧ．４の回路では、それと同じ目的を達成するために遅延容量素子を出力信号（ＯＵＴＰＵＴ）をＨレベルにするためのトランジスタ（３０）のゲートに設けている。即ちＦＩＧ．４の回路では、出力信号をＨレベルにするためのトランジスタ（３０）がオフになるタイミングを遅延させることによって、出力信号の立ち下がりタイミングを遅延させているのである。それ以外の動作は、基本的にＦＩＧ．３の回路と同じであるので、出力信号のＬレベルの電圧に損失が生じる問題、並びに出力信号の立ち下がり速度の低下の問題はこの回路でも改善される。

米国特許第３５０６８５１号明細書特開昭５２−１１６０５９号公報 Won-Kyu Lee他"Low-Power a-Si Level Shifter for Mobile Displays with Bootstrapped Capacitor and Pulsed Signal Source" SID 07 DIGEST pp.218-221

上記のように、特許文献１のＦＩＧ．２に示したブートストラップ回路とプッシュプル回路とから成るドライバ回路では、出力レベルの電圧にトランジスタ１７のしきい値電圧分の損失が生じる。また出力信号の立ち下がり速度が遅くなるという問題も有している。

特許文献１のＦＩＧ．３、ＦＩＧ．４の回路では、それらの問題は改善されるものの、出力信号の立ち下がり速度は更なる改善の余地がある。例えばＦＩＧ．３の回路では、トランジスタ２６の駆動は通常のレシオ型インバータにより行われるが、トランジスタ２６をオンにするためにそのゲートをＬレベルにするトランジスタ（２７）が飽和領域でソースフォロワ動作する。そのためトランジスタ２６が充分に低抵抗になるのに時間を要し、それによって出力信号の立ち下がり速度が遅くなることが考えられる。

さらに出力端子には、出力信号の立ち下がりタイミングを遅延させるための遅延容量素子（Ｃｄ）が接続されており、その容量値によっては、それを充電するのに時間を要してしまい、出力信号の立ち下がり速度が低下することも考えられる。そうなると、出力信号の電圧変化を容量素子（Ｃ）を介してトランジスタ２６のゲート電圧にフィードバックする動作も遅くなり、出力信号の立ち下がり速度向上の効果が小さくなる。

本発明は以上のような課題を解決するためになされたものであり、単一導電型のトランジスタのみを用いて構成され、出力信号の活性レベルにおいてトランジスタのしきい値電圧分の損失を伴わず、低消費電力化および動作の高速化が可能なドライバ回路およびレベル変換回路を提供するを目的とする。

本発明に係るドライバ回路は、入力信号の電圧レベルの変化に対応させて出力信号の電圧レベルを変化させるドライバ回路であって、第１電源および第２電源と、前記入力信号を受ける入力端子と、前記出力信号が出力される出力端子と、前記第１電源と所定の第１ノードとの間に接続され、前記入力端子に接続したゲートを有する所定導電型の第１トランジスタと、前記第１ノードと所定の第２ノードとの間に接続された前記所定導電型の第２トランジスタと、前記第２トランジスタのゲートが接続する第３ノードに一端が接続し、当該第３ノードへ前記第２トランジスタをオン状態にする電圧を供給する第１の一方向性電流駆動素子と、前記第２ノードに一端が接続する第２の一方向性電流駆動素子と、前記第１ノードと前記第３ノードとの間に接続された第１容量素子と、前記第１電源と前記出力端子との間に接続され、前記入力端子に接続したゲートを有する前記所定導電型の第３トランジスタと、前記第２電源または活性レベルの電圧を生成する電圧発生回路と前記出力端子との間に接続され、前記第１ノードの電圧に対応する信号が供給されるゲートを有する前記所定導電型の第４トランジスタとを備え、前記第２の一方向性電流駆動素子は、前記第１トランジスタがオフしたときに前記第２トランジスタを通して前記第１ノードへ前記第４トランジスタをオン状態にする電圧を供給し、当該ドライバ回路は、前記第４トランジスタがオンしたときの前記出力端子の電圧変化に応じて前記第２ノードの電圧変化が生じるように構成されており、この前記第２ノードの電圧変化に起因する前記第１ノードの電圧変化によって前記第４トランジスタのゲート・ソース間電圧がより大きくされるものである。

本発明によれば、レベル変換回路の出力信号を活性化する第４トランジスタがオンするときに、出力信号の電圧レベルの変化が当該第４トランジスタのゲート電圧に正帰還される。従って第４トランジスタのオン抵抗が小さくなり、出力信号の活性化速度を高速することができる。また第４トランジスタは非飽和領域で動作するため、出力信号の活性レベルの電圧はトランジスタのしきい値電圧分の損失を伴わない。

さらに上記の正帰還動作において、第１容量素子を介するブートストラップ作用により第２トランジスタのオン抵抗も小さくなる。よって、第１ノードのレベル変化も高速であり、これも出力信号の活性化速度の高速化に寄与できる。

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＺｎＯ等の化合物半導体などを用いることができる。

よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも三つの電極を有する素子である。トランジスタは、ゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えばＮ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。

特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。

本発明のドライバ回路およびレベル変換回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲートがソースに対しハイ（Ｈ）レベルになると活性状態（オン状態、導通状態）となり、同じくロー（Ｌ）レベルで非活性状態（オフ状態、非導通状態）となる。従って本明細書においては、Ｎ型トランジスタを用いた実施の形態では信号のＨレベルを「活性レベル」、Ｌレベルを「非活性レベル」として説明する。つまりＮ型トランジスタを用いて構成した回路の各ノードは、充電されることによって非活性レベルから活性レベルへの変化が生じ、放電されることによって活性レベルから非活性レベルへの変化が生じる。

逆に、Ｐ型トランジスタは、ゲートがソースに対しＬレベルになると活性状態となり、同じくＨレベルで非活性状態となるので、Ｐ型トランジスタを用いた実施の形態では信号のＬレベルを「活性レベル」、Ｈレベルを「非活性レベル」として説明する。つまりＰ型トランジスタを用いて構成した回路の各ノードは、充電されることによって活性レベルから非活性レベルへの変化が生じ、放電されることによって非活性レベルから活性レベルへの変化が生じる。

また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とは、その他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態をも含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。

＜実施の形態１＞
図１は、本発明の実施の形態１に係るドライバ回路の構成を示す図である。当該ドライバ回路は、Ｎ型トランジスタのみを用いて構成されており、入力段回路１００と出力段回路１１０とから成っている。入力段回路１００の入力端子ＩＮには入力信号ＩＮＳが入力され、出力段回路１１０に設けられた出力端子ＯＵＴには、入力信号ＩＮＳの論理レベル（Ｈレベル、Ｌレベル）を反転した出力信号／ＯＵＴＳが出力される。

このドライバ回路には、ハイ側電源として電圧ＶＨ、ロー側電源として電圧ＶＳＳが供給されている。ハイ側電源電圧ＶＨは、各信号の電圧の基準レベルとなる基準電圧ＧＮＤよりも高い正極性の電圧である。通常、基準電圧ＧＮＤは接地電位（０Ｖ）である。またロー側電源電圧ＶＳＳは、基準電圧ＧＮＤと同じ電圧レベル（電位）であってもよいし、それよりも低い負極性の電圧であってもよい。

当該ドライバ回路は、出力信号／ＯＵＴＳとして、Ｈレベルがハイ側電源電圧ＶＨ、Ｌレベルがロー側電源電圧ＶＳＳとなる電圧信号を出力することができる。一方、入力信号ＩＮＳは、Ｈレベルが電圧ＶＤＤ、Ｌレベルが電圧ＶＳＳである電圧信号とする。電圧ＶＤＤは、トランジスタＱ２，Ｑ６のしきい値電圧よりもある程度高いレベルであればよい。なお、電圧ＶＤＤは上記のハイ側電源電圧ＶＨと同じ電圧でもよい。

入力信号ＩＮＳのＨレベル電圧ＶＤＤが出力信号／ＯＵＴＳのＨレベル電圧ＶＨよりも低い場合、ドライバ回路は、比較的低いＨレベル電圧（ＶＤＤ）を有する入力信号ＩＮＳを、それよりも高いＨレベル電圧（ＶＨ）を有する出力信号／ＯＵＴＳへと変換するレベル変換回路として動作する。このように本発明に係るドライバ回路はレベル変換回路としても機能するが、負荷容量を駆動可能であることに変わりはないため、以下の各実施の形態ではその用途に関わらず「ドライバ回路」と称することとする。

以下の実施の形態では、入力信号ＩＮＳのＨレベル電圧ＶＤＤは、出力信号／ＯＵＴＳのＨレベル電圧ＶＨよりも低く、ドライバ回路がレベル変換回路としても機能しているものとして説明を行う。また簡単のため、ロー側電源電圧ＶＳＳは基準電圧ＧＮＤ（＝０Ｖ）と同レベルであるとする。またドライバ回路構成する各Ｎ型トランジスタのしきい値電圧は全て等しく、その値をＶｔｈｎとする。

再び図１を参照し、本実施の形態に係るドライバ回路の構成を説明する。上記のように当該ドライバ回路は、入力段回路１００および出力段回路１１０から成っている。それらの各回路には、ハイ側電源線１０２およびロー側電源線１０４から電源が供給される。ハイ側電源線１０２には、ハイ側電源ノードＳ２を通して電圧ＶＨが供給されており、ロー側電源線１０４には、ロー側電源ノードＳ１を通して電圧ＶＳＳが供給されている。

入力段回路１００はブートストラップ回路であり、Ｎ型のトランジスタＱ１〜Ｑ４および容量素子Ｃ１から構成される。当該入力段回路１００において、ハイ側電源線１０２とロー側電源線１０４との間には、トランジスタＱ４，Ｑ１，Ｑ２がこの順に直列接続している。ここで図１の如く、トランジスタＱ１とトランジスタＱ２との間の接続ノードをノードＮ１、トランジスタＱ１のゲートが接続するノードをノードＮ２、トランジスタＱ４とトランジスタＱ１との間の接続ノードをノードＮ３と定義する。

即ち、トランジスタＱ４はハイ側電源線１０２とノードＮ３との間に接続し、トランジスタＱ１はノードＮ３とノードＮ１との間に接続し、トランジスタＱ２はノードＮ１とロー側電源線１０４との間に接続している。トランジスタＱ４のゲートは、ハイ側電源線１０２に接続される（即ちトランジスタＱ４はダイオード接続されている）。トランジスタＱ１のゲート（ノードＮ２）とノードＮ１との間には、フィードバック容量としての容量素子Ｃ１が接続され、またノードＮ２とハイ側電源線１０２との間には、ゲートがハイ側電源線１０２に接続したトランジスタＱ３が接続される（即ちトランジスタＱ３はダイオード接続されている）。トランジスタＱ２のゲートは当該ドライバ回路の入力ノードであり、入力信号ＩＮＳを受ける入力端子ＩＮに接続される。入力段回路１００の出力ノードはノードＮ１である。

トランジスタＱ１，Ｑ２から成る回路は、入力端子ＩＮを入力ノード、ノードＮ１を出力ノードとするレシオ型インバータを構成している。即ち当該インバータは、トランジスタＱ１を負荷素子（負荷トランジスタ）、トランジスタＱ２を駆動素子（駆動トランジスタ）としており、入力信号ＩＮＳの論理レベルを反転した信号をノードＮ１に出力する。負荷トランジスタＱ１および駆動トランジスタＱ２それぞれのオン抵抗値は、ノードＮ１にて所定レベルの信号が得られるように適切な比率で設定される。

出力段回路１１０は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したトランジスタＱ５，Ｑ６から成るプッシュプル回路を有している。その間の接続ノードをノードＮ６とすると、トランジスタＱ５はハイ側電源線１０２とノードＮ６との間に接続し、ゲートがノードＮ１に接続している。トランジスタＱ６は、ノードＮ６とロー側電源線１０４との間に接続し、ゲートが入力端子ＩＮに接続している。ノードＮ６は、トランジスタＱ５，Ｑ６から成るプッシュプル回路の出力ノードであると共に、当該ドライバ回路の出力端子ＯＵＴとなる。

出力段回路１１０はさらに、ノードＮ６とノードＮ３との間に接続した容量素子Ｃ２を備えている。この容量素子Ｃ２は、ノードＮ６（出力端子ＯＵＴ）とノードＮ３とを容量結合し、ノードＮ６の電圧レベルの変化に応じてノードＮ３の電圧レベルを変化させる。

上記したように、トランジスタＱ１，Ｑ２から成るインバータの働きにより、入力信号ＩＮＳとノードＮ１の信号とは論理レベルが反転した関係になるので、ノードＮ１の信号で制御されるトランジスタＱ５と入力信号ＩＮＳで制御されるトランジスタＱ６とは、相補的に（交互に）オンすることとなる。トランジスタＱ５，Ｑ６がそのように制御されることにより、それらから成るプッシュプル回路は直流電流を伴わない所定の動作を行うことになる。

ダイオード接続されたトランジスタＱ３は、ハイ側電源線１０２からノードＮ２への方向のみに電流を流す、即ちその方向を順方向とする一方向性電流駆動素子として働く。なお本明細書における一方向性電流駆動素子とは、逆方向電流を全く流さない素子のみならず、逆方向電流が順方向電流に対し無視できるほど小さい素子をも含むものとする。

ハイ側電源線１０２の電圧はＶＨであるので、トランジスタＱ３がオンしたときには、ノードＮ２は電圧ＶＨ−Ｖｔｈｎに充電される（このＶｔｈｎはトランジスタＱ３のしきい値電圧である）。ハイ側電源電圧ＶＨは、このＶＨ−Ｖｔｈｎの値がトランジスタＱ１のしきい値電圧よりも高くなるように設定されている。つまりノードＮ２が電圧ＶＨ−Ｖｔｈｎのとき、トランジスタＱ１はオン状態になる。

図１の回路では、トランジスタＱ３はハイ側電源線１０２とノードＮ２との間にダイオード接続されているが、上記と同様にノードＮ２を充電してトランジスタＱ１をオンにすることが可能な一方向性電流駆動素子として機能できればこの接続構成でなくてもよい。例えば、トランジスタＱ３のドレインおよびゲートの接続先は、電圧ＶＨとは異なる電圧を供給する他の電圧源であってもよいし、また非特許文献１のFigure １（ｂ）ように繰り返し信号源（交流信号源）であってもよい。

トランジスタＱ４は、ハイ側電源線１０２からノードＮ３への向きを順方向とする一方向性電流駆動素子として働き、それがオンしたときにはノードＮ３を電圧ＶＨ−Ｖｔｈｎに充電する（このＶｔｈｎはトランジスタＱ４のしきい値電圧である）。当該トランジスタＱ４は、ノードＮ３を充電することにより、トランジスタＱ１，Ｑ２から成るインバータにハイ側電源を供給する。

図２は、本実施の形態のドライバ回路（図１）の動作を示す信号波形図である。図２を参照し、図１に示すドライバ回路の動作を説明する。なお、以下の説明では特に示さない限り、寄生容量およびトランジスタの電流駆動力（またはオン抵抗）に起因する各ノードの電圧レベルへの影響は無視する。

まず初期状態として、入力信号ＩＮＳがＬレベル（ＶＳＳ）であるとする。このときトランジスタＱ２，Ｑ６はオフ状態である。ノードＮ２，Ｎ３はそれぞれトランジスタＱ３，Ｑ４により電圧ＶＨ−Ｖｔｈｎに充電されており、トランジスタＱ１はオン状態である。よってトランジスタＱ１，Ｑ２から成るインバータの出力ノード（入力段回路１００の出力ノード）Ｎ１はＨレベルである。従ってトランジスタＱ５はオン状態であり、当該ドライバ回路の出力端子ＯＵＴ（ノードＮ６）はＨレベルになっている。

この初期状態から、時刻ｔ₀で入力信号ＩＮＳが電圧ＶＤＤのＨレベルになると、トランジスタＱ２がオンし、ノードＮ１の電圧レベルが低下する。このときトランジスタＱ４，Ｑ１も共にオン状態であるが、トランジスタＱ４のオン抵抗はトランジスタＱ１よりも充分低く設定されており、ノードＮ３の電圧レベルはほぼＶＨ−Ｖｔｈｎで維持される。

またノードＮ１の電圧レベルが低下すると、容量素子Ｃ１を介した結合のためノードＮ２の電圧レベルも低下しようとするが、トランジスタＱ３がオン状態であるのでノードＮ２の電圧レベルはＶＨ−Ｖｔｈｎに維持される。よってトランジスタＱ１はオン状態に維持される。

ノードＮ１の電圧レベルは、トランジスタＱ１，Ｑ２のオン抵抗の比（電流駆動力の比）により決定される値となる。トランジスタＱ２はトランジスタＱ１よりもオン抵抗が充分低く設定されており、ノードＮ１はほぼ電圧ＶＳＳのＬレベルになる。つまり、入力段回路１００の出力ノードＮ１におけるオフセット電圧は、トランジスタＱ２のオン抵抗をトランジスタＱ１のオン抵抗よりも極めて小さく設定することによりほぼ０にすることが可能である。

一方、出力段回路１１０においては、時刻ｔ₀で入力信号ＩＮＳがＨレベルになったときトランジスタＱ６がオンし、出力端子ＯＵＴ（ノードＮ６）の電圧レベルが低下する。また上記のように入力段回路１００の出力ノードＮ１がＬレベル（≒ＶＳＳ）になるので、トランジスタＱ５のゲート（ノードＮ１）とソース（ノードＮ６）との間の電圧がしきい値電圧以下になり、トランジスタＱ５はオフになる。その結果、出力端子ＯＵＴ（出力信号ＯＵＴＳ）は電圧ＶＳＳのＬレベルになる。

このように出力端子ＯＵＴの電圧レベルが低下すると、容量素子Ｃ２を介する結合により、ノードＮ３の電圧レベルが低下しようとする。しかしトランジスタＱ４はオン状態であるので、ノードＮ３は電圧ＶＨ−Ｖｔｈｎに維持される。出力端子ＯＵＴは電圧ＶＳＳであるので、その結果、容量素子Ｃ２は電圧ＶＨ−Ｖｔｈｎに充電されることになる。

そして時刻ｔ₁で、入力信号ＩＮＳがＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）になると、入力段回路１００ではトランジスタＱ２がオフとなり、トランジスタＱ４を流れる電流により容量素子Ｃ２に充電された電荷がトランジスタＱ１を通してノードＮ１に流れ込み、ノードＮ１のレベルが上昇する。応じてトランジスタＱ５がオンになり、出力端子ＯＵＴの電圧レベルが上昇する。

出力端子ＯＵＴの電圧レベルが上昇すると、容量素子Ｃ２を介する結合により、ノードＮ３のレベルが上昇する。トランジスタＱ４はダイオード接続されているので、ノードＮ３の電圧がＶＨ−Ｖｔｈｎから上昇するとオフになる。またトランジスタＱ１はオン状態、トランジスタＱ２はオフ状態であるため、ノードＮ３の電圧レベルの上昇に伴いノードＮ１のレベルがさらに上昇する。

このように、トランジスタＱ５がオンしたことによる出力端子ＯＵＴの電圧レベルの上昇が、当該トランジスタＱ５のゲート（ノードＮ１）へとフィードバックされる。この正帰還動作により、ノードＮ１は、トランジスタＱ５を非飽和動作させる電圧レベルに達し、出力端子ＯＵＴは電圧ＶＨのＨレベルになる。つまり出力信号／ＯＵＴＳのＨレベルはトランジスタＱ５のしきい値電圧分の損失を伴わない。

なお、ノードＮ１の電圧レベルが上昇したとき、容量素子Ｃ１を介する結合により当該トランジスタＱ１のゲート（ノードＮ２）の電圧レベルも上昇する。トランジスタＱ３は、ダイオード接続しているためノードＮ２の電圧レベルがＶＨ−Ｖｔｈｎから上昇するとオフになるので、ノードＮ２の電圧レベルは更に上昇する。

このようにトランジスタＱ１がノードＮ１を充電することによる当該ノードＮ１の電圧レベルの上昇は、トランジスタＱ１のゲート電圧へとフィードバックされる。つまり入力段回路１００はブートストラップ回路として動作する。よってノードＮ１の電圧レベルが上昇してもトランジスタＱ１は非飽和領域でオンに維持され、上記のトランジスタＱ５のゲート電圧に係る正帰還動作が滞りなく行われる。

以上のように、当該ドライバ回路におけるトランジスタＱ５のゲート電圧に係る正帰還ループは、ノードＮ１の電圧レベル上昇→トランジスタＱ５を流れる電流の増大→出力端子ＯＵＴの電圧レベル上昇→ノードＮ３の電圧レベル上昇→トランジスタＱ１を流れる電流の増大→ノードＮ１のレベル上昇…というループとなる。

その正帰還動作をより詳細に説明する。まず図２の時刻ｔ₁の直前においては、トランジスタＱ１のゲート（ノードＮ２）およびノードＮ３の電圧レベルは共にＶＨ−Ｖｔｈｎであり、ノードＮ１はほぼ電圧ＶＳＳのＬレベル、出力端子ＯＵＴは電圧ＶＳＳのＬレベルである。

時刻ｔ₁で、トランジスタＱ２，Ｑ６がオフすると、ノードＮ１のレベルが上昇する。このノードＮ１の電圧変化は容量素子Ｃ１を介してノードＮ２に結合され、ノードＮ２のレベルがＶＨ−Ｖｔｈｎから上昇する。ノードＮ２のレベル上昇はトランジスタＱ１を非飽和領域動作に向かわせ、その駆動電流をより増大させる。他方、ノードＮ１の電圧レベルの上昇はトランジスタＱ５をオンにし、トランジスタＱ５を流れる電流によって出力端子ＯＵＴのレベルが上昇する。

この出力端子ＯＵＴの電圧レベルの変化は容量素子Ｃ２を介してノードＮ３に結合され、ノードＮ３のレベルがＶＨ−Ｖｔｈｎから上昇する。ノードＮ３すなわちトランジスタＱ１のドレインの電圧が上昇することで、非飽和領域で動作しているトランジスタＱ１を流れる電流が増大し、ノードＮ１の電圧レベルがさらに上昇する。このノードＮ１のレベル上昇はさらにトランジスタＱ５のゲート電圧を高め、トランジスタＱ５を流れる電流がより増大し、出力端子ＯＵＴのレベルがさらに上昇する。

この正帰還動作が繰り返されてトランジスタＱ５のゲート（ノードＮ１）の電圧レベルが充分に上昇し、トランジスタＱ５は非飽和領域で動作するようになる。それにより出力信号／ＯＵＴＳのＨレベル電圧の最終的な値は、トランジスタＱ５のしきい値電圧分の損失を伴わずに電圧ＶＨとなる。

つまり時刻ｔ₁で出力端子ＯＵＴがＬレベル（ＶＳＳ＝ＧＮＤ）からＨレベル（ＶＨ）に変化したとき、その電圧変化分ΔＶ２はＶＨである。この出力端子ＯＵＴの電圧変化分は、容量素子Ｃ２を介して、ＶＨ−Ｖｔｈｎの電圧レベルとなっていたノードＮ３に結合する。容量素子Ｃ２の容量値に対してノードＮ３，Ｎ１の寄生容量が充分小さいと仮定すると、時刻ｔ₁後のノードＮ３のレベルＶＮ３は、次の式（１）で表される。
ＶＮ３＝ＶＨ−Ｖｔｈｎ＋ΔＶ２＝２・ＶＨ−Ｖｔｈｎ …（１）
また時刻ｔ₁では、トランジスタＱ１のゲート（ノードＮ２）の電圧レベルは、容量素子Ｃ１によるブートストラップ作用により、ノードＮ１の電圧レベル上昇に従って充分高くなる。そのためトランジスタＱ１は非飽和領域で動作するので、ノードＮ１には、ノードＮ３の電圧レベルがトランジスタＱ１のしきい値電圧分の損失を伴わずに伝達される。よって時刻ｔ₁後におけるノードＮ１の電圧レベルＶＮ１は、上記のノードＮ３の電圧レベルＶＮ３と同じになる。
ＶＮ１＝ＶＮ３＝２・ＶＨ−Ｖｔｈｎ …（２）
時刻ｔ₁後におけるトランジスタＱ５のゲート電圧は式（２）のＶＮ１である。トランジスタＱ５のドレイン電圧はＶＨであるので、ＶＮ１がＶＨより充分大きくなるように、ＶＨの値をＶｔｈｎより充分大きく設定することにより、トランジスタＱ５を非飽和領域で動作させることができる。

時刻ｔ₁におけるノードＮ１の電圧変化分ΔＶ１（＝２・ＶＨ−Ｖｔｈｎ）は、容量素子Ｃ１を介する結合により、ノードＮ２の電圧レベルを上昇させる（ブートストラップ動作）。よって時刻ｔ₁後のノードＮ２の電圧レベルＶＮ２は、次の式（３）で表せる。
ＶＮ２＝ＶＨ−Ｖｔｈｈ＋ΔＶ１＝３・ＶＨ−２・Ｖｔｈｎ …（３）
時刻ｔ₁後におけるトランジスタＱ１のゲート電圧は式（３）のＶＮ２である。トランジスタＱ１のドレイン電圧は式（１）のＶＮ３であるので、ＶＮ２がＶＮ３より充分大きくなるように、ＶＨの値をＶｔｈｎより充分大きく設定することにより、トランジスタＱ１を非飽和領域で動作させることができる。

以上のように本実施の形態に係るドライバ回路によれば、出力段回路１１０において、トランジスタＱ５は、入力段回路１００のノードＮ１の電圧レベル上昇に従ってオンになり出力端子ＯＵＴの電圧レベルを上昇させる。トランジスタＱ５は、出力端子ＯＵＴの電圧上昇分を自身のゲート電圧に正帰還させることにより非飽和領域で動作する。よって出力端子ＯＵＴ（出力信号／ＯＵＴＳ）をＨレベルにする際、トランジスタＱ５のしきい値電圧分の損失を伴わずに電圧ＶＨにまで上昇させることができ、且つその立ち上がり速度は高速である。

またそのとき入力段回路１００のトランジスタＱ１も、ノードＮ１の電圧レベルを上昇させるとき、その電圧上昇分を自身のゲートに正帰還させることで非飽和領域で動作する（ブートストラップ作用）。よってノードＮ１の電圧レベルはトランジスタＱ１のしきい値電圧分の損失を伴わず、且つその立ち上がり速度は高速である。つまり、入力段回路１００はトランジスタＱ５のゲート電圧を高速に上昇させることで、出力信号／ＯＵＴＳの立ち上がり速度の高速化に寄与している。

［第１の変更例］
図３は、実施の形態１の第１の変更例であるドライバ回路の構成を示す図である。図１の回路では、トランジスタＱ５による出力端子ＯＵＴの充電時に、その出力端子ＯＵＴの電圧変化をトランジスタＱ５のゲート電圧に正帰還させていた。それに対し図３のドライバ回路では、出力端子ＯＵＴを駆動するためのプッシュプル回路（以下「駆動用プッシュプル回路」）とは別に、それと同様に動作するプッシュプル回路（以下「帰還用プッシュプル回路」）を設け、帰還用プッシュプル回路の出力ノードの電圧変化をトランジスタＱ５のゲート電圧に帰還させるように構成したものである。

図３を参照し、帰還用プッシュプル回路は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したＮ型トランジスタＱ７，Ｑ８から成っている。この帰還用プッシュプル回路とトランジスタＱ５，Ｑ６から成る駆動用プッシュプル回路とが同様に動作するように、両者は互いに並列に接続される。

即ち、トランジスタＱ７，Ｑ８の間の接続ノードをノードＮ４とすると、トランジスタＱ７はハイ側電源線１０２とノードＮ４との間に接続し、ゲートはトランジスタＱ５のゲートと共にノードＮ１に接続している。トランジスタＱ８は、ノードＮ４とロー側電源線１０４との間に接続し、ゲートはトランジスタＱ６のゲートと共に入力端子ＩＮに接続している。帰還用プッシュプル回路の出力ノードはノードＮ４である。本変更例では容量素子Ｃ２はこのノードＮ４とノードＮ３との間に接続され、出力端子ＯＵＴには接続しない。

帰還用プッシュプル回路は、駆動用プッシュプル回路と同様に動作するので、ノードＮ４の電圧レベルは原則として出力端子ＯＵＴ（ノードＮ６）の電圧レベルと同様に変化する。従って、図３の回路と図１の回路とでは容量素子Ｃ２の接続先が異なるものの、その動作はほぼ同じである。但し図３の回路では、帰還用プッシュプル回路は専ら容量素子Ｃ２を用いた正帰還動作を行い、駆動用プッシュプル回路は専ら出力端子ＯＵＴに接続される負荷容量の駆動を行うように、役割分担されている。

この変更例では、トランジスタＱ５のゲート電圧に係る正帰還のループの経路が図１の回路とは異なる。つまり当該正帰還の動作が出力端子ＯＵＴではなく、それとは分離したノードＮ４の信号に基づいて行われる。

出力端子ＯＵＴには負荷容量が接続されるため、その容量値の影響により出力信号／ＯＵＴＳの立ち上がり速度が低下することが考えられる。図１の回路では、出力端子ＯＵＴの電圧変化がトランジスタＱ５のゲート電圧に正帰還されるため、出力信号／ＯＵＴＳの立ち上がり速度が低下するとそれがトランジスタＱ５のゲート電圧の上昇速度にも影響し、出力信号／ＯＵＴＳの立ち上がり速度のさらなる低下を招く。

それに対し図３の回路では、出力端子ＯＵＴとは分離したノードＮ４の電圧変化が、トランジスタＱ５のゲート電圧に正帰還されるため、その正帰還動作は出力信号／ＯＵＴＳの立ち上がり速度の影響を受けない。つまり出力端子ＯＵＴに接続される負荷容量の影響を受けない。

またノードＮ４には負荷容量が接続されないため、通常その電圧レベルの立ち上がり速度は出力端子ＯＵＴよりも高速である。そのため正帰還動作におけるノードＮ３およびノードＮ１（トランジスタＱ５のゲート）の電圧レベルの上昇速度は図１の回路よりも高速化され、出力信号／ＯＵＴＳの立ち上がり速度を図１の回路よりも高速化することが可能である。

［第２の変更例］
図４は、実施の形態１の第２の変更例であるドライバ回路の構成を示す図である。当該ドライバ回路は、図１の回路に対し、入力段回路１００のトランジスタＱ１とトランジスタＱ２との間に、ゲートをハイ側電源線１０２に接続させたＮ型トランジスタＱ９を介在させたものである。

トランジスタＱ５のゲートおよび容量素子Ｃ２は、トランジスタＱ９のドレイン側（ノードＮ１）に接続され、当該ノードＮ１が入力段回路１００の出力ノードとなる。またここではトランジスタＱ９，Ｑ２間の接続ノードをノードＮ５と定義する。トランジスタＱ９は、ゲートがＨレベル（ＶＨ）に固定されているため、常時オン状態にある。

図１の回路では、入力信号ＩＮＳがＬレベル（ＶＳＳ）のとき、ノードＮ１の電圧レベルＶＮ１は上記の式（２）に示されるように２・ＶＨ−Ｖｔｈｎの高電圧となる。このとき、入力端子ＩＮのレベルはＶＳＳなので、トランジスタＱ２のドレイン・ゲート間にはその高電圧が掛かることになる。

低温ポリシリコンプロセスにより形成された薄膜トランジスタは、そのドレイン・ゲート間に高い電圧が長時間印加されるとそのオン抵抗が高くなることが知られている。そのためそのようなトランジスタを図１のドライバ回路に用いた場合、トランジスタＱ２のオン抵抗が高くなることが懸念される。トランジスタＱ１，Ｑ２はレシオ型インバータを構成しているため、トランジスタＱ２のオン抵抗の上昇は、入力段回路１００の出力ノードＮ１における出力オフセット電圧を増大させ、ドライバ回路の動作マージンが低下するため問題となる。

図４の回路では、ノードＮ１が２・ＶＨ−Ｖｔｈｎの高電圧レベルにあるとき、トランジスタＱ９のドレイン（ノードＮ１）とゲート（ハイ側電源線１０２）との間の電圧は、ＶＨ−Ｖｔｈｎになる。またこのときノードＮ５のレベルはＶＨ−Ｖｔｈｎとなるので、トランジスタＱ２のドレイン（ノードＮ５）とゲート（入力端子ＩＮ）との間の電圧もＶＨ−Ｖｔｈｎになる。

このように入力信号ＩＮＳがＬレベルのとき、ノードＮ１の高電圧ＶＮ１（＝２・ＶＨ−Ｖｔｈｎ）が、トランジスタＱ９，Ｑ２により分割して保持される。そのためトランジスタＱ９，Ｑ２それぞれのドレイン・ゲート間電圧は比較的低く抑えられ、それらのオン抵抗の上昇が防止される。

一方、入力信号ＩＮＳがＬレベルのときはノードＮ２も式（３）で示される高電圧ＶＮ２（＝３・ＶＨ−２・Ｖｔｈｎ）になるので、トランジスタＱ３のドレイン（ノードＮ２）とゲート（ハイ側電源線１０２）との間の電圧も２・ＶＨ−２・Ｖｔｈｎという高電圧になる。しかしトランジスタＱ３は、ノードＮ２におけるリーク電流を補償する程度の電流を流せれば充分であり、高い電流駆動力が要求されるものではない。よってトランジスタＱ３においてはオン抵抗の上昇はそれほど問題とならない。

なお図４の回路では、トランジスタＱ９のゲートはハイ側電源線１０２に接続され、その電圧をＶＨに設定したが、トランジスタＱ９，Ｑ２それぞれのドレイン・ゲート間の電圧を抑制できる電圧であれば、トランジスタＱ９のゲートには電圧ＶＨとは異なる電圧を供給してもよい。また図４においては、図１の回路にトランジスタＱ９を設けた構成を示したが、図３の回路のトランジスタＱ１とトランジスタＱ２との間にそれを設けることも可能であり、同様の効果を得ることができる。

［第３の変更例］
上記のとおり、図１の回路におけるトランジスタＱ３は、ノードＮ２におけるリーク電流を補償する程度の電流を流せれば充分なので、高い電流駆動力は必要とされない。そのためトランジスタＱ３のオン抵抗の上昇はそれほど問題とならない。

しかし、トランジスタＱ３におけるのオン抵抗の上昇を抑制したい場合には、図５のドライバ回路を用いればよい。当該ドライバ回路は、図１の回路に対し、トランジスタＱ１のゲート（ノードＮ２）とトランジスタＱ３との間に、ゲートをノードＮ３に接続させたトランジスタＱ１０を介在させたものである。ここでトランジスタＱ３，Ｑ１０間の接続ノードをノードＮ５ａとする。

図５の回路においては、入力信号ＩＮＳがＬレベルのとき、トランジスタＱ３のゲート（ハイ側電源線１０２）とソース（ノードＮ５ａ）間の電圧は略［ＶＨ−（２・ＶＨ−２・Ｖｔｈｎ）］＝−（ＶＨ−２・Ｖｔｈｎ）になる。またこのときトランジスタＱ１０のゲート（ノードＮ３）とソース（ノードＮ２）間の電圧は略［（２・ＶＨ−Ｖｔｈｎ）−（３・ＶＨ−２・Ｖｔｈｎ）］＝−（ＶＨ−Ｖｔｈｎ）になる。

このように入力信号ＩＮＳがＬレベルのとき、ノードＮ２とハイ側電源線１０２間の高電圧（２・ＶＨ−２・Ｖｔｈｎ）が、トランジスタＱ３，Ｑ１０により分割して保持される。そのためトランジスタＱ３，Ｑ１０それぞれのゲート・ソース間電圧は比較的低く抑えられ、それらのオン抵抗の上昇が防止される。

なお図５においては、図１の回路にトランジスタＱ１０を設けた構成を示したが、図３，図４の回路のトランジスタＱ１のゲート（ノードＮ２）とトランジスタＱ３との間にそれを設けてもよく、同様の効果を得ることができる。

［第４の変更例］
図６は、実施の形態１の第４の変更例であるドライバ回路であり、出力信号／ＯＵＴＳの立ち上がり速度をさらに速くした回路である。当該ドライバ回路は、図１の回路に対し、電圧発生回路５０を設けたものである。この電圧発生回路５０は、トランジスタＱ４のゲートにＶＨ＋Ｖｔｈｎの電圧を供給するものであり、図６の如く、Ｎ型トランジスタＱ５０〜Ｑ５２および容量素子Ｃ５０，Ｃ５１から成っている。

トランジスタＱ５０，Ｑ５１は共にダイオード接続されており、それらは電圧ＶＨが供給されるハイ側電源ノードＳ２とトランジスタＱ４のゲート（ノードＮ５１）との間に直列に接続している。トランジスタＱ５０，Ｑ５１の間の接続ノードＮ５０とすると、トランジスタＱ５０はハイ側電源ノードＳ２からノードＮ５０への向きを順方向とするダイオードとして機能し、トランジスタＱ５１はノードＮ５０からノードＮ５１への向きを順方向とするダイオードとして機能する。

容量素子Ｃ５０は、所定の繰り返し信号ＣＬＫが入力される端子ＣＫ（繰り返し信号入力端子）とノードＮ５０との間に接続される。ここで、繰り返し信号ＣＬＫの振幅はＶＨとする。

これらトランジスタＱ５０，Ｑ５１および容量素子Ｃ５０は、チャージポンプ回路を構成している。即ち、トランジスタＱ５０はノードＮ５０にＶＨ−Ｖｔｈｎの電圧を供給し、容量素子Ｃ５０は繰り返し信号ＣＬＫの立ち上がりに応じてそれを２・ＶＨ−Ｖｔｈｎに昇圧する。そのためトランジスタＱ５１は、当該チャージポンプ回路の出力ノードＮ５１に略２・ＶＨ−２Ｖｔｈｎの電圧を供給することが可能である。

但し、ノードＮ５１とハイ側電源線１０２との間には、ノードＮ５１からハイ側電源線１０２への向きが順方向となるようにダイオード接続されたトランジスタＱ５２が接続されており、これがノードＮ５１の電圧をＶＨ＋Ｖｔｈｎにクランプする。またノードＮ５１とハイ側電源線１０２との間に接続した容量素子Ｃ５１は、ノードＮ５１の電圧レベルを安定化させるために設けられたものである。

図６の回路では、トランジスタＱ４のゲート電圧がＶＨ＋Ｖｔｈｎに固定されるので、当該トランジスタＱ４はノードＮ３をＶＨの電圧にまで充電することができる。つまり図１の回路よりも、ノードＮ３，Ｎ１の電圧をＶｔｈｎだけ高くできるので、トランジスタＱ５のオン抵抗が小さくなり、出力信号／ＯＵＴＳの立ち上がり速度が高速化される。

また出力信号／ＯＵＴＳの立ち上がりに応じてノードＮ３が昇圧されたときには（このときノードＮ３がハイ側電源線１０２よりも高電位であるのでハイ側電源線１０２側がソースになる）、トランジスタＱ４のゲート・ソース間電圧はＶｔｈｎになり、トランジスタＱ４にはサブスレッシュホールド電流しか流れず、トランジスタＱ４は実質的にオフ状態になる。従って、ノードＮ３からハイ側電源線１０２には電流は流れない。

仮にトランジスタＱ４のゲート電圧がＶＨ＋Ｖｔｈｎよりも高く設定されていた場合、ノードＮ３の昇圧時にそのゲート・ソース間電圧がしきい値電圧Ｖｔｈｎを超えるため、ノードＮ３からハイ側電源線１０２へと電流が流れる（トランジスタＱ４が一方向性電流駆動素子として機能しなくなる）。そうなるとノードＮ３が充分に昇圧されず、トランジスタＱ５のゲート電圧に係る正帰還動作が正常に行われない結果となる。電圧発生回路５０において、トランジスタＱ５２がトランジスタＱ４のゲート電圧をＶＨ＋Ｖｔｈｎにクランプしているのは、そのような不具合を回避するためである。

なお、電圧発生回路５０のトランジスタＱ５０のドレインおよびゲートに供給する電圧はＶＨに限られるものではなく、繰り返し信号ＣＬＫの振幅に相当する電圧もＶＨに限られない。それらの値は、電圧発生回路５０がノードＮ５１に電圧ＶＨ＋Ｖｔｈｎを供給可能な範囲であれば、任意の値でよい。

さらに電圧発生回路５０が備えるトランジスタＱ５０〜Ｑ５２、容量素子Ｃ５０、Ｃ５１は、製造プロセスの簡略化の観点から、それぞれ入力段回路１００および出力段回路１１０と同一基板上に形成されていることが好ましい。但し、ダイオード接続したトランジスタＱ５０〜Ｑ５２に代えてディスクリートのダイオード素子を用いてもよいし、容量素子Ｃ５０、Ｃ５１もディスクリートの素子を用いてもよい。

また本変更例のドライバ回路における入力段回路１００および出力段回路１１０に対しても、上記の第１〜第３の変更例を適用してもよい。このことは以下の変更例においても同様に言える。

［第５の変更例］
図７は、実施の形態１の第５の変更例であるドライバ回路であり、図６（第４の変更例）の回路に対し、電圧発生回路５０に繰り返し信号ＣＬＫに代えて出力信号／ＯＵＴＳを供給させたものである。即ちトランジスタＱ５を構成するチャージポンプ回路は、出力信号／ＯＵＴＳにより駆動される。そのことを除いては図６と同様の構成である。

本変更例によれば、電圧発生回路５０を動作させるための特別な繰り返し信号ＣＬＫを供給する必要がなくなる。つまり図６の回路に比べ、ドライバ回路の動作に必要な制御信号数が少なくなるので、繰り返し信号入力端子ＣＫおよびそれに付随する配線等を省略でき、回路の占有面積の縮小化に寄与できる。

なお電圧発生回路５０（チャージポンプ回路）を駆動する信号は、その電圧レベルが繰り返し変化するものであればよいので、出力信号／ＯＵＴＳ以外にも、例えば入力信号ＩＮＳを用いて駆動させることも可能である（図示は省略する）。この場合も特別な繰り返し信号ＣＬＫを供給する必要がないので、上記と同様の効果が得られる。

［第６の変更例］
図８は、実施の形態１の第６の変更例であるドライバ回路であり、図６（第４の変更例）の回路に対し、トランジスタＱ３のゲートにも電圧発生回路５０が生成する電圧ＶＨ＋Ｖｔｈｎを供給させたものである。トランジスタＱ３のゲートがノードＮ５１に接続していることを除いては、図６と同様である。

本変更例によれば、トランジスタＱ３がノードＮ２を電圧ＶＨのレベルにまで充電できるようになるので、図１の回路よりもノードＮ２の電圧がＶｔｈｎだけ高くなる。よってトランジスタＱ１のオン抵抗は低くなり、ノードＮ１の信号（入力段回路１００の出力信号）の立ち上がり速度が高速化され、その結果、出力信号／ＯＵＴＳの立ち上がり速度をさらに向上させることができる。本変更例は、電圧発生回路５０を用いた他の変更例（例えば図７の回路）に対しても適用可能である。

ここで、トランジスタＱ１，Ｑ２はレシオ型インバータを構成しており、そのＬレベルの電圧はトランジスタＱ１，Ｑ２のオン抵抗の比によって決定される。そのため本変更例によりトランジスタＱ１のオン抵抗値を低くする場合には、それに応じてトランジスタＱ２のオン抵抗値も低くしなければ、当該インバータの出力オフセット電圧が大きくなる点に留意すべきである。トランジスタＱ２のオン抵抗値を低くするには、そのゲート幅を広くすればよい。

［第７の変更例］
図９は、実施の形態１の第７の変更例であるドライバ回路であり、出力信号／ＯＵＴＳの振幅を大きくした回路である。当該ドライバ回路は、図１の回路に対し、電圧発生回路６０を設けたものである。この電圧発生回路６０は、トランジスタＱ５のドレインに２・ＶＨ−２・Ｖｔｈｎの電圧を供給するものであり、図６の如くＮ型トランジスタＱ６０，Ｑ６１および容量素子Ｃ６０，Ｃ６１から成っている。

トランジスタＱ６０，Ｑ６１は共にダイオード接続されており、電圧ＶＨが供給されるハイ側電源ノードＳ２とトランジスタＱ５のドレイン（ノードＮ６１）との間に直列に接続している。トランジスタＱ６０，Ｑ６１の間の接続ノードＮ６０とすると、トランジスタＱ６０はハイ側電源ノードＳ２からノードＮ６０への向きを順方向とするダイオードとして機能し、トランジスタＱ６１はノードＮ６０からノードＮ６１への向きを順方向とするダイオードとして機能する。容量素子Ｃ６０は、所定の繰り返し信号ＣＬＫが入力される端子ＣＫ（繰り返し信号入力端子）とノードＮ６０との間に接続される。ここで、繰り返し信号ＣＬＫの振幅はＶＨとする。

これらトランジスタＱ６０，Ｑ６１および容量素子Ｃ６０は、チャージポンプ回路を構成している。即ち、トランジスタＱ６０はノードＮ６０にＶＨ−Ｖｔｈｎの電圧を供給し、容量素子Ｃ６０は繰り返し信号ＣＬＫの立ち上がりに応じてそれを２・ＶＨ−Ｖｔｈｎに昇圧する。そしてトランジスタＱ６１は、当該チャージポンプ回路の出力ノードＮ６１に略２・ＶＨ−２Ｖｔｈｎの電圧を供給することが可能である。ノードＮ６１とハイ側電源線１０２との間に接続した容量素子Ｃ６１は、ノードＮ６１の電圧レベルを安定化させるために設けられている。

出力段回路１１０のプッシュプル回路を構成するトランジスタＱ５，Ｑ６は互いに相補的に（交互に）オンするので、トランジスタＱ５のドレイン（ノードＮ６１）とロー側電源線１０４との間には直流電流は流れない。従って出力段回路１１０は、出力インピーダンスが比較的高いチャージポンプ回路である電圧発生回路６０をハイ側電源として用いても正常に動作することができる。

本変更例においては出力段回路１１０に供給されるハイ側電源電圧が高くなるので、出力信号／ＯＵＴＳの振幅が大きくなる。この場合も、出力信号／ＯＵＴＳの立ち上がり時にノードＮ３，Ｎ１が昇圧されてトランジスタＱ５は非飽和領域で動作するので、出力信号／ＯＵＴＳのＨレベル電圧はノードＮ６１と同じく略２・ＶＨ−２・Ｖｔｈｎになる。

また図示は省略するが、上記の第５の変更例で電圧発生回路５０に対して行ったように、電圧発生回路６０に対しても繰り返し信号ＣＬＫに代えて出力信号／ＯＵＴＳあるいは入力信号ＩＮＳを供給させてもよい。それにより、特別な繰り返し信号ＣＬＫを供給する必要がなくなるので、繰り返し信号入力端子ＣＫおよびそれに付随する配線等を省略でき、回路の占有面積の縮小化に寄与できる。

［第８の変更例］
図１０は、実施の形態１の第８の変更例であるドライバ回路であり、第７の変更例（図９）に示した電圧発生回路６０を第１の変更例（図３）のドライバ回路に適用した例である。図１０に示すように当該ドライバ回路においては、駆動用プッシュプル回路のトランジスタＱ５のドレインと帰還用プッシュプル回路のトランジスタＱ７のドレインの両方が、電圧発生回路６０のノードＮ６１に接続される。即ち、トランジスタＱ５，Ｑ７のドレインには、共に電圧発生回路６０から略２・ＶＨ−２・Ｖｔｈｎの電圧が供給される。

駆動用プッシュプル回路のトランジスタＱ５，Ｑ６は互いに相補的に（交互に）オンし、同様に帰還用プッシュプル回路のトランジスタＱ７，Ｑ８も互いに相補的にオンするので、トランジスタＱ５，Ｑ７のドレイン（ノードＮ６１）とロー側電源線１０４との間には直流電流は流れない。従って出力段回路１１０は、出力インピーダンスが比較的高いチャージポンプ回路である電圧発生回路６０をハイ側電源として用いても正常に動作することができる。

本変更例においては、出力段回路１１０に供給されるハイ側電源電圧が高くなるので、出力信号／ＯＵＴＳおよびノードＮ４の信号の振幅が大きくなる。この場合も、ノードＮ４の信号の立ち上がり時にノードＮ３，Ｎ１が昇圧されてトランジスタＱ５は非飽和領域で動作するので、出力信号／ＯＵＴＳのＨレベル電圧はノードＮ６１と同じく略２・ＶＨ−２・Ｖｔｈｎになる。

本変更例ではトランジスタＱ５，Ｑ７のドレインの両方に電圧発生回路６０の生成電圧を供給したが、それをトランジスタＱ７のドレインだけに供給し、トランジスタＱ５のドレインは図３と同様にハイ側電源線１０２に接続させたままでもよい。その場合、出力信号／ＯＵＴＳのＨレベル電圧は図３の場合と同じＶＨになるが、トランジスタＱ５のゲート電圧が高くなるため出力信号／ＯＵＴＳの立ち上がり速度は図３の場合よりも向上される。

また本変更例においても、電圧発生回路６０に対し、繰り返し信号ＣＬＫに代えて出力信号／ＯＵＴＳあるいは入力信号ＩＮＳを供給してもよい。それにより、特別な繰り返し信号ＣＬＫを供給する必要がなくなるので、繰り返し信号入力端子ＣＫおよびそれに付随する配線等を省略でき、回路の占有面積の縮小化に寄与できる。

［第９の変更例］
図１の回路において出力信号／ＯＵＴＳの立ち上がり速度を速くする一手法として、入力段回路１００の駆動能力を高めることによりトランジスタＱ５のゲート電圧の立ち上がり速度（充電速度）を高速化することが考えられる。しかし、入力段回路１００のトランジスタＱ１，Ｑ２はレシオ型回路であるので、消費電流削減の観点からトランジスタＱ１の駆動能力を上げるのには制限がある。

図１１は、実施の形態１の第９の変更例であるドライバ回路であり、消費電流の増大を抑制しつつ、出力信号／ＯＵＴＳの立ち上がり速度を速くした回路である。図１の回路では入力段回路１００の出力ノードＮ１の信号を出力段回路１１０のトランジスタＱ５のゲートに直接供給させていたが、本変更例では入力段回路１００と出力段回路１１０との間に、プッシュプル回路１２０を介在させる。このプッシュプル回路１２０は、出力段回路１１０のトランジスタＱ５のゲートを高速に充電するためのものである。

プッシュプル回路１２０の動作については後述するが、当該プッシュプル回路１２０は、その出力レベルの電圧が出力信号／ＯＵＴＳの立ち上がりに応じて昇圧されるので、以下の説明ではそれを「昇圧プッシュプル回路」と称する。

昇圧プッシュプル回路１２０は、Ｎ型のトランジスタＱ１ａ，Ｑ２ａ，Ｑ４ａおよび容量素子Ｃ１ａから成っている。当該昇圧プッシュプル回路１２０においては、ハイ側電源線１０２とロー側電源線１０４との間にトランジスタＱ４ａ，Ｑ１ａ，Ｑ２ａがこの順に直列接続している。

トランジスタＱ４ａ，Ｑ１ａ間の接続ノードをノードＮ３ａ、トランジスタＱ１ａ，Ｑ２ａ間の接続ノードをノードＮ１ａとすると、ハイ側電源線１０２とノードＮ３ａとの間に接続するトランジスタＱ４ａは、ゲートがハイ側電源線１０２に接続されており（トランジスタＱ４ａはダイオード接続されている）、ハイ側電源線１０２からノードＮ３ａへの向きを順方向とする一方向性電流駆動素子として機能する。ノードＮ３ａとノードＮ１ａとの間に接続するトランジスタＱ１ａのゲートは、入力段回路１００の出力ノードＮ１に接続される。ノードＮ１ａとロー側電源線１０４との間に接続したトランジスタＱ２ａのゲートは入力端子ＩＮに接続される。また容量素子Ｃ１ａはノードＮ１ａと入力段回路１００のノードＮ３との間に接続される。

上記のノードＮ１ａは、昇圧プッシュプル回路１２０の出力ノードであり、トランジスタＱ１ａはそれを充電してＨレベルにするプルアップトランジスタであり、トランジスタＱ２ａはそれを放電してＬレベルにするプルダウントランジスタである。

出力段回路１１０のトランジスタＱ５のゲートは、昇圧プッシュプル回路１２０のノードＮ１ａに接続される。また容量素子Ｃ２は出力段回路１１０のノードＮ６（出力端子ＯＵＴ）と昇圧プッシュプル回路１２０のノードＮ３ａとの間に接続される。

図１１のドライバ回路においては、出力段回路１１０は昇圧プッシュプル回路１２０により駆動され、昇圧プッシュプル回路１２０は入力段回路１００により駆動される。昇圧プッシュプル回路１２０の駆動能力は、入力段回路１００よりも大きく設定される。即ち、トランジスタＱ１ａの駆動能力はトランジスタＱ１の駆動能力以上に設定されている。

つまりトランジスタＱ１ａ，Ｑ２ａはノードＮ１の信号の駆動能力を高めるためのバッファ回路として機能しており、ダイオード接続したトランジスタＱ４ａはこのバッファ回路にハイ側電源電圧を供給している。トランジスタＱ１ａ，Ｑ２ａは互いに相補的に（交互に）オンになるレシオレス回路を構成しているため、トランジスタＱ１ａ，Ｑ２ａには直流的な電流が流れない。よってトランジスタＱ１ａの駆動能力を大きく設定しても消費電流の増大は殆どない。

なお、出力段回路１１０において出力端子ＯＵＴを駆動するプッシュプル回路は、出力端子ＯＵＴに接続される負荷容量を駆動するため、昇圧プッシュプル回路１２０よりも駆動能力が大きく設定される。即ち、トランジスタＱ５の駆動能力はトランジスタＱ１ａの駆動能力以上に設定されている。

このように図１１のドライバ回路では、ノードＮ１から出力端子ＯＵＴに向かって（ノードＮ１を充電するトランジスタＱ１、ノードＮ１ａを充電するトランジスタＱ１ａ、出力端子ＯＵＴを充電するトランジスタＱ５の順に）、トランジスタの電流増幅度が大きくなっている。よって、入力段回路１００のトランジスタＱ１を流れる電流が小さくても、出力段回路１１０のトランジスタＱ５のゲート電圧を高速に立ち上げることができる。つまり入力段回路１００における直流電流を小さく維持して消費電流を抑制しつつ、出力信号／ＯＵＴＳの立ち上がり速度の高速化を図ることができる。

以下、当該ドライバ回路の動作を説明する。入力信号ＩＮＳがＨレベルのとき、入力段回路１００のノードＮ１はＬレベルなので、昇圧プッシュプル回路１２０は、トランジスタＱ２ａがオン、トランジスタＱ１ａがオフの状態である。そのためノードＮ１ａは電圧ＶＳＳのＬレベルである。よって出力段回路１１０は、トランジスタＱ５がオフ、トランジスタＱ６がオンの状態であり、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）は電圧ＶＳＳのＬレベルである。

そして入力信号ＩＮＳがＬレベルに変化すると、入力段回路１００のノードＮ１がＨレベルになるので、昇圧プッシュプル回路１２０は、トランジスタＱ１ａがオン、トランジスタＱ２ａがオフの状態になる。このときノードＮ３ａの電圧はＶＨ−Ｖｔｈｎであるので、ノードＮ１ａはＨレベルに変化する。よって出力段回路１１０は、トランジスタＱ５がオン、トランジスタＱ６がオフの状態になり、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）は電圧ＶＨのＨレベルに変化する。

出力端子ＯＵＴがＬレベル（ＶＳＳ）からＨレベル（ＶＨ）に変化するとき、容量素子Ｃ２を介した結合により、ノードＮ３ａの電圧が略２・ＶＨ−Ｖｈｎへと上昇される。応じてノードＮ１ａの電圧も上昇するが、このノードＮ１ａの電圧上昇は容量素子Ｃ１ａを介して入力段回路１００のノードＮ３，Ｎ１の電圧を上昇させ、トランジスタＱ１ａのゲート電圧に正帰還される。よってトランジスタＱ１ａは非飽和動作し、ノードＮ１ａの電圧は略２・ＶＨ−Ｖｔｈｎまで上昇する。これによりトランジスタＱ５は非飽和領域で動作するので、出力信号／ＯＵＴＳの立ち上がり速度は高速化される。

なおノードＮ１ａの電圧が略２・ＶＨ−Ｖｔｈｎまで上昇するとき、容量素子Ｃ１ａを介する結合により、ノードＮ３は略３・ＶＨ−２・Ｖｔｈｎにまで上昇する。応じてノードＮ１の電圧レベルも上昇するが、このとき容量素子Ｃ１によるブートストラップ作用によりトランジスタＱ１は非飽和動作するため、ノードＮ１のレベルも略３・ＶＨ−２・Ｖｔｈｎにまで上昇される。

本変更例によれば、トランジスタＱ５のゲートは、トランジスタＱ１よりも駆動能力の高いトランジスタＱ１ａによって高速に略２・ＶＨ−Ｖｔｈｎにまで充電される。つまり図１の回路よりもトランジスタＱ５のゲート電圧の立ち上がりが高速になるので、出力信号／ＯＵＴＳの立ち上がり速度が速くなる。

但し本変更例においては、図１の回路と異なり、出力段回路１１０のトランジスタＱ５のゲートは入力段回路１００のノードＮ１に直接接続されておらず、その間に昇圧プッシュプル回路１２０が介在している。そのためノードＮ１の電圧上昇とトランジスタＱ５のゲート電圧の上昇との間に、トランジスタＱ１ａによるノードＮ１ａの充電動作が介在するため、入力信号ＩＮＳの立ち下がりタイミングと出力信号／ＯＵＴＳの立ち上がりタイミングとの間の遅延時間が長くなることに留意する必要がある。

［第１０の変更例］
図１２は、実施の形態１の第１０の変更例に係るドライバ回路を示す図である。本変更例は、図１１の回路の更なる変更例であり、トランジスタＱ１ａ，Ｑ２ａ，Ｑ４ａおよび容量素子Ｃ１ａから成る単位回路を１段のみ備える図１１の昇圧プッシュプル回路１２０に代えて、当該単位回路を複数段（ｎ段）備えた多段昇圧プッシュプル回路１２０ａを設けたものである。

多段昇圧プッシュプル回路１２０ａにおいて、トランジスタＱ１ａ１，Ｑ２ａ１，Ｑ４ａ１および容量素子Ｃ１ａ１から成る最前段の単位回路は、図１１の昇圧プッシュプル回路１２０と同様に入力段回路１００により駆動される。２段目以降の単位回路は自己の前段に単位回路によって駆動される。そして出力段である出力段回路１１０は、最後段の単位回路によって駆動される。多段昇圧プッシュプル回路１２０ａでは、それを構成する複数の単位回路において、各段のトランジスタＱ１ａ（Ｑ１ａ１〜Ｑ１ａｎ）の駆動能力が、後段のものほど大きく設定されている。

本変更例によれば、トランジスタＱ５のゲートを充電する最後段のトランジスタＱ１ａｎの駆動能力を極めて大きく設定することができる。そのため出力端子ＯＵＴに接続される負荷容量が極めて大きい場合に対応可能なように、トランジスタＱ５の駆動能力（ゲート幅）が大きく設計されていても、そのゲートを高速に充電することができ、出力信号／ＯＵＴＳの立ち上がり速度の低下を防止することができる。

［第１１の変更例］
図１３は、実施の形態１の第１１の変更例に係るドライバ回路を示す図である。本変更例は、図１２の回路の更なる変更例であり、図３（第１の変更例）に示した出力段回路１１０を適用したものである。

即ち第１の変更例と同様に、出力端子ＯＵＴを駆動するための駆動用プッシュプル回路とは別の帰還用プッシュプル回路の出力ノードＮ４に基づいて、トランジスタＱ５のゲート電圧に係る正帰還動作が行われる。第１の変更例で説明したように、当該出力段回路１１０を用いることにより、その正帰還動作が、出力信号／ＯＵＴＳの立ち上がり速度に影響されずに行われる。よって、当該ドライバ回路の動作が負荷容量の影響を受けないので、図１２の場合よりも出力信号／ＯＵＴＳの立ち上がり速度を安定して高速化することができる。

［第１２の変更例］
図１４は、実施の形態１の第１２の変更例であるドライバ回路であり、第７の変更例（図９）に示した電圧発生回路６０を第９の変更例（図１１）のドライバ回路に適用した例である。図１４に示すように当該ドライバ回路においては、出力段回路１１０のトランジスタＱ５のドレイン、並びに昇圧プッシュプル回路１２０のトランジスタＱ４ａのゲートおよびドレインが、電圧発生回路６０のノードＮ６１に接続される。即ち、トランジスタＱ５，Ｑ４ａのドレインには、共に電圧発生回路６０から略２・ＶＨ−２・Ｖｔｈｎの電圧が供給される。

出力段回路１１０のプッシュプル回路を構成するトランジスタＱ５，Ｑ６は互いに相補的に（交互に）オンする。同様に昇圧プッシュプル回路１２０においてトランジスタＱ４ａに直列に接続したトランジスタＱ１ａ，Ｑ２ａも互いに相補的にオンする。よって、トランジスタＱ５，Ｑ４ａのドレイン（ノードＮ６１）とロー側電源線１０４との間には直流電流は流れない。従って出力段回路１１０および昇圧プッシュプル回路１２０は、出力インピーダンスが比較的高いチャージポンプ回路である電圧発生回路６０をハイ側電源として用いても正常に動作することができる。

本変更例においては、出力段回路１１０および昇圧プッシュプル回路１２０に供給されるハイ側電源電圧が高くなるので、出力信号／ＯＵＴＳおよびノードＮ３ａ，Ｎ１ａの信号の振幅が大きくなる。この場合も、出力信号／ＯＵＴＳの立ち上がり時にノードＮ３ａ，Ｎ１ａが昇圧されてトランジスタＱ５は非飽和領域で動作するので、出力信号／ＯＵＴＳのＨレベル電圧はノードＮ６１と同じく略２・ＶＨ−２・Ｖｔｈｎになる。

本変更例ではトランジスタＱ４ａ，Ｑ５のドレインの両方に電圧発生回路６０の生成電圧を供給したが、それをトランジスタＱ４ａのドレインだけに供給し、トランジスタＱ５のドレインは図１１と同様にハイ側電源線１０２に接続させたままでもよい。その場合、出力信号／ＯＵＴＳのＨレベル電圧は図１１の場合と同じＶＨになるが、トランジスタＱ５のゲート電圧が高くなるため出力信号／ＯＵＴＳの立ち上がり速度は図１１の場合よりも向上される。

図示は省略するが、電圧発生回路６０は、複数の単位回路から成る多段昇圧プッシュプル回路１２０ａを備えた図１２，図１３の回路に対しても適用可能である。即ち、図１２，図１３の多段昇圧プッシュプル回路１２０ａにおいて、トランジスタＱ４ａ１〜Ｑ４ａｎそれぞれのゲートおよびドレインを電圧発生回路６０のノードＮ６１に接続させてもよい。もちろん図１２，図１３の出力段回路１１０のトランジスタＱ５（およびトランジスタＱ７）のドレインも電圧発生回路６０のノードＮ６１に接続させてもよい。

［第１３の変更例］
図１５は、実施の形態１の第１３の変更例であるドライバ回路であり、出力信号／ＯＵＴＳの立ち上がり速度を速くしたものである。当該ドライバ回路は、図３（第１の変更例）の回路に対し、トランジスタＱ７のドレインとハイ側電源線１０２との間にトランジスタＱ１１を介在させると共に、トランジスタＱ７，Ｑ１１間の接続ノード（ノードＮ７）と出力端子ＯＵＴ（ノードＮ６）との間に容量素子Ｃ３を接続させたものである。トランジスタＱ１１は、ゲートがハイ側電源線１０２に接続されており（トランジスタＱ１１はダイオード接続されている）、ハイ側電源線１０２からノードＮ７への向きを順方向とする一方向性電流駆動素子として機能する。

本変更例の出力段回路１１０では、トランジスタＱ７，Ｑ８から成るプッシュプル回路のハイ側電源ノードはノードＮ７であり、当該ノードＮ７にはトランジスタＱ１１を介して電圧ＶＨ−Ｖｔｈｎが供給される。但し、出力信号／ＯＵＴＳの立ち上がり時には、容量素子Ｃ３を介する結合によりノードＮ７の電圧は２・ＶＨ−Ｖｔｈｎにまで上昇する。それによりノードＮ４の電圧も略２・ＶＨ−Ｖｔｈｎになる。このとき容量素子Ｃ２を介する結合により、ノードＮ３およびノードＮ１（トランジスタＱ５のゲート）の電圧は３・ＶＨ−Ｖｔｈｎにまで上昇する。

本変更例においては、トランジスタＱ５のゲート電圧を図１や図３等の場合（略２・ＶＨ−Ｖｔｈｎ）よりも高くすることができる。それによりトランジスタＱ５の駆動能力が向上し、出力信号／ＯＵＴＳの立ち上がり速度が速くなる。

なお図１５の構成は、図３（第１の変更例）の回路における出力段回路１１０の構成を変更したものとして説明したが、本変更例の適用はそれに限定されるものではない。即ち、その他の実施の形態および変更例のドライバ回路における出力段回路１１０を、図１５の出力段回路１１０に置き換えてもよい。

［第１４の変更例］
第１３の変更例（図１５）に示した出力段回路１１０は、図３（第１の変更例）のものに構成上は類似しているが、出力端子ＯＵＴを駆動するトランジスタＱ５，Ｑ６から成るプッシュプル回路とは別にトランジスタＱ７，Ｑ８から成るプッシュプル回路を設けた目的は異なっている。図３の回路では、トランジスタＱ５のゲート電圧に係る正帰還動作を出力端子ＯＵＴとは分離したノードＮ４に基づいて行わせる目的でそれを設けた。つまり、出力端子ＯＵＴに接続した負荷容量の影響が当該正帰還動作に及ばないようにして、出力信号／ＯＵＴＳの立ち上がり速度の低下を抑制するものであった。

それに対し図１５の回路では、出力端子ＯＵＴの電圧上昇は容量素子Ｃ３を介してノードＮ７を昇圧させ、それがノードＮ４，Ｎ３，Ｎ１を経てトランジスタＱ５のゲート電圧へと伝達されることにより、正帰還動作が行われている。つまり図１５の回路では、出力端子ＯＵＴの電圧変化は上記正帰還動作に関与しており、出力端子ＯＵＴに接続される負荷容量が大きくなるとそれが正帰還動作に影響する。

そこで本変更例では、図１５の回路に対しさらに上記の第１の変更例の技術を適用して、出力端子ＯＵＴに接続される負荷容量が、上記正帰還動作に影響しないようにする。

図１６は本変更例に係るドライバ回路の回路図であり、図１５の回路に対し、さらにトランジスタＱ７Ｄ，Ｑ８Ｄから成る帰還用プッシュプル回路を設けたものである。この帰還用プッシュプル回路と、トランジスタＱ５，Ｑ６から成る駆動用プッシュプル回路とは、同様に動作するように互いに並列に接続されている。

即ち、トランジスタＱ７Ｄ，Ｑ８Ｄの間の接続ノードをノードＮ４Ｄとすると、トランジスタＱ７Ｄはハイ側電源線１０２とノードＮ４Ｄとの間に接続し、ゲートはトランジスタＱ５のゲート共にノードＮ１に接続している。トランジスタＱ８Ｄは、ノードＮ４Ｄとロー側電源線１０４との間に接続し、ゲートはトランジスタＱ６のゲート共に入力端子ＩＮに接続している。

帰還用プッシュプル回路の出力ノードはノードＮ４Ｄである。本変更例では、容量素子Ｃ３はこのノードＮ４ＤとノードＮ７との間に接続され、出力端子ＯＵＴには接続しない。

ノードＮ４Ｄは出力端子ＯＵＴ（ノードＮ６）と同様に電圧レベルが変化する。従って、図１６の回路と図１５の回路とでは容量素子Ｃ３の接続先が異なるものの、その動作はほぼ同じである。但し図１６の回路においては、帰還用プッシュプル回路は専ら容量素子Ｃ３を用いた正帰還動作を行い、駆動用プッシュプル回路は専ら出力端子ＯＵＴに接続される負荷容量の駆動を行うように、役割分担されている。

つまり、トランジスタＱ５のゲート電圧に係る正帰還動作が、出力端子ＯＵＴとは分離した帰還用プッシュプル回路の出力ノードＮ４Ｄの信号に基づいて行われる。従って本変更例によれば、第１３の変更例と第３の変更例との相乗効果により、出力端子ＯＵＴ（出力信号／ＯＵＴＳ）の立ち上げ速度をさらに高速化することができる。

なお図１６の構成は、図１５（第１３の変更例）の回路における出力段回路１１０の構成を変更したものとして説明したが、本変更例の適用はそれに限定されるものではない。即ち、その他の実施の形態および変更例のドライバ回路における出力段回路１１０を、図１６の出力段回路１１０に置き換えてもよい。

［第１５の変更例］
図１７は、実施の形態１の第１５の変更例であるドライバ回路であり、第７の変更例（図９）に示した電圧発生回路６０を第１３の変更例（図１５）のドライバ回路に適用した例である。図１７に示すように当該ドライバ回路においては、出力段回路１１０のトランジスタＱ５のドレイン、トランジスタＱ１１のゲートおよびドレインが、電圧発生回路６０のノードＮ６１に接続される。即ち、トランジスタＱ５，Ｑ１１のドレインには、共に電圧発生回路６０から略２・ＶＨ−２・Ｖｔｈｎの電圧が供給される。

出力段回路１１０のトランジスタＱ５，Ｑ６は互いに相補的に（交互に）オンし、同様にトランジスタＱ１１に直列接続したトランジスタＱ７，Ｑ８も互いに相補的にオンする。よって、トランジスタＱ５，Ｑ１１のドレイン（ノードＮ６１）とロー側電源線１０４との間には直流電流は流れない。従って出力段回路１１０は、出力インピーダンスが比較的高いチャージポンプ回路である電圧発生回路６０をハイ側電源として用いても正常に動作することができる。

本変更例においては、出力段回路１１０に供給されるハイ側電源電圧が高くなるので、出力信号／ＯＵＴＳおよびノードＮ７，Ｎ４の電圧の振幅が大きくなる。この場合も、出力信号／ＯＵＴＳの立ち上がり時にノードＮ７，Ｎ４が昇圧され、応じて入力段回路１００のノードＮ３，Ｎ１も昇圧されて、トランジスタＱ５は非飽和領域で動作するので、出力信号／ＯＵＴＳのＨレベル電圧はノードＮ６１と同じく略２・ＶＨ−２・Ｖｔｈｎになる。

本変更例ではトランジスタＱ５，Ｑ１１のドレインの両方に電圧発生回路６０の生成電圧を供給したが、それをトランジスタＱ１１のドレインだけに供給し、トランジスタＱ５のドレインは図１５と同様にハイ側電源線１０２に接続させたままでもよい。その場合、出力信号／ＯＵＴＳのＨレベル電圧は図１５の場合と同じＶＨになるが、トランジスタＱ５のゲート電圧が高くなるため出力信号／ＯＵＴＳの立ち上がり速度は図１５の場合よりも向上される。

図示は省略するが、電圧発生回路６０は、さらにトランジスタＱ７Ｄ，Ｑ８Ｄから成る帰還用プッシュプル回路を備えた図１６の回路に対しても適用可能である。即ち、図１６の出力段回路１１０において、トランジスタＱ５のドレイン並びにトランジスタＱ７Ｄ，Ｑ１１のゲートおよびドレインを電圧発生回路６０のノードＮ６１に接続させてもよい。

＜実施の形態２＞
実施の形態２では、実施の形態１と同様の機能を有するドライバ回路を、Ｐ型トランジスタを用いて構成した本発明に係るドライバ回路について説明する。

図１８は、実施の形態２に係るドライバ回路の構成を示す図である。当該ドライバ回路は、図１の回路と同様に機能する回路を、Ｐ型トランジスタにより実現した例である。即ち図１８の回路は、図１の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（図１の電源線１０２にロー側電源電圧を供給し、電源線１０４にハイ側電源電圧を供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）したものである。なお図１８において、図１のドライバ回路に示したものに対応する各要素については、それと同一の符号に「Ｂ」の添え字を付して示している。

図１８のドライバ回路は、Ｐ型トランジスタのみを用いて構成されており、入力段回路１００Ｂと出力段回路１１０Ｂとから成っている。入力段回路１００Ｂの入力端子ＩＮＢには入力信号ＩＮＳＢが入力され、出力段回路１１０Ｂに設けられた出力端子ＯＵＴＢには、入力信号ＩＮＳＢの論理レベル（Ｈレベル、Ｌレベル）を反転した出力信号／ＯＵＴＳＢが出力される。

このドライバ回路には、ロー側電源として電圧ＶＬＢ、ハイ側電源として電圧ＶＨＢが供給されている。ロー側電源電圧ＶＬＢは、各信号の電圧の基準レベルとなる基準電圧ＧＮＤ（＝０Ｖ）と同じ電圧でも、それよりも低い負極性の電圧でもよい。またハイ側電源電圧ＶＨＢは、基準電圧ＧＮＤよりも高い正極性の電圧である。

当該ドライバ回路は、出力信号／ＯＵＴＳＢとして、Ｌレベルがロー側電源電圧ＶＬＢ、Ｈレベルがハイ側電源電圧ＶＨＢとなる電圧信号を出力することができる。一方、入力信号ＩＮＳＢは、Ｌレベルが電圧ＶＭＢ、Ｈレベルが電圧ＶＨＢである電圧信号とする。ここで、電圧ＶＭＢと電圧ＶＨＢとの差をＶＤＤとする。電圧ＶＤＤは、トランジスタＱ２Ｂ，Ｑ６Ｂのしきい値電圧の絶対値よりもある程度大きい値であればよい。また電圧ＶＭＢは、例えば上記のロー側電源電圧ＶＬＢと同じ電圧でもよい。実使用上では、電圧ＶＬＢは、Ｎ型トランジスタを用いた場合のロー側電圧レベル（電圧ＶＳＳ）と同じに設定される。

入力信号ＩＮＳＢのＬレベル電圧ＶＭＢが出力信号／ＯＵＴＳＢのＬレベル電圧ＶＬＢよりも高い場合、ドライバ回路は、比較的高いＬレベル電圧（ＶＭＢ）を有する入力信号ＩＮＳＢを、それよりも低いＬレベル電圧（ＶＬＢ）を有する出力信号／ＯＵＴＳＢへと変換するレベル変換回路として動作する。

以下の実施の形態では、入力信号ＩＮＳＢのＬレベル電圧ＶＭＢは、出力信号／ＯＵＴＳＢのＬレベル電圧ＶＬＢよりも高く、ドライバ回路がレベル変換回路としても機能しているものとして説明を行う。また簡単のため、入力信号ＩＮＳのＨレベル電圧はドライバ回路のハイ側電源電圧ＶＨＢと同レベルとする。またドライバ回路構成する各Ｐ型トランジスタのしきい値電圧は全て等しく、その絶対値をＶｔｈｐとする。

再び図１８を参照し、本実施の形態に係るドライバ回路の構成を説明する。上記のように当該ドライバ回路は、入力段回路１００Ｂおよび出力段回路１１０Ｂから成っている。それらの各回路には、ロー側電源線１０２Ｂおよびハイ側電源線１０４Ｂから電源が供給される。ロー側電源線１０２Ｂには、ロー側電源ノードＳ２Ｂを通して電圧ＶＬＢが供給されており、ハイ側電源線１０４Ｂには、ハイ側電源ノードＳ１Ｂを通して電圧ＶＨＢが供給されている。

入力段回路１００Ｂはブートストラップ回路であり、Ｐ型のトランジスタＱ１Ｂ〜Ｑ４Ｂおよび容量素子Ｃ１Ｂから構成される。当該入力段回路１００Ｂにおいて、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間には、トランジスタＱ４Ｂ，Ｑ１Ｂ，Ｑ２Ｂがこの順に直列接続している。ここで図１８の如く、トランジスタＱ１ＢとトランジスタＱ２Ｂとの間の接続ノードをノードＮ１Ｂ、トランジスタＱ１Ｂのゲートが接続するノードをノードＮ２Ｂ、トランジスタＱ４ＢとトランジスタＱ１Ｂとの間の接続ノードをノードＮ３Ｂと定義する。

即ち、トランジスタＱ４Ｂはロー側電源線１０２ＢとノードＮ３Ｂとの間に接続し、トランジスタＱ１ＢはノードＮ３ＢとノードＮ１Ｂとの間に接続し、トランジスタＱ２ＢはノードＮ１Ｂとハイ側電源線１０４Ｂとの間に接続している。トランジスタＱ４Ｂのゲートは、ロー側電源線１０２Ｂに接続される（即ちトランジスタＱ４Ｂはダイオード接続されている）。トランジスタＱ１Ｂのゲート（ノードＮ２Ｂ）とノードＮ１Ｂとの間には、フィードバック容量としての容量素子Ｃ１Ｂが接続され、またノードＮ２Ｂとロー側電源線１０２Ｂとの間には、ゲートがロー側電源線１０２Ｂに接続したトランジスタＱ３Ｂが接続される（即ちトランジスタＱ３Ｂはダイオード接続されている）。トランジスタＱ２Ｂのゲートは当該ドライバ回路の入力ノードであり、入力信号ＩＮＳＢを受ける入力端子ＩＮＢに接続される。入力段回路１００Ｂの出力ノードはノードＮ１Ｂである。

トランジスタＱ１Ｂ，Ｑ２Ｂから成る回路は、入力端子ＩＮＢを入力ノード、ノードＮ１Ｂを出力ノードとするレシオ型インバータを構成している。即ち当該インバータは、トランジスタＱ１Ｂを負荷素子（負荷トランジスタ）、トランジスタＱ２Ｂを駆動素子（駆動トランジスタ）としており、入力信号ＩＮＳＢの論理レベルを反転した信号をノードＮ１Ｂに出力する。負荷トランジスタＱ１Ｂおよび駆動トランジスタＱ２Ｂそれぞれのオン抵抗値は、ノードＮ１Ｂにて所定レベルの信号が得られるように適切な比率で設定される。

出力段回路１１０Ｂは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列接続したトランジスタＱ５Ｂ，Ｑ６Ｂから成るプッシュプル回路を有している。その間の接続ノードをノードＮ６Ｂとすると、トランジスタＱ５Ｂはロー側電源線１０２ＢとノードＮ６Ｂとの間に接続し、ゲートがノードＮ１Ｂに接続している。トランジスタＱ６Ｂは、ノードＮ６Ｂとハイ側電源線１０４Ｂとの間に接続し、ゲートが入力端子ＩＮＢに接続している。ノードＮ６Ｂは、トランジスタＱ５Ｂ，Ｑ６Ｂから成るプッシュプル回路の出力ノードであると共に、当該ドライバ回路の出力端子ＯＵＴＢとなる。

出力段回路１１０Ｂはさらに、ノードＮ６ＢとノードＮ３Ｂとの間に接続した容量素子Ｃ２Ｂを備えている。この容量素子Ｃ２Ｂは、ノードＮ６Ｂ（出力端子ＯＵＴＢ）とノードＮ３Ｂとを容量結合し、ノードＮ６Ｂの電圧レベルの変化に応じてノードＮ３Ｂの電圧レベルを変化させる。

上記したように、トランジスタＱ１Ｂ，Ｑ２Ｂから成るインバータの働きにより、入力信号ＩＮＳＢとノードＮ１Ｂの信号とは論理レベルが反転した関係になるので、ノードＮ１Ｂの信号で制御されるトランジスタＱ５Ｂと入力信号ＩＮＳＢで制御されるトランジスタＱ６Ｂとは、相補的に（交互に）オンすることとなる。トランジスタＱ５Ｂ，Ｑ６Ｂがそのように制御されることにより、それらから成るプッシュプル回路は直流電流を伴わない所定の動作を行うことになる。

ダイオード接続されたトランジスタＱ３Ｂは、ノードＮ２Ｂからロー側電源線１０２Ｂへの向きを順方向とする一方向性電流駆動素子として働く。ロー側電源線１０２Ｂの電圧はＶＬＢであるので、トランジスタＱ３Ｂがオンしたときには、ノードＮ２Ｂは電圧ＶＬＢ＋Ｖｔｈｐに放電される（このＶｔｈｐはトランジスタＱ３Ｂのしきい値電圧の絶対値である）。ロー側電源電圧ＶＬＢは、このＶＬＢ＋Ｖｔｈｐの絶対値がトランジスタＱ１Ｂのしきい値電圧の絶対値よりも大きくなるように設定されている。つまりノードＮ２Ｂが電圧ＶＬＢ＋Ｖｔｈｐのとき、トランジスタＱ１Ｂはオン状態になる。

図１８の回路では、トランジスタＱ３Ｂはロー側電源線１０２ＢとノードＮ２Ｂとの間にダイオード接続されているが、上記と同様にノードＮ２Ｂを放電してトランジスタＱ１Ｂをオンにすることが可能な一方向性電流駆動素子として機能できればこの接続構成でなくてもよい。例えば、トランジスタＱ３Ｂのドレインおよびゲートの接続先は、電圧ＶＬＢとは異なる電圧を供給する他の電圧源であってもよいし、また非特許文献１のFigure １（ｂ）ように繰り返し信号源（交流信号源）であってもよい。

トランジスタＱ４Ｂは、ノードＮ３Ｂからロー側電源線１０２Ｂへの向きを順方向とする一方向性電流駆動素子として働き、それがオンしたときにはノードＮ３Ｂを電圧ＶＬＢ＋Ｖｔｈｐに放電する（このＶｔｈｐはトランジスタＱ４Ｂのしきい値電圧の絶対値である）。当該トランジスタＱ４Ｂは、ノードＮ３Ｂを放電することにより、トランジスタＱ１Ｂ，Ｑ２Ｂから成るインバータにロー側電源を供給する。

図１９は、本実施の形態のドライバ回路（図１８）の動作を示す信号波形図である。図１９を参照し、図１８に示すドライバ回路の動作を説明する。なお、以下の説明では特に示さない限り、寄生容量およびトランジスタの電流駆動力（またはオン抵抗）に起因する各ノードの電圧レベルへの影響は無視する。

まず初期状態として、入力信号ＩＮＳＢがＨレベル（ＶＨＢ）であるとする。このときトランジスタＱ２Ｂ，Ｑ６Ｂはオフ状態である。ノードＮ２Ｂ，Ｎ３ＢはそれぞれトランジスタＱ３Ｂ，Ｑ４Ｂにより電圧ＶＬＢ＋Ｖｔｈｐに放電されており、トランジスタＱ１Ｂはオン状態である。よってトランジスタＱ１Ｂ，Ｑ２Ｂから成るインバータの出力ノード（入力段回路１００Ｂの出力ノード）Ｎ１ＢはＬレベルである。従ってトランジスタＱ５Ｂはオン状態であり、当該ドライバ回路の出力端子ＯＵＴＢ（ノードＮ６Ｂ）はＬレベルになっている。

この初期状態から、時刻ｔ₁₀で入力信号ＩＮＳＢが電圧ＶＭＢのＬレベルになると、トランジスタＱ２Ｂがオンし、ノードＮ１Ｂの電圧レベルが上昇する。このときトランジスタＱ４Ｂ，Ｑ１Ｂも共にオン状態であるが、トランジスタＱ４Ｂのオン抵抗はトランジスタＱ１Ｂよりも充分低く設定されており、ノードＮ３Ｂの電圧レベルはほぼＶＬＢ＋Ｖｔｈｐで維持される。

またノードＮ１Ｂの電圧レベルが上昇すると、容量素子Ｃ１Ｂを介した結合のためノードＮ２Ｂの電圧レベルも上昇しようとするが、トランジスタＱ３Ｂがオン状態であるのでノードＮ２Ｂの電圧レベルはＶＬＢ＋Ｖｔｈｐに維持される。よってトランジスタＱ１Ｂはオン状態に維持される。

ノードＮ１Ｂの電圧レベルは、トランジスタＱ１Ｂ，Ｑ２Ｂのオン抵抗の比（電流駆動力の比）により決定される値となる。トランジスタＱ２ＢはトランジスタＱ１Ｂよりもオン抵抗が充分低く設定されており、ノードＮ１Ｂはほぼ電圧ＶＨＢのＨレベルになる。つまり、入力段回路１００Ｂの出力ノードＮ１Ｂにおけるオフセット電圧は、トランジスタＱ２Ｂのオン抵抗をトランジスタＱ１Ｂのオン抵抗よりも極めて小さく設定することによりほぼ０にすることが可能である。

一方、出力段回路１１０Ｂにおいては、時刻ｔ₁₀で入力信号ＩＮＳＢがＬレベルになったときトランジスタＱ６Ｂがオンし、出力端子ＯＵＴＢ（ノードＮ６Ｂ）の電圧レベルが上昇する。また上記のように入力段回路１００Ｂの出力ノードＮ１ＢがＨレベル（≒ＶＨＢ）になるので、トランジスタＱ５Ｂのゲート（ノードＮ１Ｂ）とソース（ノードＮ６Ｂ）との間の電圧がしきい値電圧を超え、トランジスタＱ５Ｂはオフになる。その結果、出力端子ＯＵＴＢ（出力信号ＯＵＴＳ）は電圧ＶＨＢのＨレベルになる。

このように出力端子ＯＵＴＢの電圧レベルが上昇すると、容量素子Ｃ２Ｂを介する結合により、ノードＮ３Ｂの電圧レベルが上昇しようとする。しかしトランジスタＱ４Ｂはオン状態であるので、ノードＮ３Ｂは電圧ＶＬＢ＋Ｖｔｈｐに維持される。

そして時刻ｔ₁₁で、入力信号ＩＮＳＢがＬレベル（ＶＭＢ）からＨレベル（ＶＨＢ）になると、入力段回路１００ＢではトランジスタＱ２Ｂがオフとなり、ノードＮ１Ｂの電荷はトランジスタＱ１Ｂ，Ｑ４Ｂを通して放電され、ノードＮ１Ｂのレベルが下降する。応じてトランジスタＱ５Ｂがオンになり、出力端子ＯＵＴＢの電圧レベルが下降する。

出力端子ＯＵＴＢの電圧レベルが下降すると、容量素子Ｃ２Ｂを介する結合により、ノードＮ３Ｂのレベルが下降する。トランジスタＱ４Ｂはダイオード接続されているので、ノードＮ３Ｂの電圧がＶＬＢ＋Ｖｔｈｐよりも低下するとオフになる。またトランジスタＱ１Ｂはオン状態、トランジスタＱ２Ｂはオフ状態であるため、ノードＮ３Ｂの電圧レベルの下降に伴いノードＮ１Ｂのレベルがさらに下降する。

このように、トランジスタＱ５Ｂがオンしたことによる出力端子ＯＵＴＢの電圧レベルの低下が、当該トランジスタＱ５Ｂのゲート（ノードＮ１Ｂ）へとフィードバックされる。この正帰還動作により、ノードＮ１Ｂは、トランジスタＱ５Ｂを非飽和動作させる電圧レベルに達し、出力端子ＯＵＴＢは電圧ＶＬＢのＬレベルになる。つまり出力信号／ＯＵＴＳＢのＬレベルはトランジスタＱ５Ｂのしきい値電圧分の損失を伴わない。

なお、ノードＮ１Ｂの電圧レベルが下降したとき、容量素子Ｃ１Ｂを介する結合により当該トランジスタＱ１Ｂのゲート（ノードＮ２Ｂ）の電圧レベルも下降する。トランジスタＱ３Ｂは、ダイオード接続しているためノードＮ２Ｂの電圧レベルがＶＬＢ＋Ｖｔｈｐから低下するとオフになるので、ノードＮ２Ｂの電圧レベルは更に低下する。

このようにトランジスタＱ１ＢがノードＮ１Ｂを放電することによる当該ノードＮ１Ｂの電圧レベルの低下は、トランジスタＱ１Ｂのゲート電圧へとフィードバックされる。つまり入力段回路１００Ｂはブートストラップ回路として動作する。よってノードＮ１Ｂの電圧レベルが低下してもトランジスタＱ１Ｂは非飽和領域でオンに維持され、上記のトランジスタＱ５Ｂのゲート電圧に係る正帰還動作が滞りなく行われる。

以上のように、当該ドライバ回路におけるトランジスタＱ５Ｂのゲート電圧に係る正帰還ループは、ノードＮ１Ｂの電圧レベル低下→トランジスタＱ５Ｂを流れる電流の増大→出力端子ＯＵＴＢの電圧レベル低下→ノードＮ３Ｂの電圧レベル低下→トランジスタＱ１Ｂを流れる電流の増大→ノードＮ１Ｂのレベル低下…というループとなる。

その正帰還動作をより詳細に説明する。まず図１９の時刻ｔ₁₁の直前においては、トランジスタＱ１Ｂのゲート（ノードＮ２Ｂ）およびノードＮ３Ｂの電圧レベルは共にＶＬＢ＋Ｖｔｈｐであり、ノードＮ１Ｂはほぼ電圧ＶＨＢのＨレベル、出力端子ＯＵＴＢは電圧ＶＨＢのＨレベルである。

時刻ｔ₁₁で、トランジスタＱ２Ｂ，Ｑ６Ｂがオフすると、ノードＮ１Ｂのレベルが低下する。このノードＮ１Ｂの電圧変化は容量素子Ｃ１Ｂを介してノードＮ２Ｂに結合され、ノードＮ２ＢのレベルがＶＬＢ＋Ｖｔｈｐから低下する。ノードＮ２Ｂのレベル低下はトランジスタＱ１Ｂを非飽和領域動作に向かわせ、その駆動電流をより増大させる。他方、ノードＮ１Ｂの電圧レベルの低下はトランジスタＱ５Ｂをオンし、トランジスタＱ５Ｂを流れる電流によって出力端子ＯＵＴＢのレベルが低下する。

この出力端子ＯＵＴＢの電圧レベルの変化は容量素子Ｃ２Ｂを介してノードＮ３Ｂに結合され、ノードＮ３ＢのレベルがＶＬＢ＋Ｖｔｈｐから低下する。ノードＮ３ＢすなわちトランジスタＱ１Ｂのドレインの電圧が低下することで、非飽和領域で動作しているトランジスタＱ１Ｂを流れる電流が増大し、ノードＮ１Ｂの電圧レベルがさらに低下する。このノードＮ１Ｂのレベル低下はさらにトランジスタＱ５Ｂのゲートの電圧レベルを下げ、トランジスタＱ５Ｂを流れる電流がより増大し、出力端子ＯＵＴＢのレベルがさらに低下する。

この正帰還動作が繰り返されてトランジスタＱ５Ｂのゲート（ノードＮ１Ｂ）の電圧レベルが充分に低下し、トランジスタＱ５Ｂは非飽和領域で動作するようになる。それにより出力信号／ＯＵＴＳＢのＬレベル電圧の最終的な値は、トランジスタＱ５Ｂのしきい値電圧分の損失を伴わずに電圧ＶＬＢとなる。

以上のように本実施の形態に係るドライバ回路によれば、出力段回路１１０Ｂにおいて、トランジスタＱ５Ｂは、入力段回路１００ＢのノードＮ１Ｂの電圧レベル低下に従ってオンになり出力端子ＯＵＴＢの電圧レベルを低下させる。トランジスタＱ５Ｂは、出力端子ＯＵＴＢの電圧低下分を自身のゲート電圧に正帰還させることにより非飽和領域で動作する。よって出力端子ＯＵＴＢ（出力信号／ＯＵＴＳＢ）をＬレベルにする際、トランジスタＱ５Ｂのしきい値電圧分の損失を伴わずに電圧ＶＬＢにまで低下させることができ、且つその立ち下がり速度は高速である。

またそのとき入力段回路１００ＢのトランジスタＱ１Ｂも、ノードＮ１Ｂの電圧レベルを低下させるとき、その電圧低下分を自身のゲートに正帰還させることで非飽和領域で動作する（ブートストラップ作用）。よってノードＮ１Ｂの電圧レベルはトランジスタＱ１Ｂのしきい値電圧分の損失を伴わず、且つその立ち下がり速度は高速である。つまり、入力段回路１００ＢはトランジスタＱ５Ｂのゲート電圧を高速に低下させることで、出力信号／ＯＵＴＳＢの立ち下がり速度の高速化に寄与している。

［変更例］
以上では、図１の回路と同様の機能を有するドライバ回路をＰ型トランジスタを用いて構成した例を示したが、本実施の形態は、実施の形態１の各変更例の回路（図３〜図１７）の回路にも適用することができる。

即ち、図３〜図１７の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（各図の電源線１０２にロー側電源電圧ＶＬＢを供給し、電源線１０４にハイ側電源電圧ＶＨＢを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すれば、それらの回路と同様の機能を有するドライバ回路をＰ型トランジスタを用いて構成することができる（図示は省略する）。

＜実施の形態３＞
実施の形態１のドライバ回路においては、出力端子ＯＵＴの放電（出力信号／ＯＵＴＳの立ち下げ）を行うトランジスタＱ６の駆動は、入力信号ＩＮＳによって行われていた。しかし当該ドライバ回路をレベル変換回路として使用するケースでは、入力信号ＩＮＳの振幅が小さい場合も考えられ、その場合にはトランジスタＱ６のオン抵抗を充分に小さくできずに出力端子ＯＵＴの放電速度（出力信号／ＯＵＴＳの立ち下がり速度）が遅くなることが懸念される。

入力信号ＩＮＳの振幅が小さい場合でも、出力端子ＯＵＴの放電速度を高速に保たせるには、トランジスタＱ６のゲート幅を大きくする必要がある。しかしトランジスタＱ６のゲート幅を大きくすると回路の占有面積の増大を伴う。さらにトランジスタＱ６のゲート容量が大きくなるので、入力端子ＩＮの入力容量値が大きくなり、入力信号ＩＮＳの生成回路の駆動能力が小さい場合には入力信号ＩＮＳ自体の立ち上がり速度が遅くなり、結果として動作の高速化が妨げられる結果となることも考えられる。

そこで実施の形態３では、回路の占有面積の増大を抑えつつ、入力信号ＩＮＳの振幅が小さい場合でも出力端子ＯＵＴの充放電を高速に行うことが可能なドライバ回路を提供する。

図２０は、実施の形態３に係るドライバ回路の構成を示す回路図である。同図の如く、当該ドライバ回路は、２つの入力段回路２００Ｘ，２００Ｙ、昇圧プッシュプル回路２２０および出力段回路２１０から構成されている。

入力段回路２００Ｘ，２００Ｙのそれぞれは、実施の形態１およびその変更例に係るドライバ回路と同じ構成を有するものである。図２０では入力段回路２００Ｘ，２００Ｙがそれぞれ、図１のドライバ回路の構成を有している例を示しているが、もちろん上記の何れの変更例のドライバ回路を適用してもよい。なお図２０の入力段回路２００Ｘ，２００Ｙにおいて、図１のドライバ回路に示したものに対応する各要素については、それと同一の符号に「Ｘ」又は「Ｙ」の添え字を付して示している。

本実施の形態では、入力信号ＩＮＳは入力段回路２００Ｙの入力ノードに入力され、一方入力段回路２００Ｘの入力ノードには入力段回路２００ＹのノードＮ６Ｙの信号（第１内部信号）が入力される。つまり、入力段回路２００Ｙは入力信号ＩＮＳにより駆動され、入力段回路２００Ｘは入力段回路２００ＹのノードＮ６Ｙの信号により駆動される。

昇圧プッシュプル回路２２０は、図１１の昇圧プッシュプル回路１２０または図１２の多段昇圧プッシュプル回路１２０ａと同様のものである。昇圧プッシュプル回路２２０が図１１の昇圧プッシュプル回路１２０である場合には、容量素子Ｃ１ａは省略される。また昇圧プッシュプル回路２２０が多段昇圧プッシュプル回路１２０ａの場合には、最前段の容量素子Ｃ１ａ１が省略される。図２０では、昇圧プッシュプル回路２２０が図１１の昇圧プッシュプル回路１２０のように一つの単位回路から成る例を示している。

昇圧プッシュプル回路２２０のノードＮ１ａを充電するトランジスタＱ１ａのゲートには、入力段回路２００ＹのノードＮ１Ｙの信号が入力され、当該ノードＮ１ａを放電するトランジスタＱ２ａのゲートには入力段回路２００ＸのノードＮ６Ｘの信号（第２内部信号）が入力される。

また出力段回路２１０は、実施の形態１およびその変更例に係るドライバ回路の出力段回路１１０と同じ構成を有するものである。図２０では出力段回路２１０が図３の出力段回路１１０の構成を有している例を示しているが、もちろん上記の何れの変更例に係る出力段回路１１０を適用してもよい。

出力段回路２１０のノードＮ４および出力端子ＯＵＴ（ノードＮ６）をそれぞれ充電するトランジスタＱ７，Ｑ５のゲートには共に昇圧プッシュプル回路２２０の出力ノードＮ１ａの信号が入力され、それらノードＮ４および出力端子ＯＵＴをそれぞれ放電するトランジスタＱ８，Ｑ６のゲートには共に入力段回路２００ＸのノードＮ６Ｘの信号が入力される。

実施の形態１のドライバ回路は、その入力ノードの信号の論理レベルを反転した信号を出力するインバータとして機能するので、図２０の入力段回路２００ＹのノードＮ１Ｙ，Ｎ６Ｙの信号は入力信号ＩＮＳとは逆の論理レベルになり、入力段回路２００ＸのノードＮ６Ｘの信号は入力信号ＩＮＳと同じ論理レベルになる。従って、昇圧プッシュプル回路２２０および出力段回路２１０の論理的な動作は、それぞれ実施の形態１のドライバ回路における昇圧プッシュプル回路１２０（または多段昇圧プッシュプル回路１２０ａ）および出力段回路１１０と同じになる。従って、出力端子ＯＵＴからは実施の形態１のケースと同様に入力信号ＩＮＳの論理レベルを反転した出力信号／ＯＵＴＳが出力される。

ここで、実施の形態１のドライバ回路は、Ｈレベル電圧がＶＤＤの信号を、Ｈレベル電圧がＶＨの信号に変換するレベル変換回路としても機能する。従って図２０の入力段回路２００ＹのノードＮ１Ｙ，Ｎ６Ｙの信号、および入力段回路２００ＸのノードＮ６Ｘの信号は、入力信号ＩＮＳの振幅に関わらず、それぞれＨレベル電圧がＶＨ、Ｌレベル電圧がＶＳＳとなる。また実施の形態１で説明した所定の正帰還動作により、それらノードＮ１Ｙ，Ｎ６Ｙ，Ｎ６Ｘの信号の立ち上がり速度は高速である。

特に図２０のドライバ回路では、出力端子ＯＵＴの放電（出力信号／ＯＵＴＳの立ち下げ）を行うトランジスタＱ６の駆動は、入力信号ＩＮＳではなく、そのＨレベル電圧をＶＨ、Ｌレベル電圧をＶＳＳに変換した信号（入力段回路２００ＸのノードＮ６Ｘの信号）により行われる。従って、入力信号ＩＮＳの振幅が小さい場合でも、トランジスタＱ６のゲート・ソース間電圧を大きくしてオン抵抗を充分に小さくでき、出力端子ＯＵＴの放電（出力信号／ＯＵＴＳの立ち下げ）を高速に行うことができる。つまりトランジスタＱ６のゲート幅を大きくせずとも、入力信号ＩＮＳの振幅が小さい場合における出力端子ＯＵＴの放電速度の低下を防止できるので、回路の占有面積の縮小化に寄与できる。

もちろん出力端子ＯＵＴの充電速度（出力信号／ＯＵＴＳの立ち上がり速度）は、実施の形態１で説明したとおり高速である。本実施の形態では、それに加えてその放電速度も高速になるため、実施の形態１のドライバ回路よりもさらなる動作の高速化が可能である。

［変更例］
図２０では、実施の形態１と同じように、入力信号（ＩＮＳ）の論理レベルを反転した（逆相の）出力信号（／ＯＵＴＳ）を生成するドライバ回路を示したが、本実施の形態は、入力信号と同じ論理レベルをとる（同相の）出力信号を生成するものに対しても適用可能である。ここではそのような変更例を示す。

図２１は、実施の形態３の第１の変更例に係るドライバ回路の構成を示す回路図である。当該ドライバ回路は、図２０と同様に２つの入力段回路２００Ｘ，２００Ｙ、昇圧プッシュプル回路２２０および出力段回路２１０から構成されている。

但し、本実施の形態では、入力信号ＩＮＳは入力段回路２００Ｘの入力ノードに入力され、入力段回路２００Ｙの入力ノードには入力段回路２００ＸのノードＮ６Ｘの信号が入力される。つまり本変更例では、入力段回路２００Ｘが入力信号ＩＮＳにより駆動され、入力段回路２００Ｙが入力段回路２００ＸのノードＮ６Ｘの信号により駆動される。即ち入力段回路２００Ｘ，２００Ｙにおいては、駆動する側とされる側が図２０の場合とは入れ替わっている。即ち本変更例では、ノードＮ６Ｘの信号が第１内部信号となり、ノードＮ６Ｙの信号が第２内部信号となる。

但し、入力段回路２００Ｘ，２００Ｙと昇圧プッシュプル回路２２０および出力段回路２１０との接続関係は図２０と同様である。即ち、昇圧プッシュプル回路２２０のノードＮ１ａを充電するトランジスタＱ１ａのゲートには入力段回路２００ＹのノードＮ１Ｙの信号が入力され、当該ノードＮ１ａを放電するトランジスタＱ２ａのゲートには入力段回路２００ＸのノードＮ６Ｘの信号が入力される。また出力段回路２１０のノードＮ４および出力端子ＯＵＴ（ノードＮ６）をそれぞれ放電するトランジスタＱ８，Ｑ６のゲートには共に入力段回路２００ＸのノードＮ６Ｘの信号が入力される。

図２１の構成によれば、入力段回路２００ＹのノードＮ１Ｙの信号は入力信号ＩＮＳとは同じ論理レベルになり、入力段回路２００ＸのノードＮ６Ｘの信号は入力信号ＩＮＳと逆の論理レベルになる。従って、昇圧プッシュプル回路２２０および出力段回路２１０の論理的な動作は、それぞれ図２０の場合とは逆になる。よって、出力端子ＯＵＴからは入力信号ＩＮＳと同じ論理レベルをとる出力信号ＯＵＴＳが出力される。

図２１のドライバ回路においても、出力端子ＯＵＴの放電（出力信号ＯＵＴＳの立ち下げ）を行うトランジスタＱ６の駆動は、入力信号ＩＮＳではなく、そのＨレベル電圧をＶＨ、Ｌレベル電圧をＶＳＳに変換した信号（入力段回路２００ＸのノードＮ６Ｘの信号）により行われる。従って、入力信号ＩＮＳの振幅が小さい場合でも、出力端子ＯＵＴの放電を高速に行うことができる。つまりトランジスタＱ６のゲート幅を大きくせずとも、入力信号ＩＮＳの振幅が小さい場合における出力端子ＯＵＴの放電速度の低下を防止できるので、回路の占有面積の縮小化に寄与できる。

もちろん出力端子ＯＵＴの充電速度（出力信号ＯＵＴＳの立ち上がり速度）は、実施の形態１で説明したとおり高速である。本実施の形態では、それに加えてその放電速度も高速になるため、実施の形態１のドライバ回路よりもさらなる動作の高速化が可能である。

＜実施の形態４＞
本実施の形態に係るドライバ回路も、上記の実施の形態２を適用して、Ｐ型トランジスタのみを用いて構成することができる。即ち、本実施の形態の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すればよい。

例えば図２０に対応するドライバ回路をＰ型トランジスタを用いて構成すると図２２のドライバ回路になる。また例えば図２１に対応するドライバ回路をＰ型トランジスタを用いて構成すると図２３のドライバ回路になる。なお、図２２および図２３において、および図２２のドライバ回路に示したものに対応する各要素については、それと同一の符号に「Ｂ」の添え字を付して示している。

＜実施の形態５＞
上記の各実施の形態にて説明したドライバ回路は、高い駆動能力を有するため負荷容量を高速で駆動可能であるが、ハイ側電源とロー側電源との間に直流的な電流（貫通電流）が流れるレシオ型回路を含んでいる。レシオ型回路において、それを構成するトランジスタの駆動能力を高めればより大きな負荷容量を高速で駆動可能になるが、トランジスタのオン抵抗が低くなる分、貫通電流が増大して消費電力が大きくなるという問題を伴う。従って消費電力低減の観点から、レシオ型回路自体の駆動能力を高めるには限界がある。

そのためレシオ型回路を含むドライバ回路にあっては、実施の形態１〜３のように、負荷容量をレシオ型回路で直接駆動させず、低消費電力且つ高駆動能力な出力段回路を介して負荷容量を駆動させることが好ましい。本実施の形態では、より消費電力を抑えることができる出力段回路に本発明を適用した例を示す。

図２４は、実施の形態５に係るドライバ回路の構成を示す図である。当該ドライバ回路は、２つの入力段回路２００Ｘ，２００Ｙと、出力段回路３１０とから構成されている。入力段回路２００Ｘ，２００Ｙのそれぞれは、実施の形態３のものと同様である。即ちそれらは実施の形態１およびその変更例に係るドライバ回路と同じ構成を有するものである。

本実施の形態では、入力信号ＩＮＳは入力段回路２００Ｘの入力ノードに入力され、入力段回路２００Ｙの入力ノードには入力段回路２００ＸのノードＮ６Ｘの信号（第１内部信号）が入力される。つまり、入力段回路２００Ｘは入力信号ＩＮＳにより駆動され、入力段回路２００Ｙは入力段回路２００ＸのノードＮ６Ｘの信号により駆動される。

入力段回路２００Ｘ，２００Ｙは、それぞれその入力ノードの信号の論理レベルを反転した信号を出力するインバータとして機能するので、図２４の入力段回路２００Ｘの出力信号（ノードＮ６Ｘの信号）は入力信号ＩＮＳとは逆の論理レベルになり、入力段回路２００Ｙの出力信号（ノードＮ６Ｙの信号（第２内部信号））はさらにその逆の論理レベルすなわち入力信号ＩＮＳと同じ論理レベルになる。但し、入力段回路２００Ｙにおける信号遅延のため、入力段回路２００Ｙの出力信号のレベル変化は、入力段回路２００Ｘのレベル変化から僅かに遅れて起こる。

出力段回路３１０は、低消費電力且つ高駆動能力なレシオレス型のドライバ回路であり、これと同様の回路が米国特許第３８９８４７９号明細書の図２に開示されている。より詳細には、同図２のトランジスタＱ１３〜Ｑ１５および容量素子５４の部分（当該部分はブートストラップ型回路の入力段回路である）を除く回路である。

出力段回路３１０は、Ｎ型のトランジスタＱ１３〜Ｑ２０および容量素子Ｃ５から成っている。トランジスタＱ１３，Ｑ１４は、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１３，Ｑ１４間の接続ノードをノードＮ８とすると、ハイ側電源線１０２とノードＮ８との間に接続するトランジスタＱ１３のゲートは、入力段回路２００ＸのノードＮ６Ｘに接続される。またノードＮ８とロー側電源線１０４との間に接続するトランジスタＱ１４のゲートは、当該ドライバ回路の出力端子ＯＵＴ（ノードＮ１３）に接続される。即ち、トランジスタＱ１３は、ノードＮ６Ｘの電圧レベル（入力段回路２００Ｘの出力信号）に従ってノードＮ８をハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ１４は、出力端子ＯＵＴの電圧レベル（出力信号ＯＵＴＳ）に従ってノードＮ８の電荷をロー側電源線１０４へと放電するものである。

トランジスタＱ１７，Ｑ１８も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１７，Ｑ１８間の接続ノードをノードＮ１０とすると、ハイ側電源線１０２とノードＮ１０との間に接続するトランジスタＱ１７のゲートは、入力段回路２００ＹのノードＮ６Ｙに接続される。即ち、トランジスタＱ１７は、ノードＮ６Ｙの電圧レベル（入力段回路２００Ｙの出力信号）に従ってノードＮ１０をハイ側電源線１０２からの電流により充電するものである。一方ノードＮ１０とロー側電源線１０４との間に接続するトランジスタＱ１８のゲートは、入力段回路２００ＸのノードＮ６Ｘに接続される。即ちトランジスタＱ１８は、ノードＮ６Ｘの電圧レベルに従ってノードＮ１０の電荷をロー側電源線１０４へと放電するものである。

同様にトランジスタＱ１５，Ｑ１６も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１５，Ｑ１６間の接続ノードをノードＮ９とすると、ハイ側電源線１０２とノードＮ９との間に接続するトランジスタＱ１５のゲートはノードＮ１０に接続され、ノードＮ９とロー側電源線１０４との間に接続するトランジスタＱ１６のゲートはノードＮ８に接続される。また容量素子Ｃ５は、ノードＮ９とノードＮ１０との間に接続される。即ち、トランジスタＱ１５は、ノードＮ１０の電圧レベルに従ってノードＮ９をハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ１６は、ノードＮ８の電圧レベルに従ってノードＮ９の電荷をロー側電源線１０４へと放電するものである。

さらにトランジスタＱ１９，Ｑ２０も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１９，Ｑ２０間の接続ノードＮ１３が、当該ドライバ回路の出力端子ＯＵＴであり、そこから出力信号ＯＵＴＳが出力される。ハイ側電源線１０２と出力端子ＯＵＴとの間に接続するトランジスタＱ１９のゲートはノードＮ１０に接続され、出力端子ＯＵＴとロー側電源線１０４との間に接続するトランジスタＱ２０のゲートは、入力段回路２００Ｘの出力ノードＮ６Ｘに接続される。即ち、トランジスタＱ１９は、ノードＮ１０の電圧レベルに従って出力端子ＯＵＴをハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ２０は、ノードＮ６Ｘの電圧レベルに従ってノードＮ９の電荷をロー側電源線１０４へと放電するものである。

出力段回路３１０においては、以下に詳細にその動作を説明するように、各ノードの電圧変化の遅延を利用して、ハイ側電源線１０２からロー側電源線１０４への貫通電流経路を遮断しており、それにより消費電流を抑制している。また、この出力段回路３１０の動作によって、出力信号ＯＵＴＳは正確に電圧ＶＨおよびＶＳＳの間で変化するようになる。

図２５は、本実施の形態に係るドライバ回路（図２４）の動作を示す信号波形図である。以下、図２５を参照して、当該ドライバ回路の動作について説明する。なお入力段回路２００Ｘ，２００Ｙの動作は、実施の形態１のドライバ回路（図１）と同じであるのでここでの詳細な説明は省略する。

まず初期状態として、入力端子ＩＮに供給される入力信号ＩＮＳが電圧ＶＳＳのＬレベルである状態を想定する。入力段回路２００ＸのノードＮ６ＸはＨレベル（ＶＨ）であり、入力段回路２００ＹのノードＮ６ＹはＬレベル（ＶＳＳ）である。そのため出力段回路３１０のトランジスタＱ１３，Ｑ１８，Ｑ２０はオン状態であり、トランジスタＱ１７はオフ状態である。よってノードＮ１０はＬレベル（ＶＳＳ）であり、トランジスタＱ１５，Ｑ１９はオフ状態である。故に出力端子ＯＵＴはＬレベル（ＶＳＳ）であり、トランジスタＱ１４はオフ状態である。従ってノードＮ８はＨレベル（ＶＨ−Ｖｔｈｎ）であり、トランジスタＱ１６はオン状態なのでノードＮ９はＬレベル（ＶＳＳ）である。

この初期状態から、入力信号ＩＮＳが電圧ＶＤＤのＨレベルに変化すると、入力段回路２００ＸのノードＮ６Ｘは電圧ＶＳＳのＬレベルになる。ノードＮ６Ｘの信号は入力段回路２００Ｙに入力されているので、ノードＮ６ＸがＬレベルになるのに追随して、入力段回路２００ＹのノードＮ６Ｙは電圧ＶＨのＨレベルになる。

すると出力段回路３１０においては、以下の動作が行われる。まず入力段回路２００ＸのノードＮ６ＸがＬレベル（ＶＳＳ）になったときに、トランジスタＱ１３，Ｑ１８，Ｑ２０がオフになる。この時点では出力信号ＯＵＴはまだＬレベル（ＶＳＳ）であるので、トランジスタＱ１４もオフ状態にある。よってトランジスタＱ１３がオフになってもノードＮ８はフローティング状態で、電圧ＶＨ−ＶｔｈｎのＨレベルに維持される。

また入力段回路２００ＹのノードＮ６ＹがＨレベル（ＶＨ）になるので、トランジスタＱ１７がオンになり、ノードＮ１０が充電されてその電圧レベルが上昇する。上記のようにノードＮ６Ｙの電圧変化はノードＮ６Ｘの電圧変化に応じて起こるため、このノードＮ１０の充電の際には、トランジスタＱ１７がオンするよりも先にトランジスタＱ１８がオフになる。それにより、このときトランジスタＱ１７，Ｑ１８を経路とする貫通電流の発生は防止されている。

ノードＮ１０は容量素子Ｃ５を介してノードＮ９と容量結合しているが、この時点ではノードＮ８はＨレベルに維持されておりトランジスタＱ１６はオン状態であるので、ノードＮ１０の電圧レベルが上昇してもノードＮ９はほぼ電圧ＶＳＳでＬレベルに維持される。またノードＮ１０の充電が進み、ノードＮ１０，Ｎ９間の電圧がトランジスタＱ１５のしきい値電圧を超えるとトランジスタＱ１５がオンになるが、トランジスタＱ１５はトランジスタＱ１６よりもオン抵抗が充分大きく設定されており、このときもノードＮ９はほぼ電圧ＶＳＳでＬレベルに維持される。その結果ノードＮ１０は電圧ＶＨ−ＶｔｈｎのＨレベルになる。

ノードＮ１０がＨレベル（ＶＨ−Ｖｔｈｎ）になるとトランジスタＱ１９がオンになり、出力端子ＯＵＴは充電され、その電圧レベルが上昇する。この出力端子ＯＵＴの充電時においても、トランジスタＱ１９がオンするより前に、トランジスタＱ２０がオフになっているので、トランジスタＱ１９，Ｑ２０を経路とする貫通電流の発生は防止されている。

出力端子ＯＵＴの充電が進むと、トランジスタＱ１４がオンになり、ノードＮ８が放電されてＬレベル（ＶＳＳ）になる。応じて、トランジスタＱ１６がオフになるので、ノードＮ９はトランジスタＱ１５を通して充電され、電圧レベルが上昇する。このノードＮ９の電圧レベルの上昇は、容量素子Ｃ５を介してノードＮ１０に伝達されるので、ノードＮ１０の電圧レベルも上昇する。ノードＮ１０の電圧レベルが上昇するとトランジスタＱ１７はオフ状態になり、ノードＮ１０はフローティング状態になるので、ノードＮ１０の電圧レベルは更に上昇し、電圧ＶＨよりも高い電圧ＶＨ＋ΔＶＡになる（ΔＶＡは、ノードＮ９の電圧変化量および、ノードＮ１０に付随する寄生容量と容量素子Ｃ５の容量値との比によって決まる）。

このようにトランジスタＱ１３〜Ｑ１６から成る回路は、トランジスタＱ１９がオンしして出力信号ＯＵＴＳが活性化するときに、ノードＮ９の電圧レベルを上昇させることで、ノードＮ１０の電圧レベルを上昇させる。これによりトランジスタＱ１９のゲート・ソース間電圧が昇圧される。つまりトランジスタＱ１３〜Ｑ１６から成る回路は、出力信号ＯＵＴＳに基づいて動作し、出力信号ＯＵＴＳの活性化時にトランジスタＱ１９のゲート・ソース間電圧を高める昇圧回路を構成している。

以上のように、出力段回路３１０では、トランジスタＱ１９が出力端子ＯＵＴを充電することで当該出力端子ＯＵＴの電圧レベルが上昇すると、その電圧上昇がノードＮ１０（トランジスタＱ１９のゲート）にフィードバックされるブートストラップ効果が得られる。それによりノードＮ１０の電圧レベルが上昇することで、トランジスタＱ１９は電流駆動力が高くなり、且つ非飽和動作する。従って、出力端子ＯＵＴは高速に充電されて電圧ＶＨのＨレベルになる。

なお、このときトランジスタＱ１５も非飽和動作するため、ノードＮ９の電圧レベルはＶＨになる。上記のように、トランジスタＱ１５はノードＮ１０が充電されたときにオンになり、トランジスタＱ１６はその後にノードＮ８が放電されることでオフになる。つまりトランジスタＱ１６がオフするよりも先に、トランジスタＱ１５がオンになるので、その間はトランジスタＱ１５，Ｑ１６を通して貫通電流が流れる。但し、トランジスタＱ１５，Ｑ１６の電流駆動力を充分に小さくすれば、消費電流の増大は防止できる。

またその貫通電流が生じる期間は、トランジスタＱ１５と共にトランジスタＱ１９がオンしてから出力端子ＯＵＴが充電されてＨレベルになるまでの短い期間に過ぎない。トランジスタＱ１９の電流駆動力が大きいほどその期間を短くでき、当該貫通電流による消費電流を小さくできる。特に出力端子ＯＵＴにかかる負荷容量が大きい場合には、出力端子ＯＵＴの充電に時間がかかるのを防止するために、トランジスタＱ１９の電流駆動力を充分大きく設定しておくことが望ましい。出力段回路３１０はレシオレス型の回路であり、定常状態では貫通電流が生じないので、トランジスタＱ１９の電流駆動力を大きく設定しても定常状態における消費電力の増大は伴わない。

再び図２４および図２５を参照し、入力信号ＩＮＳが、Ｈレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化すると、入力段回路２００ＸのノードＮ６Ｘは電圧ＶＨのＨレベルになる。またそれに応じて入力段回路２００ＹのノードＮ６ＹはＬレベル（ＶＳＳ）になる。

このとき出力段回路３１０では、ノードＮ６ＸがＨレベルになったことでトランジスタＱ１８，Ｑ２０がオンし、またノードＮ６ＹがＬレベルになったことでトランジスタＱ１７がオフになる。よってノードＮ１０および出力端子ＯＵＴが放電される。ノードＮ１０がＬレベルになるときトランジスタＱ１９，Ｑ１５はオフになるので、出力信号ＯＵＴＳは電圧ＶＳＳのＬレベルになる。

またトランジスタＱ１３はノードＮ６ＸがＨレベルになった時点で既にオンしているので、出力端子ＯＵＴがＬレベルになりトランジスタＱ１４がオフになると、ノードＮ８が充電されて電圧ＶＨ−ＶｔｈｎのＨレベルになる。応じてトランジスタＱ１６がオンし、ノードＮ９は電圧ＶＳＳのＬレベルになる。

このノードＮ８の充電の際には、トランジスタＱ１４がオフより先にトランジスタＱ１３がオンしているため、トランジスタＱ１３がオンしてトランジスタＱ１４がオフするまでの間は、トランジスタＱ１３，Ｑ１４を通して貫通電流が流れる。しかし出力信号ＯＵＴは高速で放電されてＬレベル（ＶＳＳ）になるため、その期間はごく短期間であり貫通電流の電流量は僅かである。またノードＮ９の放電に際しては、トランジスタＱ１６がオンするより先にトランジスタＱ１５がオフになるので、トランジスタＱ１５，Ｑ１６を通しての貫通電流は生じない。

以上の動作により、ドライバ回路は上記の初期状態に戻る。その後は、入力信号ＩＮＳのレベル変化に応じて、上で説明した動作が繰り返される。

なお定常状態においては、この出力段回路３１０においてハイ側電源線１０２からロー側電源線１０４への貫通電流の経路は存在しない。そのためトランジスタＱ１９，Ｑ２０の駆動能力を大きく設定することができ、そうすることで出力端子ＯＵＴの出力負荷容量が大きい場合でも、高速に出力端子ＯＵＴを充放電して出力信号ＯＵＴＳのレベルを高速に変化させることができる。

図２４の回路においては、入力段回路２００ＸはトランジスタＱ２Ｙ，Ｑ６Ｙ，Ｑ１３，Ｑ１８，Ｑ２０を駆動し、ドライバ段２００ＹはトランジスタＱ１７を駆動する。通常、これら各トランジスタのゲート容量値は、出力端子ＯＵＴに接続される負荷容量の容量値に比べて桁違いに小さいので、入力段回路２００Ｘ，２００Ｙ個々の駆動能力は、出力段回路３１０の駆動能力に対して桁違いに小さくてよい。つまり本実施の形態では、レシオ型回路を含む入力段回路２００Ｘ，２００Ｙの消費電力を、実施の形態１のドライバ回路よりも極めて小さく設定することが可能である。

このように本実施の形態のドライバ回路においては、実施の形態１のドライバ回路よりも極めて低消費電力な入力段回路２００Ｘ，２００Ｙの出力信号（ノードＮ６Ｘ，６Ｙの信号）に基づいて、定常状態での貫通電流が生じない低消費電力なレシオレス型のブートストラップ回路である出力段回路３１０を駆動させて出力信号ＯＵＴＳを生成している。出力段回路３１０は定常状態での貫通電流が生じないので、貫通電流を抑えるために駆動電力が制限されることがなく、その駆動能力を高く設定することができる。よって、低消費電力且つ高駆動能力のドライバ回路を実現できる。

［第１の変更例］
図２６は、実施の形態５の第１の変更例に係るドライバ回路の回路図である。当該ドライバ回路は、図２４の回路に対し、トランジスタＱ２１〜Ｑ２４で構成される遅延回路を出力段回路３１０に設けたものである。本変更例ではこの遅延回路が、出力信号ＯＵＴＳの活性化時にトランジスタＱ１９のゲート・ソース間電圧を高める昇圧回路として機能する。

上記したように図２４の回路では、トランジスタＱ１９による出力端子ＯＵＴの充電（出力信号ＯＵＴＳの立ち上げ）の際、ノードＮ１０（トランジスタＱ１９のゲート）がＨレベル（ＶＨ−Ｖｔｈｎ）になった後に、遅れてノードＮ９の電圧レベルが上昇する。このとき容量素子Ｃ５を介するノードＮ９，Ｎ１０間の結合により、ノードＮ１０のＨレベル電圧が昇圧されて充分に高い電圧レベル（図２５に示す電圧ＶＨ＋ΔＶＡ）になり、トランジスタＱ１９が非飽和領域で動作するようになる。つまりノードＮ９の電圧レベルの立ち上がりとノードＮ１０の電圧レベルの立ち上がりとの間に、ある程度の遅延時間を確保する必要がある。

図２４の回路では、上記遅延時間を確保するために、出力信号ＯＵＴＳがノードＮ１０（トランジスタＱ１９のゲート）の電圧レベルに遅れて立ち上がることを利用している。即ち図２４の回路では、ノードＮ１０の電圧レベルがＨレベルになった後に立ち上がる出力信号ＯＵＴＳを用いてトランジスタＱ１４をオンにし、それによりトランジスタＱ１６をオフにしてノードＮ９の電圧レベルを立ち上げている。

それに対し図２６の回路では、上記遅延時間をトランジスタＱ２１〜Ｑ２４で構成される遅延回路によって作る。トランジスタＱ２１，Ｑ２２はハイ側電源線１０２とロー側電源線１０４との間に直列接続されている。その間の接続ノードをノードＮ１１とすると、ハイ側電源線１０２とノードＮ１１との間のトランジスタＱ２１のゲートは入力段回路２００ＹのノードＮ６Ｙに接続され、ノードＮ１１とロー側電源線１０４との間のトランジスタＱ２２のゲートは入力段回路２００ＸのノードＮ６Ｘに接続される。

同様にトランジスタＱ２３，Ｑ２４もハイ側電源線１０２とロー側電源線１０４との間に直列接続されている。その間の接続ノードをノードＮ１２とすると、ハイ側電源線１０２とノードＮ１１との間のトランジスタＱ２１のゲートはノードＮ１１に接続され、ノードＮ１１とロー側電源線１０４との間のトランジスタＱ２２のゲートは入力段回路２００ＸのノードＮ６Ｘに接続される。そして本変更例では、トランジスタＱ１４のゲートを当該遅延回路の出力ノードであるノードＮ１２に接続させる。

遅延回路では、入力段回路２００ＹのノードＮ６Ｙの信号が立ち上がると（このときトランジスタＱ２２，Ｑ２４はオフ状態である）、トランジスタＱ２１がオンしてノードＮ１１がＨレベルになり、それに応じてトランジスタＱ２３がオンしてノードＮ１２がＨレベルになる。つまりノードＮ６Ｙの信号がＨレベルになってからノードＮ１１，Ｎ１２の充電に要する時間だけ遅れたタイミングで、ノードＮ１２がＨレベルになる。ノードＮ１２がＨレベルになるとトランジスタＱ１４がオンになり、それによりトランジスタＱ１６がオフしてノードＮ９の電圧レベルが立ち上がる。

このように遅延回路は、ノードＮ６Ｙの立ち上がりから一定の時間だけ遅らせてトランジスタＱ１４をオンにする。その結果、図２４の回路と同様に、出力段回路３１０のノードＮ９の電圧レベルの立ち上がりとノードＮ１０の電圧レベルの立ち上がりとの間に、ある程度の遅延時間が確保される。従って、図２７のドライバ回路も図２４の回路と同様に動作し、同様の効果を得ることができる。

また図２４の回路では、出力端子ＯＵＴに接続される負荷容量の影響を受けて、出力信号ＯＵＴＳの立ち上がり速度が変化する場合があり、それによってノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間の遅延時間が変動することが考えられる。しかし図２６の回路では、その遅延時間は負荷容量の影響を受けることなく、遅延回路により一定に保たれる。従って、負荷容量の状態によって出力信号ＯＵＴＳの立ち上がり速度に変動が生じて動作が不安定になることが防止される。つまり安定して高速な動作が可能になる。

［第２の変更例］
図２７は、実施の形態５の第２の変更例に係るドライバ回路の回路図である。当該ドライバ回路は、図２４の回路に対し、出力段回路３１０のトランジスタＱ１５のゲートとトランジスタＱ１９のゲートとを分離したものである。つまりトランジスタＱ１９のゲート（ノードＮ１０）を充放電するトランジスタＱ１７，Ｑ１８とは別に、トランジスタＱ１５のゲート（ノードＮ１０Ｄ）を充放電するトランジスタＱ１７Ｄ，Ｑ１８Ｄを設けたものである。またノードＮ９，Ｎ１０間の容量素子Ｃ５とは別に、ノードＮ９とノードＮ１０Ｄとの間に容量素子Ｃ５Ｄが接続される。

トランジスタＱ１７Ｄ，Ｑ１８Ｄは、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続される。トランジスタＱ１７ＤのゲートはトランジスタＱ１７のゲートと共に入力段回路２００ＹのノードＮ６Ｙに接続され、トランジスタＱ１８ＤのゲートはトランジスタＱ１８のゲートと共に入力段回路２００ＸのノードＮ６Ｘに接続される。つまりトランジスタＱ１７Ｄ，Ｑ１８Ｄは、それぞれトランジスタＱ１７，Ｑ１８と同様に動作する。従って図２７の回路では、図２４の回路とはトランジスタＱ１５のゲート電圧を制御する回路が異なるものの、その動作はほぼ同じである。

図２７の回路では、図２４の回路に比較して、トランジスタＱ１９のゲート容量の分だけトランジスタＱ１５のゲートノードの寄生容量が小さくなる。そのためノードＮ９の充電時には、容量素子Ｃ５Ｄを介する結合により、トランジスタＱ１５のゲート電圧がより高く上昇される。よってそのときのトランジスタＱ１５のオン抵抗はより小さくなり、ノードＮ９の電圧レベルの立ち上がりが高速化される。その結果、容量素子Ｃ５を介する結合によるノードＮ１０（トランジスタＱ１９のゲート）の昇圧速度が速くなり、出力信号ＯＵＴＳの立ち上がり速度が高速化されるという効果が得られる。但し、図２４の回路よりも占有面積が増大することに留意すべきである。

［第３の変更例］
図２４から図２７では、入力信号（ＩＮＳ）の同じ論理レベルの（同相の）出力信号（ＯＵＴＳ）を生成するドライバ回路を示したが、本実施の形態は、実施の形態１と同じように入力信号（ＩＮＳ）の論理レベルを反転した（逆相の）出力信号（／ＯＵＴＳ）を生成するドライバ回路にも適用可能である。ここではそのような変更例を示す。

図２８は、実施の形態５の第３の変更例に係るドライバ回路の構成を示す回路図である。当該ドライバ回路では、入力信号ＩＮＳは入力段回路２００Ｙの入力ノードに入力され、入力段回路２００Ｘの入力ノードには入力段回路２００ＹのノードＮ６Ｙの信号が入力される。つまり本変更例では、入力段回路２００Ｙが入力信号ＩＮＳにより駆動され、入力段回路２００Ｘが入力段回路２００ＹのノードＮ６Ｙの信号により駆動される。即ち入力段回路２００Ｘ，２００Ｙにおいては、駆動する側とされる側が図２４の場合とは入れ替わっている。即ち本変更例では、ノードＮ６Ｙの信号が第１内部信号となり、ノードＮ６Ｘの信号が第２内部信号となる。

但し、入力段回路２００Ｘ，２００Ｙと出力段回路３１０との接続関係は図２４と同様である。即ち、出力段回路３１０のトランジスタＱ１３，Ｑ１８，Ｑ２０のゲートには入力段回路２００ＸのノードＮ６Ｘの信号が入力され、トランジスタＱ１７のゲートにはトランジスタＱ１４のゲートには入力段回路２００ＸのノードＮ１Ｘの信号が入力される。

図２８の構成によれば、入力段回路２００ＹのノードＮ１Ｙの信号は入力信号ＩＮＳとは逆の論理レベルになり、入力段回路２００ＸのノードＮ６Ｘの信号は入力信号ＩＮＳと同じ論理レベルになる。従って、出力段回路３１０の論理的な動作は、それぞれ図２４の場合とは逆になる。よって、出力端子ＯＵＴからは入力信号ＩＮＳと逆の論理レベルをとる出力信号／ＯＵＴＳが出力される。

なお図２８においては、図２４の回路に対し、入力段回路２００Ｘ，２００Ｙの関係を入れ替えた例を示したが、本変更例は図２５から図２７の回路に対しても適用可能である。

＜実施の形態６＞
実施の形態６では、実施の形態５と同様の機能を有するドライバ回路を、Ｐ型トランジスタを用いて構成した本発明に係るドライバ回路について説明する。

図２９は、実施の形態２に係るドライバ回路の構成を示す図である。当該ドライバ回路は、図２４の回路と同様に機能する回路を、Ｐ型トランジスタにより実現した例である。即ち図２９の回路は、図２４の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（図２４の電源線１０２にロー側電源電圧ＶＬＢを供給し、電源線１０４にハイ側電源電圧ＶＨＢを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）したものである。なお図２９において、図２４のドライバ回路に示したものに対応する各要素については、それと同一の符号に「Ｂ」の添え字を付して示している。

図２９は、実施の形態６に係るドライバ回路の構成を示す図である。当該ドライバ回路は、２つの入力段回路２００ＸＢ，２００ＹＢと、出力段回路３１０Ｂとから構成されている。入力段回路２００ＸＢ，２００ＹＢのそれぞれは、実施の形態４のものと同様である。即ちそれらは実施の形態２およびその変更例（実施の形態１と同様のドライバ回路をＰ型トランジスタを用いて構成したもの）と同じ構成を有するものである。

本実施の形態では、入力信号ＩＮＳＢは入力段回路２００ＸＢの入力ノードに入力され、入力段回路２００ＹＢの入力ノードには入力段回路２００ＸＢのノードＮ６ＸＢの信号（第１内部信号）が入力される。つまり、入力段回路２００ＸＢは入力信号ＩＮＳＢにより駆動され、入力段回路２００ＹＢは入力段回路２００ＸＢのノードＮ６ＸＢの信号により駆動される。

入力段回路２００ＸＢ，２００ＹＢは、それぞれその入力ノードの信号の論理レベルを反転した信号を出力するインバータとして機能するので、図２９の入力段回路２００ＸＢの出力信号（ノードＮ６ＸＢの信号）は入力信号ＩＮＳＢとは逆の論理レベルになり、入力段回路２００ＹＢの出力信号（ノードＮ６ＹＢの信号（第２内部信号））はさらにその逆の論理レベルすなわち入力信号ＩＮＳＢと同じ論理レベルになる。但し、入力段回路２００ＹＢにおける信号遅延のため、入力段回路２００ＹＢの出力信号のレベル変化は、入力段回路２００ＸＢのレベル変化から僅かに遅れて起こる。

出力段回路３１０Ｂは、低消費電力且つ高駆動能力なレシオレス型のドライバ回路である。出力段回路３１０Ｂは、Ｐ型のトランジスタＱ１３Ｂ〜Ｑ２０Ｂおよび容量素子Ｃ５Ｂから成っている。トランジスタＱ１３Ｂ，Ｑ１４Ｂは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１３Ｂ，Ｑ１４Ｂ間の接続ノードをノードＮ８Ｂとすると、ロー側電源線１０２ＢとノードＮ８Ｂとの間に接続するトランジスタＱ１３Ｂのゲートは、入力段回路２００ＸＢのノードＮ６ＸＢに接続される。またノードＮ８Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１４Ｂのゲートは、当該ドライバ回路の出力端子ＯＵＴＢ（ノードＮ１３Ｂ）に接続される。即ち、トランジスタＱ１３Ｂは、ノードＮ６ＸＢの電圧レベル（入力段回路２００ＸＢの出力信号）に従ってノードＮ８Ｂの電荷をロー側電源線１０２Ｂへと放電するものであり、トランジスタＱ１４Ｂは、出力端子ＯＵＴＢの電圧レベル（出力信号ＯＵＴＳ）に従ってノードＮ８Ｂをハイ側電源線１０４Ｂからの電流で充電するものである。

トランジスタＱ１７Ｂ，Ｑ１８Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１７Ｂ，Ｑ１８Ｂ間の接続ノードをノードＮ１０Ｂとすると、ロー側電源線１０２ＢとノードＮ１０Ｂとの間に接続するトランジスタＱ１７Ｂのゲートは、入力段回路２００ＹＢのノードＮ６ＹＢに接続される。即ち、トランジスタＱ１７Ｂは、ノードＮ６ＹＢの電圧レベル（入力段回路２００ＹＢの出力信号）に従ってノードＮ１０Ｂの電荷をロー側電源線１０２Ｂへと放電するものである。一方ノードＮ１０Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１８Ｂのゲートは、入力段回路２００ＸＢのノードＮ６ＸＢに接続される。即ちトランジスタＱ１８Ｂは、ノードＮ６ＸＢの電圧レベルに従ってノードＮ１０Ｂをハイ側電源線１０４Ｂからの電流で充電するものである。

同様にトランジスタＱ１５Ｂ，Ｑ１６Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１５Ｂ，Ｑ１６Ｂ間の接続ノードをノードＮ９Ｂとすると、ロー側電源線１０２ＢとノードＮ９Ｂとの間に接続するトランジスタＱ１５ＢのゲートはノードＮ１０Ｂに接続され、ノードＮ９Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１６ＢのゲートはノードＮ８Ｂに接続される。また容量素子Ｃ５Ｂは、ノードＮ９ＢとノードＮ１０Ｂとの間に接続される。即ち、トランジスタＱ１５Ｂは、ノードＮ１０Ｂの電圧レベルに従ってノードＮ９Ｂの電荷をロー側電源線１０２Ｂへと放電するものであり、トランジスタＱ１６Ｂは、ノードＮ８Ｂの電圧レベルに従ってノードＮ９Ｂをハイ側電源線１０４Ｂからの電流で充電するものである。

さらにトランジスタＱ１９Ｂ，Ｑ２０Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１９Ｂ，Ｑ２０Ｂ間の接続ノードＮ１３Ｂが、当該ドライバ回路の出力端子ＯＵＴＢであり、そこから出力信号ＯＵＴＳＢが出力される。ロー側電源線１０２Ｂと出力端子ＯＵＴＢとの間に接続するトランジスタＱ１９ＢのゲートはノードＮ１０Ｂに接続され、出力端子ＯＵＴＢとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ２０Ｂのゲートは、入力段回路２００ＸＢの出力ノードＮ６ＸＢに接続される。即ち、トランジスタＱ１９Ｂは、ノードＮ１０Ｂの電圧レベルに従って出力端子ＯＵＴＢの電荷をロー側電源線１０２Ｂへと放電するものであり、トランジスタＱ２０Ｂは、ノードＮ６ＸＢの電圧レベルに従ってノードＮ９Ｂをハイ側電源線１０４Ｂからの電流で充電するものである。

出力段回路３１０Ｂにおいては、以下に詳細にその動作を説明するように、各ノードの電圧変化の遅延を利用して、ロー側電源線１０２Ｂからハイ側電源線１０４Ｂへの貫通電流経路を遮断しており、それにより消費電流を抑制している。また、この出力段回路３１０Ｂの動作によって、出力信号ＯＵＴＳＢは正確に電圧ＶＬＢおよびＶＨＢの間で変化するようになる。

図３０は、本実施の形態に係るドライバ回路（図２９）の動作を示す信号波形図である。以下、図３０を参照して、当該ドライバ回路の動作について説明する。

まず初期状態として、入力端子ＩＮＢに供給される入力信号ＩＮＳＢが電圧ＶＨＢのＨレベルである状態を想定する。入力段回路２００ＸＢのノードＮ６ＸＢはＬレベル（ＶＬＢ）であり、入力段回路２００ＹＢのノードＮ６ＹＢはＨレベル（ＶＨＢ）である。そのため出力段回路３１０ＢのトランジスタＱ１３Ｂ，Ｑ１８Ｂ，Ｑ２０Ｂはオン状態であり、トランジスタＱ１７Ｂはオフ状態である。よってノードＮ１０ＢはＨレベル（ＶＨＢ）であり、トランジスタＱ１５Ｂ，Ｑ１９Ｂはオフ状態である。故に出力端子ＯＵＴＢはＨレベル（ＶＨＢ）であり、トランジスタＱ１４Ｂはオフ状態である。従ってノードＮ８ＢはＬレベル（ＶＬＢ＋Ｖｔｈｐ）であり、トランジスタＱ１６Ｂはオン状態なのでノードＮ９ＢはＨレベル（ＶＨＢ）である。

この初期状態から、入力信号ＩＮＳＢが電圧ＶＭＢのＬレベルに変化すると、入力段回路２００ＸＢのノードＮ６ＸＢは電圧ＶＨＢのＨレベルになる。ノードＮ６ＸＢの信号は入力段回路２００ＹＢに入力されているので、ノードＮ６ＸＢがＨレベルになるのに追随して、入力段回路２００ＹＢのノードＮ６ＹＢは電圧ＶＬＢのＬレベルになる。

すると出力段回路３１０Ｂにおいては、以下の動作が行われる。まず入力段回路２００ＸＢのノードＮ６ＸＢがＨレベル（ＶＨＢ）になったときに、トランジスタＱ１３Ｂ，Ｑ１８Ｂ，Ｑ２０Ｂがオフになる。この時点では出力信号ＯＵＴはまだＨレベル（ＶＨＢ）であるので、トランジスタＱ１４Ｂもオフ状態にある。よってトランジスタＱ１３ＢがオフになってもノードＮ８Ｂはフローティング状態で、電圧ＶＬＢ＋ＶｔｈｐのＬレベルに維持される。

また入力段回路２００ＹＢのノードＮ６ＹＢがＬレベル（ＶＬＢ）になるので、トランジスタＱ１７Ｂがオンになり、ノードＮ１０Ｂが放電されてその電圧レベルが低下する。上記のようにノードＮ６ＹＢの電圧変化はノードＮ６ＸＢの電圧変化に応じて起こるため、このノードＮ１０Ｂの放電の際には、トランジスタＱ１７Ｂがオンするよりも先にトランジスタＱ１８Ｂがオフになる。それにより、このときトランジスタＱ１７Ｂ，Ｑ１８Ｂを経路とする貫通電流の発生は防止されている。

ノードＮ１０Ｂは容量素子Ｃ５Ｂを介してノードＮ９Ｂと容量結合しているが、この時点ではノードＮ８ＢはＬレベルに維持されておりトランジスタＱ１６Ｂはオン状態であるので、ノードＮ１０Ｂの電圧レベルが低下してもノードＮ９Ｂはほぼ電圧ＶＨＢでＨレベルに維持される。またノードＮ１０Ｂの放電が進み、ノードＮ１０Ｂ，Ｎ９Ｂ間の電圧がトランジスタＱ１５Ｂのしきい値電圧を超えるとトランジスタＱ１５Ｂがオンになるが、トランジスタＱ１５ＢはトランジスタＱ１６Ｂよりもオン抵抗が充分大きく設定されており、このときもノードＮ９Ｂはほぼ電圧ＶＨＢでＨレベルに維持される。その結果ノードＮ１０Ｂは、電圧ＶＬＢ＋ＶｔｈｐのＬレベルになる。

ノードＮ１０ＢがＬレベル（ＶＬＢ＋Ｖｔｈｐ）になるとトランジスタＱ１９Ｂがオンになり、出力端子ＯＵＴＢは放電され、その電圧レベルが低下する。この出力端子ＯＵＴＢの放電時においても、トランジスタＱ１９Ｂがオンするより前に、トランジスタＱ２０Ｂがオフになっているので、トランジスタＱ１９Ｂ，Ｑ２０Ｂを経路とする貫通電流の発生は防止されている。

出力端子ＯＵＴＢの放電が進むと、トランジスタＱ１４Ｂがオンになり、ノードＮ８Ｂが充電されてＨレベル（ＶＨＢ）になる。応じて、トランジスタＱ１６Ｂがオフになるので、ノードＮ９ＢはトランジスタＱ１５Ｂを通して放電され、電圧レベルが低下する。このノードＮ９Ｂの電圧レベルの低下は、容量素子Ｃ５Ｂを介してノードＮ１０Ｂに伝達されるので、ノードＮ１０Ｂの電圧レベルも低下する。ノードＮ１０Ｂの電圧レベルが低下するとトランジスタＱ１７Ｂはオフ状態になり、ノードＮ１０Ｂはフローティング状態になるので、ノードＮ１０Ｂの電圧レベルは更に低下し、電圧ＶＬＢよりも高い電圧ＶＬＢ＋ΔＶＡになる（ΔＶＡは、ノードＮ９Ｂの電圧変化量および、ノードＮ１０Ｂに付随する寄生容量と容量素子Ｃ５Ｂの容量値との比によって決まる）。

このようにトランジスタＱ１３Ｂ〜Ｑ１６Ｂから成る回路は、トランジスタＱ１９Ｂがオンして出力信号ＯＵＴＳＢが活性化するときに、ノードＮ９Ｂの電圧レベルを低下させることで、ノードＮ１０Ｂの電圧レベルを低下させる。これによりトランジスタＱ１９Ｂのゲート・ソース間電圧が昇圧される。つまりトランジスタＱ１３Ｂ〜Ｑ１６Ｂから成る回路は、出力信号ＯＵＴＳに基づいて動作し、出力信号ＯＵＴＳの活性化時にトランジスタＱ１９Ｂのゲート・ソース間電圧を高める昇圧回路を構成している。

以上のように、出力段回路３１０Ｂでは、トランジスタＱ１９Ｂが出力端子ＯＵＴＢを放電することで当該出力端子ＯＵＴＢの電圧レベルが低下すると、その電圧低下がノードＮ１０Ｂ（トランジスタＱ１９Ｂのゲート）にフィードバックされるブートストラップ効果が得られる。それによりノードＮ１０Ｂの電圧レベルが低下することで、トランジスタＱ１９Ｂはその電流駆動力が高くなり、且つ非飽和動作する。従って、出力端子ＯＵＴＢは高速に放電されて電圧ＶＬＢのＬレベルになる。

なお、このときトランジスタＱ１５Ｂも非飽和動作するため、ノードＮ９Ｂの電圧レベルはＶＬＢになる。上記のように、トランジスタＱ１５ＢはノードＮ１０Ｂが放電されたときにオンになり、トランジスタＱ１６Ｂはその後にノードＮ８Ｂが充電されることでオフになる。つまりトランジスタＱ１６Ｂがオフするよりも先に、トランジスタＱ１５Ｂがオンになるので、その間はトランジスタＱ１５Ｂ，Ｑ１６Ｂを通して貫通電流が流れる。但し、トランジスタＱ１５Ｂ，Ｑ１６Ｂの電流駆動力を充分に小さくすれば、消費電流の増大は防止できる。

またその貫通電流が生じる期間は、トランジスタＱ１５Ｂと共にトランジスタＱ１９Ｂがオンしてから出力端子ＯＵＴが放電されてＬレベルになるまでの短い期間に過ぎない。トランジスタＱ１９Ｂの電流駆動力が大きいほどその期間を短くでき、当該貫通電流による消費電流を小さくできる。特に出力端子ＯＵＴＢにかかる負荷容量が大きい場合には、出力端子ＯＵＴＢの放電に時間がかかるのを防止するために、トランジスタＱ１９Ｂの電流駆動力を充分大きく設定しておくことが望ましい。出力段回路３１０Ｂはレシオレス型の回路であり、定常状態では貫通電流が生じないので、トランジスタＱ１９Ｂの電流駆動力を大きく設定しても定常状態における消費電力の増大は伴わない。

再び図２９および図３０を参照し、入力信号ＩＮＳＢが、Ｌレベル（ＶＭＢ）からＨレベル（ＶＨＢ）に変化すると、入力段回路２００ＸＢのノードＮ６ＸＢは電圧ＶＬＢのＬレベルになる。またそれに応じて入力段回路２００ＹＢのノードＮ６ＹＢはＨレベル（ＶＨＢ）になる。

このとき出力段回路３１０Ｂでは、ノードＮ６ＸＢがＬレベルになったことでトランジスタＱ１８Ｂ，Ｑ２０Ｂがオンし、またノードＮ６ＹＢがＨレベルになったことでトランジスタＱ１７Ｂがオフになる。よってノードＮ１０Ｂおよび出力端子ＯＵＴが充電される。ノードＮ１０ＢがＨレベルになるときトランジスタＱ１９Ｂ，Ｑ１５Ｂはオフになるので、出力信号ＯＵＴＳＢは電圧ＶＨＢのＨレベルになる。

またトランジスタＱ１３ＢはノードＮ６ＸＢがＬレベルになった時点で既にオンしているので、出力端子ＯＵＴＢがＨレベルになりトランジスタＱ１４Ｂがオフになると、ノードＮ８Ｂが放電されて電圧ＶＬＢ＋ＶｔｈｐのＬレベルになる。応じてトランジスタＱ１６Ｂがオンし、ノードＮ９Ｂは電圧ＶＨＢのＨレベルになる。

このノードＮ８Ｂの放電の際には、トランジスタＱ１４Ｂがオフより先にトランジスタＱ１３Ｂがオンしているため、トランジスタＱ１３ＢがオンしてトランジスタＱ１４Ｂがオフするまでの間は、トランジスタＱ１３Ｂ，Ｑ１４Ｂを通して貫通電流が流れる。しかし出力信号ＯＵＴは高速で充電されてＨレベル（ＶＨＢ）になるため、その期間はごく短期間であり貫通電流の電流量は僅かである。またノードＮ９Ｂの充電に際しては、トランジスタＱ１６Ｂがオンするより先にトランジスタＱ１５Ｂがオフになるので、トランジスタＱ１５Ｂ，Ｑ１６Ｂを通しての貫通電流は生じない。

以上の動作により、ドライバ回路は上記の初期状態に戻る。その後は、入力信号ＩＮＳＢのレベル変化に応じて、上で説明した動作が繰り返される。

なお定常状態においては、この出力段回路３１０Ｂにおいてロー側電源線１０２Ｂからハイ側電源線１０４Ｂへの貫通電流の経路は存在しない。そのためトランジスタＱ１９Ｂ，Ｑ２０Ｂの駆動能力を大きく設定することができ、そうすることで出力端子ＯＵＴＢの出力負荷容量が大きい場合でも、高速に出力端子ＯＵＴＢを充放電して出力信号ＯＵＴＳＢのレベルを高速に変化させることができる。

図２９の回路においては、入力段回路２００ＸＢはトランジスタＱ２ＹＢ，Ｑ６ＹＢ，Ｑ１３Ｂ，Ｑ１８Ｂ，Ｑ２０Ｂを駆動し、ドライバ段２００ＹＢはトランジスタＱ１７Ｂを駆動する。通常、これら各トランジスタのゲート容量値は、出力端子ＯＵＴＢに接続される負荷容量の容量値に比べて桁違いに小さいので、入力段回路２００ＸＢ，２００ＹＢ個々の駆動能力は、出力段回路３１０Ｂの駆動能力に対して桁違いに小さくてよい。つまり本実施の形態では、レシオ型回路を含む入力段回路２００ＸＢ，２００ＹＢの消費電力を、実施の形態２のドライバ回路よりも極めて小さく設定することが可能である。

このように本実施の形態のドライバ回路においては、実施の形態２のドライバ回路よりも極めて低消費電力な入力段回路２００ＸＢ，２００ＹＢの出力信号（ノードＮ６ＸＢ，６Ｙの信号）に基づいて、低消費電力なレシオレス型のブートストラップ回路である出力段回路３１０Ｂを駆動させて出力信号ＯＵＴＳＢを生成している。出力段回路３１０は定常状態での貫通電流が生じないので、貫通電流を抑えるために駆動電力が制限されることがなく、その駆動能力を高く設定することができる。よって、低消費電力且つ高駆動能力のドライバ回路を実現できる。

［変更例］
以上では、図２４の回路と同様の機能を有するドライバ回路をＰ型トランジスタを用いて構成した例を示したが、本実施の形態は、実施の形態５の各変更例の回路（図２６〜図２８）の回路にも適用することができる。

即ち図２６〜図２８の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（各図の電源線１０２にロー側電源電圧ＶＬＢを供給し、電源線１０４にハイ側電源電圧ＶＨＢを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すれば、それらの回路と同様の機能を有するドライバ回路をＰ型トランジスタを用いて構成することができる（図示は省略する）。

実施の形態１に係るドライバ回路の構成を示す回路図である。実施の形態１に係るドライバ回路の動作を示す信号波形図である。実施の形態１に係るドライバ回路の第１の変更例を示す回路図である。実施の形態１に係るドライバ回路の第２の変更例を示す回路図である。実施の形態１に係るドライバ回路の第３の変更例を示す回路図である。実施の形態１に係るドライバ回路の第４の変更例を示す回路図である。実施の形態１に係るドライバ回路の第５の変更例を示す回路図である。実施の形態１に係るドライバ回路の第６の変更例を示す回路図である。実施の形態１に係るドライバ回路の第７の変更例を示す回路図である。実施の形態１に係るドライバ回路の第８の変更例を示す回路図である。実施の形態１に係るドライバ回路の第９の変更例を示す回路図である。実施の形態１に係るドライバ回路の第１０の変更例を示す回路図である。実施の形態１に係るドライバ回路の第１１の変更例を示す回路図である。実施の形態１に係るドライバ回路の第１２の変更例を示す回路図である。実施の形態１に係るドライバ回路の第１３の変更例を示す回路図である。実施の形態１に係るドライバ回路の第１４の変更例を示す回路図である。実施の形態１に係るドライバ回路の第１５の変更例を示す回路図である。実施の形態２に係るドライバ回路の構成を示す回路図である。実施の形態２に係るドライバ回路の動作を示す信号波形図である。実施の形態３に係るドライバ回路の構成を示す回路図である。実施の形態３に係るドライバ回路の変更例を示す回路図である。実施の形態４に係るドライバ回路の構成を示す回路図である。実施の形態４に係るドライバ回路の構成を示す回路図である。実施の形態５に係るドライバ回路の変更例を示す回路図である。実施の形態５に係るドライバ回路の動作を示す信号波形図である。実施の形態５に係るドライバ回路の第１の変更例を示す回路図である。実施の形態５に係るドライバ回路の第２の変更例を示す回路図である。実施の形態５に係るドライバ回路の第３の変更例を示す回路図である。実施の形態６に係るドライバ回路の構成を示す回路図である。実施の形態６に係るドライバ回路の動作を示す信号波形図である。

符号の説明

ＩＮ入力端子、ＯＵＴ出力端子、１００入力段回路、１１０出力段回路、１２０昇圧プッシュプル回路、１２０ａ多段昇圧プッシュプル回路、２００Ｘ，２００Ｙ入力段回路、２１０出力段回路、２２０昇圧プッシュプル回路、３１０出力段回路。

Claims

入力信号の電圧レベルの変化に対応させて出力信号の電圧レベルを変化させるドライバ回路であって、
第１電源および第２電源と、
前記入力信号を受ける入力端子と、
前記出力信号が出力される出力端子と、
前記第１電源と所定の第１ノードとの間に接続され、前記入力端子に接続したゲートを有する所定導電型の第１トランジスタと、
前記第１ノードと所定の第２ノードとの間に接続された前記所定導電型の第２トランジスタと、
前記第２トランジスタのゲートが接続する第３ノードに一端が接続し、当該第３ノードへ前記第２トランジスタをオン状態にする電圧を供給する第１の一方向性電流駆動素子と、
前記第２ノードに一端が接続する第２の一方向性電流駆動素子と、
前記第１ノードと前記第３ノードとの間に接続された第１容量素子と、
前記第１電源と前記出力端子との間に接続され、前記入力端子に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第２電源または活性レベルの電圧を生成する電圧発生回路と前記出力端子との間に接続され、前記第１ノードの電圧に対応する信号が供給されるゲートを有する前記所定導電型の第４トランジスタとを備え、
前記第２の一方向性電流駆動素子は、
前記第１トランジスタがオフしたとき前記第２トランジスタを通して前記第１ノードに前記第４トランジスタがオンになる電圧が供給されるように、予め前記第２ノードに所定の電圧を供給し、
当該ドライバ回路は、
前記第４トランジスタがオンしたときの前記出力端子の電圧変化に応じて前記第２ノードの電圧変化が生じるように構成されており、この前記第２ノードの電圧変化に起因する前記第１ノードの電圧変化によって前記第４トランジスタのゲート・ソース間電圧がより大きくされる
ことを特徴とするドライバ回路。
請求項１記載のドライバ回路であって、
第１ノードは前記第４トランジスタのゲートに接続しており、
前記出力端子と前記第２ノードとの間には第２容量素子が接続している
ことを特徴とするドライバ回路。
入力信号の電圧レベルの変化に対応させて出力信号の電圧レベルを変化させるドライバ回路であって、
第１電源および第２電源と、
前記入力信号を受ける入力端子と、
前記出力信号が出力される出力端子と、
前記第１電源と所定の第１ノードとの間に接続され、前記入力端子に接続したゲートを有する所定導電型の第１トランジスタと、
前記第１ノードと所定の第２ノードとの間に接続された前記所定導電型の第２トランジスタと、
前記第２トランジスタのゲートが接続する第３ノードに一端が接続し、当該第３ノードへ前記第２トランジスタをオン状態にする電圧を供給する第１の一方向性電流駆動素子と、
前記第２ノードに一端が接続する第２の一方向性電流駆動素子と、
前記第１ノードと前記第３ノードとの間に接続された第１容量素子と、
前記第１電源と前記出力端子との間に接続され、前記入力端子に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第２電源または活性レベルの電圧を生成する電圧発生回路と前記出力端子との間に接続され、前記第１ノードの電圧に対応する信号が供給されるゲートを有する前記所定導電型の第４トランジスタと、
前記第１電源と所定の第４ノードとの間に接続され、前記第３トランジスタのゲートに接続したゲートを有する前記所定導電型の第５トランジスタと、
前記第２電源または前記電圧発生回路と前記第４ノードとの間に接続され、前記第４トランジスタのゲートに接続したゲートを有する前記所定導電型の第６トランジスタとを備え、
前記第２の一方向性電流駆動素子は、
前記第１トランジスタがオフしたとき前記第２トランジスタを通して前記第１ノードに前記前記第４および第６トランジスタがオンになる電圧が供給されるように、予め前記第２ノードに所定の電圧を供給し、
当該ドライバ回路は、
前記第４および第６トランジスタがオンしたときの前記第４ノードの電圧変化に応じて前記第２ノードの電圧変化が生じるように構成されており、この前記第２ノードの電圧変化に起因する前記第１ノードの電圧変化によって前記第４および第６トランジスタのゲート・ソース間電圧がより大きくされる
ことを特徴とするドライバ回路。
請求項３記載のドライバ回路であって、
第１ノードは前記第４および第６トランジスタのゲートに接続しており、
前記第４ノードと前記第２ノードとの間には第２容量素子が接続している
ことを特徴とするドライバ回路。
請求項１から請求項４のいずれか記載のドライバ回路であって、
前記第１の一方向性電流駆動素子は、ダイオード接続された前記所定導電型の第７トランジスタである
ことを特徴とするドライバ回路。
請求項５記載のドライバ回路であって、
前記第７トランジスタは、第３ノードと前記第２電源との間に接続されている
ことを特徴とするドライバ回路。
請求項１から請求項４のいずれか記載のドライバ回路であって、
前記第１の一方向性電流駆動素子の他端は、交流信号源に接続されている
ことを特徴とするドライバ回路。
請求項１から請求項４のいずれか記載のドライバ回路であって、
前記第２の一方向性電流駆動素子は、ダイオード接続された前記所定導電型の第８トランジスタである
ことを特徴とするドライバ回路。
請求項８記載のドライバ回路であって、
前記第８トランジスタは、前記第２ノードと前記第２電源との間に接続されている
ことを特徴とするドライバ回路。
請求項１から請求項４のいずれか記載のドライバ回路であって、
前記第１ノードと前記第１トランジスタとの間に前記所定導電型の第９トランジスタが介在し、
前記第９トランジスタのゲートには、当該第９トランジスタがオン状態になる一定電圧が供給されている
ことを特徴とするドライバ回路。
請求項１０記載のドライバ回路であって、
前記第９トランジスタのゲートは、前記第２電源に接続されている
ことを特徴とするドライバ回路。
請求項６記載のドライバ回路であって、
前記第３ノードと前記第７トランジスタとの間に前記所定導電型の第１０トランジスタが介在し、
前記第１０トランジスタのゲートは、前記第２ノードに接続されている
ことを特徴とするドライバ回路。
請求項１から請求項４のいずれか記載のドライバ回路であって、
前記第２の一方向性電流駆動素子は、前記第２ノードと前記第２電源との間に接続した第８トランジスタであり、
前記第８トランジスタのゲートには、前記第２電源の電圧と当該第８トランジスタのしきい値電圧との和に相当する一定電圧が供給されている
ことを特徴とするドライバ回路。
請求項１３記載のドライバ回路であって、
前記第８トランジスタのゲートに供給する前記一定電圧は、チャージポンプ回路を用いて生成されている
ことを特徴とするドライバ回路。
請求項１４記載のドライバ回路であって、
前記チャージポンプ回路は、前記出力信号により駆動されている
ことを特徴とするドライバ回路。
請求項１４記載のドライバ回路であって、
前記チャージポンプ回路は、前記入力信号により駆動されている
ことを特徴とするドライバ回路。
請求項１３から請求項１６のいずれか記載のドライバ回路であって、
前記第１の一方向性電流駆動素子は、前記第３ノードと前記第２電源との間に接続した第７トランジスタであり、
前記第７トランジスタのゲートは、前記第８トランジスタのゲートに接続されている
ことを特徴とするドライバ回路。
請求項１３記載のドライバ回路であって、
前記電圧発生回路は、チャージポンプ回路である
ことを特徴とするドライバ回路。
請求項１８記載のドライバ回路であって、
前記チャージポンプ回路は、前記出力信号により駆動されている
ことを特徴とするドライバ回路。
請求項１８記載のドライバ回路であって、
前記チャージポンプ回路は、前記入力信号により駆動されている
ことを特徴とするドライバ回路。
請求項１から請求項４のいずれか記載のドライバ回路であって、
前記第１ノードと前記第４トランジスタのゲートとの間に、前記第１ノードの電圧信号の駆動能力を高めてから前記第４トランジスタのゲートに供給するプッシュプル回路が介在している
ことを特徴とするドライバ回路。
請求項２１記載のドライバ回路であって、
前記プッシュプル回路は、段階的に前記第１ノードの電圧信号の駆動能力を高める多段のプッシュプル回路である
ことを特徴とするドライバ回路。
請求項２１または請求項２２記載のドライバ回路であって、
前記プッシュプル回路は、前記電圧発生回路の出力電圧を電源としている
ことを特徴とするドライバ回路。
請求項３または請求項４記載のドライバ回路であって、
前記第２電源または前記電圧発生回路と前記第６トランジスタとの間に、第３の一方向性電流駆動素子が介在しており、
前記第３の一方向性電流駆動素子は、当該第３の一方向性電流駆動素子と第６トランジスタとの間の接続ノードである第５ノードに、前記第２電源の電圧または前記電圧発生回路の出力電圧に対応した電圧を供給し、
前記第５ノードと前記出力端子との間に、第３容量素子が接続されている
ことを特徴とするドライバ回路。
請求項３または請求項４記載のドライバ回路であって、
前記第２電源または前記電圧発生回路と前記第６トランジスタとの間に、第３の一方向性電流駆動素子が介在しており、
前記第３の一方向性電流駆動素子は、当該第３の一方向性電流駆動素子と第６トランジスタとの間の接続ノードである第５ノードに、前記第２電源の電圧または前記電圧発生回路の出力電圧に対応した電圧を供給し、
当該ドライバ回路は、
前記第１電源と所定の第６ノードとの間に接続され、前記入力端子に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源または前記電圧発生回路と前記第６ノードとの間に接続され、前記第４トランジスタのゲートに接続したゲートを有する前記所定導電型の第１２トランジスタと、
前記第５ノードと前記第６ノードとの間に接続した第３容量素子とをさらに備える
ことを特徴とするドライバ回路。
入力信号の電圧レベルの変化に対応させて出力信号の電圧レベルを変化させるドライバ回路であって、
前記入力信号を受ける入力端子と、
前記出力信号が出力される出力端子と、
前記入力信号を受け、当該入力信号の電圧レベルの変化に応じて電圧レベルが変化する第１内部信号を出力する第１入力段回路と、
前記第１内部信号を受け、当該第１内部信号を反転した論理レベルをとる第２内部信号を出力する第２入力段回路と、
前記第１および第２入力段回路からの信号に基づいて動作し、前記出力信号を生成する出力段回路とを備え、
前記第１および第２入力段回路の各々は、請求項１から請求項２５のいずれか記載のドライバ回路の構成を有している
ことを特徴とするドライバ回路。
請求項２６記載のドライバ回路であって、
前記出力段回路は、
前記第１電源と前記出力端子との間に接続され、前記第２内部信号を受けるゲートを有する前記所定導電型の第１３トランジスタと、
前記第２電源または前記電圧発生回路と前記出力端子との間に接続された前記所定導電型の第１４トランジスタと、
前記第１電源と所定の第７ノードとの間に接続され、前記第２内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタと、
前記第２電源または前記電圧発生回路と前記第７ノードとの間に接続され、前記第１４トランジスタのゲートが接続する第８ノードに接続したゲートを有する前記所定導電型の第１６トランジスタとを備え、
前記第８ノードには、前記第１入力段回路の前記第４トランジスタのゲートに供給される信号が、プッシュプル回路を介して供給される
ことを特徴とするドライバ回路。
請求項２６記載のドライバ回路であって、
前記出力段回路は、
前記第１電源と前記出力端子との間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１３トランジスタと、
前記第２電源または前記電圧発生回路と前記出力端子との間に接続された前記所定導電型の第１４トランジスタと、
前記第１電源と所定の第７ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタと、
前記第２電源または前記電圧発生回路と前記第７ノードとの間に接続され、前記第１４トランジスタのゲートが接続する第８ノードに接続したゲートを有する前記所定導電型の第１６トランジスタとを備え、
前記第８ノードには、前記第２入力段回路の前記第４トランジスタのゲートに供給される信号が、プッシュプル回路を介して供給される
ことを特徴とするドライバ回路。
請求項２６記載のドライバ回路であって、
前記出力段回路は、
前記第１および前記第２内部信号により駆動されるレシオレスブートストラップ型駆動回路である
ことを特徴とするドライバ回路。
請求項２９記載のドライバ回路であって、
前記出力段回路は、
前記第１電源と前記出力端子との間に接続し、前記第１内部信号を受けるゲートを有する第１７トランジスタと、
前記第２電源と前記出力端子との間に接続した第１８トランジスタと、
前記第１電源と前記第１８トランジスタのゲートが接続する第８ノードとの間に接続し、前記第１内部信号を受けるゲートを有する第１９トランジスタと、
前記第２電源と前記第８ノードとの間に接続し、前記第２内部信号を受けるゲートを有する第２０トランジスタと、
前記第８ノードと所定の第９ノードとの間に接続した第３容量素子と、
前記第１８トランジスタがオンした後に、前記第９ノードの電圧レベルを変化させることにより前記第８ノードの電圧レベルを変化させて前記第１８トランジスタのゲート・ソース間電圧をより大きくする昇圧回路とを備える
ことを特徴とするドライバ回路。
請求項３０記載のドライバ回路であって、
前記昇圧回路は、前記出力信号に応じて動作する
ことを特徴とするドライバ回路。
請求項３０記載のドライバ回路であって、
前記昇圧回路は、
前記第２内部信号を遅延させる遅延回路を含み、当該遅延回路によって遅延させた前記第２内部信号に応じて動作する
ことを特徴とするドライバ回路。
請求項２９記載のドライバ回路であって、
前記出力段回路は、
前記第１電源と前記出力端子との間に接続し、前記第２内部信号を受けるゲートを有する第１７トランジスタと、
前記第２電源と前記出力端子との間に接続した第１８トランジスタと、
前記第１電源と前記第１８トランジスタのゲートが接続する第８ノードとの間に接続し、前記第２内部信号を受けるゲートを有する第１９トランジスタと、
前記第２電源と前記第８ノードとの間に接続し、前記第１内部信号を受けるゲートを有する第２０トランジスタと、
前記第８ノードと所定の第９ノードとの間に接続した第３容量素子と、
前記第１８トランジスタがオンした後に、前記第９ノードの電圧レベルを変化させることにより前記第８ノードの電圧レベルを変化させて前記第１８トランジスタのゲート・ソース間電圧をより大きくする昇圧回路とを備える
ことを特徴とするドライバ回路。
請求項３３記載のドライバ回路であって、
前記昇圧回路は、前記出力信号に応じて動作する
ことを特徴とするドライバ回路。
請求項３３記載のドライバ回路であって、
前記昇圧回路は、
前記第１内部信号を遅延させる遅延回路を含み、当該遅延回路によって遅延させた前記第１内部信号に応じて動作する
ことを特徴とするドライバ回路。
請求項１から請求項３５のいずれか記載のドライバ回路であって、
前記入力信号の振幅は、
前記第１電源の電圧と第２電源の電圧との差よりも小さい
ことを特徴とするドライバ回路。
請求項１から請求項３６のいずれか記載のドライバ回路であって、
前記第１電源は、前記第２電源よりも低い電圧レベルを供給し、
前記入力信号のローレベルの電圧レベルは、前記第１電源の電圧レベル以上であり、
前記所定導電型はＮ型である
ことを特徴とするドライバ回路。
請求項３７記載のドライバ回路であって、
前記入力信号のローレベルは接地電圧レベルである
ことを特徴とするドライバ回路。
請求項１から請求項３６のいずれか記載のドライバ回路であって、
前記第１電源は、前記第２電源よりも高い電圧レベルを供給し、
前記入力信号のハイレベルの電圧レベルは、前記第１電源の電圧レベル以下であり、
前記所定導電型はＰ型である
ことを特徴とするドライバ回路。