WO2009084272A1 - 半導体装置及び表示装置 - Google Patents

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WO2009084272A1
WO2009084272A1 PCT/JP2008/065183 JP2008065183W WO2009084272A1 WO 2009084272 A1 WO2009084272 A1 WO 2009084272A1 JP 2008065183 W JP2008065183 W JP 2008065183W WO 2009084272 A1 WO2009084272 A1 WO 2009084272A1
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transistor
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Yuhichiroh Murakami
Yasushi Sasaki
Shige Furuta
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a semiconductor device composed of transistors of the same conductivity type.
  • a shift register that generates a signal for sequentially driving pixels arranged in an array is used in a scanning signal line driving circuit and a data signal line driving circuit.
  • the liquid crystal display device uses a level shifter that converts the power supply voltage level and a so-called buffer that outputs a broad amplification signal with a low output impedance, such as an amplification circuit that obtains an output equal to the input signal.
  • these semiconductor devices such as a shift register and a buffer are composed of CMOS transistors, a process for forming each of the p-channel and the n-channel is required, which complicates the manufacturing process. Therefore, it is preferable to simplify the manufacturing process and to use transistors of the same conductivity type, for example, a unipolar channel such as only a p-channel.
  • a semiconductor device including such a unipolar transistor is disclosed in Patent Document 1, for example.
  • FIG. 46 is a circuit diagram showing a configuration of the semiconductor device of Patent Document 1.
  • This semiconductor device is composed of an n-type MOS transistor.
  • the semiconductor device 100 includes four n-type MOS transistors T101 to T104 and a capacitor C101.
  • the transistor T101 has a drain terminal connected to the power supply VDD and a gate terminal connected to the input terminal IN.
  • the transistor T103 has a source terminal connected to the power supply VSS and a gate terminal to which a STOP signal (control signal) is input.
  • the transistor T102 has a drain terminal connected to the clock terminal ⁇ and a gate terminal connected to the source terminal of the transistor T101 and the drain terminal of the transistor T103.
  • the transistor T104 has a drain terminal connected to the source terminal of the transistor T102, a source terminal connected to the power supply VSS, and a gate terminal connected to the gate terminal of the transistor T103.
  • a connection point between the transistors T101, T102, and T103 is a node N1
  • a connection point between the transistors T102 and T104 is a node N2.
  • a capacitor C101 is provided between the node N1 and the node N2.
  • Node N2 is connected to output terminal OUT.
  • FIG. 47 is a timing chart showing waveforms of various signals in the semiconductor device 100.
  • the transistor T101 When the input signal IN becomes high level, the transistor T101 is turned on, and the potential of the node N1 becomes VDD ⁇ Vth when the threshold voltage of the transistor T101 is Vth (precharge operation). When the potential of the node N1 rises, the transistor T102 is turned on. When the clock signal ⁇ is at a low level, a low-level signal is output from the output terminal OUT. The potential of the node N1 is held (floating state) once the charge is precharged until the STOP signal becomes active (high level). When the clock signal ⁇ becomes high level in this floating state, the potential of the node N1 is increased by the ⁇ potential by the capacitor C101 and becomes VDD ⁇ Vth + ⁇ (bootstrap operation). While this potential exceeds VDD + Vth, a signal having a potential level of VDD is output from the output terminal OUT.
  • the node N1 is discharged to VSS by the transistor T103, and the transistor T102 is turned off.
  • a signal having a potential level of VSS is output from the output terminal OUT when the transistor T104 is turned on.
  • the output signal is affected by off-leakage (a minute current that flows when the transistor is off), and the potential of the semiconductor device gradually decreases. is there. Further, since the output signal becomes high impedance when the potential is lowered and is easily affected by noise, there is a problem that malfunction occurs in a subsequent circuit that receives the output signal. Specifically, for example, when the semiconductor device is used as a scanning signal line selection circuit of a shift register in a liquid crystal display device, if the output signal of the semiconductor device becomes weak against noise, the scanning signal lines are sequentially arranged. There is a possibility that a malfunction occurs such that the selection operation is not accurately performed.
  • the precharged node N1 is discharged, and the potential of the node N1 gradually decreases (dotted line of the node N1 in FIG. 47).
  • the transistor T102 is turned off when the clock signal ⁇ is at a high level (VDD).
  • the output signal of the transistor T102 has a high impedance, and the output signal OUT is easily affected by noise.
  • the transistor T102 when the potential of the node N1 is further decreased to be lower than VDD, the transistor T102 is turned off. For example, due to off-leakage of the transistor T104, the output signal OUT itself is indicated by a dotted line in FIG. The potential level also decreases. This may cause a malfunction in the subsequent circuit.
  • the potential of the node N1 decreases due to the influence of off-leakage or the like. For example, when the frequency of the clock signal ⁇ is low or the time for holding the charge of the node N1 is long, the potential of the node N1 The potential drop is further increased. Therefore, the output signal has a high impedance and is easily affected by noise.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device that includes transistors of the same conductivity type and can output a stable signal while preventing a decrease in potential level. It is providing the display apparatus provided with.
  • a semiconductor device is a semiconductor device including a plurality of transistors having the same conductivity type, and an on voltage is applied to a first terminal and an input signal is applied to a control terminal. A second voltage is applied to the input first transistor and the first terminal, the second terminal is connected to the output terminal, and the control terminal is connected to the second terminal of the first transistor. And a capacitor provided between a connection point between the first transistor and the second transistor and a clock terminal for inputting a clock signal, and the frequency of the clock signal is from the output terminal. It is characterized by being higher than the frequency of the output signal to be output.
  • the transistor includes a first terminal, a second terminal, and a control terminal.
  • the transistor conducts the first terminal and the second terminal by a control signal input to the control terminal, and outputs a signal having a desired potential level.
  • the control signal here has a voltage (signal level: VDD) that turns the transistor on when supplied to the control terminal, and a voltage (signal level) that turns the transistor off when supplied to the control terminal. : VSS).
  • the potential of the node connected to the control terminal of the transistor that outputs a signal having a desired potential level gradually decreases due to the influence of off-leakage or the like.
  • a node connected to a control terminal of a transistor that outputs a signal having a desired potential level, that is, a connection point (node) between the first transistor and the second transistor via a capacitor, A clock signal having a frequency higher than that of the output signal is input.
  • the potential of the node is first increased by ⁇ potential by the clock signal and the capacitance, and then decreased by, for example, ⁇ potential by off-leakage or the like, and VDD ⁇ Vth + ⁇ .
  • the clock signal becomes low level (VSS)
  • the node potential becomes VDD ⁇ Vth ⁇ .
  • the input signal is high level (VDD)
  • the node potential becomes VDD ⁇ Vth. It is charged until.
  • the clock signal becomes high level again, the potential of the node is pushed up to VDD ⁇ Vth + ⁇ again.
  • the push-up operation is performed according to the cycle of the clock signal having a frequency higher than that of the output signal. Therefore, even when the potential of the node decreases due to off-leakage or the like, the potential can be recovered immediately by the pushing-up operation. As a result, the potential of the node can be increased in a cycle shorter than that of the conventional configuration, so that the potential level of the output signal can be stabilized and the operation of the subsequent circuit that receives the output signal can be stabilized.
  • the output signal can be maintained at VDD.
  • the output signal can maintain a low impedance and is resistant to noise.
  • the semiconductor device includes a third transistor in which the first terminal is connected to the connection point, the off voltage is input to the second terminal, and the control signal is input to the control terminal. It is desirable to have more.
  • the potential of the node can be reliably lowered to VSS.
  • the first terminal is connected to the output terminal, the off voltage is applied to the second terminal, and the control signal is input to the control terminal. It is desirable to further include.
  • the potential of the node can be reliably lowered to VSS and the potential level of the output signal is set to the low level (off voltage). : VSS).
  • the fifth transistor has an on-voltage input to the first terminal, a second terminal connected to the connection point, and a control terminal connected to the output terminal. It is desirable to further include.
  • the output signal is input to the control terminal of the fifth transistor, the input signal becomes low level while the output signal is outputting high level (ON voltage: VDD).
  • the fifth transistor is again charged to VDD-Vth even if the potential of the node is decreased due to off-leakage or the like.
  • the semiconductor device further includes a sixth transistor that outputs the input signal in the semiconductor device, and the sixth transistor has a first terminal connected to the input terminal and a second terminal connected to the input terminal.
  • the first transistor is connected to the control terminal and the output terminal, and an enable signal is input to the control terminal.
  • the control signal of the first transistor is always high level. A signal can be input. Thereby, the active state of the semiconductor device can be stably maintained.
  • the first terminal is connected to the connection point, the off voltage is input to the second terminal, and the initial state of the semiconductor device is stabilized at the control terminal. It is desirable to further include a seventh transistor to which the initialization signal is input.
  • the potential of the node can be fixed to VSS by inputting a high-level initialization signal to the seventh transistor in the initial state, so that the initial state can be stabilized.
  • the first terminal is connected to the clock terminal
  • the second terminal is connected to one end of the capacitor
  • the input signal is input to the control terminal. It is desirable to further include the transistor.
  • the clock terminal and the capacitor connected to the node can be separated by controlling on / off of the eighth transistor.
  • the load of the clock terminal can be limited to the parasitic capacitance of the eighth transistor. Therefore, it is possible to reduce power consumption by reducing the driving capability of the circuit that drives the clock terminal and the effect of reducing the capacity.
  • a semiconductor device is a semiconductor device including a plurality of transistors having the same conductivity type, and an on voltage is applied to a first terminal and an input signal is applied to a control terminal. A second voltage is applied to the input first transistor and the first terminal, the second terminal is connected to the output terminal, and the control terminal is connected to the second terminal of the first transistor. And a capacitor provided between a connection point between the first transistor and the second transistor and a clock terminal for inputting a clock signal, and a first terminal connected to the connection point for control.
  • a tenth transistor having an on-voltage input to the terminal, a first terminal connected to the second terminal of the tenth transistor, an off-voltage input to the second terminal, and a control signal to the control terminal
  • the frequency of the clock signal input is characterized in that it is set higher than the frequency of the output signal output from the output terminal.
  • the semiconductor device includes a tenth transistor between the node and the third transistor. Accordingly, although details will be described later, for example, the potential applied to the third transistor can be lowered, so that a highly reliable circuit can be configured.
  • the clock signal has a waveform that periodically repeats a high level and a low level, and the clock signal is from a high level during one low period. It is desirable to set the period until the potential at the connection point is saturated after changing to the low level.
  • a display device includes any one of the above semiconductor devices.
  • the display device according to the present invention is preferably a liquid crystal display device.
  • FIG. 1 is a circuit diagram illustrating a configuration of a circuit according to a first embodiment.
  • 2 is a timing chart showing waveforms of various signals in the circuit shown in FIG. 2 is a timing chart showing waveforms of various signals when affected by off-leakage or the like in the circuit shown in FIG. It is a timing chart which shows the waveform of various signals at the time of being influenced by off-leak etc. in the conventional circuit.
  • 2 is a timing chart showing waveforms of various signals when a clock signal ⁇ is input to the drain terminal of a transistor T2 in the circuit shown in FIG.
  • FIG. 6 is a circuit diagram illustrating a configuration of a circuit according to a second embodiment. 7 is a timing chart showing waveforms of various signals in the circuit shown in FIG. FIG.
  • FIG. 6 is a circuit diagram illustrating a configuration of a circuit according to a third embodiment.
  • FIG. 6 is a circuit diagram showing a configuration of a circuit according to a fourth embodiment.
  • 10 is a timing chart showing waveforms of various signals in the circuit shown in FIG.
  • FIG. 10 is a circuit diagram showing another configuration of the transistor T6 in the circuit shown in FIG.
  • FIG. 10 is a circuit diagram showing another configuration of the transistor T6 in the circuit shown in FIG.
  • FIG. 10 is a circuit diagram showing a configuration of a circuit according to a fifth embodiment.
  • FIG. 10 is a circuit diagram showing a configuration of a circuit according to a sixth embodiment.
  • FIG. 15 is a circuit diagram showing another configuration of the circuit shown in FIG. 14.
  • FIG. 10 is a circuit diagram showing a configuration of a circuit according to a seventh embodiment.
  • FIG. 20 is a circuit diagram showing another configuration of the circuit according to the seventh embodiment.
  • FIG. 2 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG.
  • FIG. 7 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG.
  • FIG. 9 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG.
  • FIG. 10 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG. FIG.
  • FIG. 14 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG.
  • FIG. 15 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG.
  • FIG. 17 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG.
  • FIG. 19 is a timing chart showing waveforms of various signals in the circuit shown in FIG. 18. It is a figure which shows the waveform of the clock signal CK in each embodiment of this invention. It is a block diagram which shows the whole structure of the liquid crystal display device which concerns on this Embodiment.
  • FIG. 15 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG.
  • FIG. 17 is a circuit diagram showing a configuration when a transistor T1 is diode-connected in the circuit shown in FIG.
  • FIG. 19 is a timing chart showing waveforms of various signals
  • FIG. 3 is a block diagram illustrating a configuration of a memory circuit provided in the CS driver according to the first embodiment.
  • FIG. 29 is a circuit diagram showing a configuration of a memory circuit shown in FIG. 28.
  • FIG. 29 is a timing chart showing waveforms of various signals in the memory circuit shown in FIG. 28.
  • FIG. FIG. 29 is a circuit diagram showing a configuration of an inverter circuit that generates an inverted signal INB from an input signal IN in the memory circuit shown in FIG. 28.
  • FIG. 29 is a circuit diagram showing another configuration of an inverter circuit that generates an inverted signal INB from an input signal IN in the memory circuit shown in FIG. 28.
  • FIG. 6 is a block diagram illustrating a configuration of a buffer circuit according to a second embodiment.
  • FIG. 34 is a circuit diagram showing a configuration of a buffer circuit shown in FIG. 33.
  • FIG. 34 is a block diagram showing a case where the inverter is configured by a bootstrap circuit in the buffer circuit shown in FIG. 33.
  • FIG. 36 is a circuit diagram showing a configuration of a buffer circuit shown in FIG. 35.
  • FIG. 10 is a block diagram illustrating a configuration of a buffer circuit according to a third embodiment.
  • FIG. 38 is a circuit diagram showing a case where the inverter is configured by a bootstrap circuit in the buffer circuit shown in FIG. 37.
  • FIG. 10 is a block diagram illustrating a configuration of a buffer circuit according to a fourth embodiment.
  • FIG. 40 is a circuit diagram showing a configuration of a buffer circuit shown in FIG. 39.
  • FIG. 40 is a circuit diagram showing a configuration of a buffer circuit shown in FIG. 39.
  • FIG. 10 is a block diagram illustrating a configuration of a unit circuit constituting a shift register according to a fourth embodiment.
  • FIG. 42 is a block diagram showing another configuration of the unit circuit configuring the shift register shown in FIG. 41.
  • FIG. 42 is a block diagram showing another configuration of the unit circuit configuring the shift register shown in FIG. 41.
  • FIG. 2 is a circuit diagram in the case where the circuit configuration illustrated in FIG. 1 is configured by a p-channel transistor.
  • 44 is a timing chart showing waveforms of various signals in the circuit shown in FIG. 44, where (a) in the figure shows a waveform when VSS is input to the source terminal of the transistor T2 ′, and (b) in the figure shows the transistor. The waveform is shown when the clock signal ⁇ is input to the source terminal of T2 ′.
  • It is a circuit diagram which shows the structure of the conventional semiconductor device.
  • 47 is a timing chart showing waveforms of various signals in the semiconductor device shown in FIG. 46.
  • Embodiments of the present invention will be described with reference to FIGS. 1 to 45 as follows.
  • An Active signal holding circuit (hereinafter simply referred to as “circuit”) corresponding to the semiconductor device of the present invention is configured using transistors of the same conductivity type, that is, a unipolar channel (n-channel type or p-channel type). Yes.
  • a unipolar channel n-channel type or p-channel type.
  • the configuration of an n-channel transistor is described as an example, and the configuration of a p-channel transistor is only illustrated at the end of this column, and detailed description is omitted.
  • this transistor for example, a TFT and a field effect transistor formed on a silicon substrate can be used.
  • FIG. 1 is a circuit diagram showing the configuration of the circuit 10
  • FIG. 2 is a timing chart showing waveforms of various signals in the circuit 10.
  • the circuit 10 includes a transistor T1 (first transistor), a transistor T2 (second transistor), a transistor T3 (third transistor), and a capacitor C1, and the output signal OUT of the circuit 10 is connected to one end of the capacitor C1.
  • a clock signal CK having a higher frequency is input.
  • the voltage (signal level) that turns the transistor on when applied to the gate terminal (control terminal) is referred to as on-voltage (on level), and the voltage that turns the transistor off when applied to the gate terminal (signal level).
  • Signal level is called off voltage (off level).
  • a high voltage is an on voltage (high level is an on level)
  • a low voltage is an off voltage (low level is an off level)
  • vice versa for a p-channel transistor In an n-channel transistor, a high voltage is an on voltage (high level is an on level), a low voltage is an off voltage (low level is an off level), and vice versa for a p-channel transistor.
  • the transistor T1 has a drain terminal (first terminal) connected to the power supply VDD and a gate terminal (control terminal) connected to the input terminal IN.
  • the transistor T2 has a drain terminal (first terminal) connected to the power supply VDD, a gate terminal (control terminal) connected to the source terminal of the transistor T1, and a source terminal (second terminal) connected to the output terminal OUT.
  • the transistor T3 has a drain terminal (first terminal) connected to the source terminal of the transistor T1 and the gate terminal of the transistor T2, and is connected to the clock terminal CK via the capacitor C1.
  • a connection point between the transistors T1, T2, T3, and the capacitor C1 is a node n1.
  • the circuit 10 of the present embodiment receives a clock signal CK having a higher frequency than the output signal OUT at one end of the capacitor C1.
  • the other end of C1 is connected to a node n1 that holds a high level signal in a floating state.
  • the transistor T1 When the input signal IN becomes high level (VDD), the transistor T1 is turned on, and the potential of the node n1 becomes VDD ⁇ Vth when the threshold voltage of the transistor T1 is Vth (precharge operation). When the potential of the node n1 rises, the transistor T2 is turned on.
  • the input signal IN changes from a high level to a low level (VSS)
  • the node n1 When the clock signal CK becomes high level, the potential of the node n1 is increased by the ⁇ potential by the clock signal CK and becomes VDD ⁇ Vth + ⁇ .
  • this potential exceeds VDD + Vth the transistor T2 outputs VDD to the output terminal OUT.
  • the transistor T3 is turned on, the charge of the node n1 is discharged, and the transistor T2 is turned off. As a result, the output terminal OUT enters a floating state (shaded area in FIG. 2).
  • the potential decreases due to the influence of off-leakage or the like of the transistor T3 and the like until the potential of the node n1 pushed up by the clock signal CK becomes lower than VDD + Vth.
  • the VDD is normally output from the output terminal OUT.
  • FIG. 3 is a timing chart showing waveforms of various signals when the circuit 10 is affected by off-leakage or the like.
  • FIG. 4 is a timing chart showing waveforms of various signals when the conventional circuit shown in FIG. 46 is affected by off-leakage or the like.
  • VDD ⁇ Vth + ⁇ when the potential of the node n1 is pushed up by the clock signal CK and then drops by ⁇ potential due to leakage, VDD ⁇ Vth + ⁇ is obtained. After that, when the clock signal CK becomes low level, the potential of the node n1 becomes VDD ⁇ Vth ⁇ . However, if the input signal IN is high level here, the potential of the node n1 reaches VDD ⁇ Vth. Charged. Therefore, when the clock signal CK becomes high level again, the potential of the node n1 is pushed up to VDD ⁇ Vth + ⁇ (portion surrounded by a dotted line in FIG. 3).
  • the output signal OUT can maintain a low impedance and is resistant to noise.
  • the potential of the node n1 can be charged again to VDD ⁇ Vth. Since the frequency of the clock signal CK is set higher than the frequency of the output signal, the potential of the node n1 is again increased to VDD + Vth or more by the push-up operation by the clock signal CK until the STOP signal becomes high level. Can be pushed up. Accordingly, it is possible to ensure a period during which VDD can be output and a period during which the impedance is low as compared with the conventional case.
  • the amplitude of the clock signal CK and the capacitance C1 are set such that the potential (VDD ⁇ Vth + ⁇ ) of the pushed-up node n1 is equal to or higher than VDD + Vth.
  • FIG. 5 is a timing chart showing waveforms of various signals in the configuration of the circuit 10 when the clock signal ⁇ is input to the drain terminal of the transistor T2.
  • the potential level of the signal input to the transistor T2 can be output, the potential of the clock signal ⁇ is turned on when the transistor T2 is turned on. The level is output.
  • FIG. 6 is a circuit diagram showing the configuration of the circuit 20
  • FIG. 7 is a timing chart showing waveforms of various signals in the circuit 20.
  • members having the same functions as those shown in the first embodiment are given the same reference numerals, and explanation thereof is omitted.
  • the terms defined in Embodiment 1 are used in accordance with the definitions in this embodiment unless otherwise specified.
  • the output terminal OUT is in a floating state (hatched line in FIG. 2) at the timing when the STOP signal becomes high level and the node n1 becomes low level potential. Therefore, it is easily affected by noise and the like.
  • the circuit 20 of this embodiment further includes a transistor T4 (fourth transistor) in the circuit 10.
  • the transistor T4 has a drain terminal (first terminal) connected to the source terminal and the output terminal OUT of the transistor T2, a source terminal (second terminal) connected to the power supply VSS, and a gate terminal. (Control terminal) is connected to the gate terminal of the transistor T3.
  • the gate terminals of the transistors T3 and T4 are connected to the input terminal IN2, and an input signal IN2 for controlling on / off of the transistors T3 and T4 is input.
  • a connection point between the transistors T2 and T4 and the output terminal OUT is a node n2.
  • the transistors T3 and T4 are turned on by inputting the high-level input signal IN2 at the timing when the node n1 becomes the low-level potential.
  • the electric charge of n1 can be surely discharged and the potential level of the output signal OUT can be fixed to the low level (VSS).
  • the signal input to the gate terminal of the transistor T4 is not particularly limited as long as the potential level of the output signal OUT can be fixed to a low level (VSS), and another control signal may be input.
  • VSS low level
  • FIG. 8 is a circuit diagram showing a configuration of the circuit 30.
  • members having the same functions as those shown in the first and second embodiments are given the same reference numerals, and explanation thereof is omitted.
  • the terms defined in Embodiments 1 and 2 are used in accordance with the definitions in this embodiment unless otherwise specified.
  • the circuit 30 of the present embodiment further includes a transistor T5 (fifth transistor) that plays a role of a refresh function in the circuit 20 shown in FIG.
  • the transistor T5 has a drain terminal (first terminal) connected to the power supply VDD, a source terminal (second terminal) connected to the node n1, and a gate terminal (control terminal) connected to the node n2. Connected to.
  • the output signal OUT is input to the gate terminal of the transistor T5, the input signal IN1 is at a low level and the transistor T1 is off while the output signal OUT is at a high level.
  • the transistor T5 is charged again to VDD-Vth (refresh operation).
  • the potential of the node n1 can be pushed up to VDD ⁇ Vth + ⁇ during the period when the clock signal CK outputs a high level. Therefore, the output signal OUT can stably output VDD, and can operate normally without malfunction during low frequency operation.
  • FIG. 9 is a circuit diagram showing the configuration of the circuit 40
  • FIG. 10 is a timing chart showing waveforms of various signals in the circuit 40.
  • members having the same functions as those shown in the first to third embodiments are given the same reference numerals, and explanation thereof is omitted.
  • the terms defined in Embodiments 1 to 3 are used in accordance with the definitions in this embodiment unless otherwise specified.
  • a transistor T6 (sixth transistor) is further provided between the input terminal IN1 and the transistor T1.
  • the transistor T6 has a drain terminal (first terminal) connected to the input terminal IN1, a source terminal (second terminal) connected to the gate terminal of the transistor T1, and a gate terminal (control terminal). ) Is input with an enable signal EN.
  • the source terminal of the transistor T6 is also connected to a connection point (node n2) between the transistors T2 and T4.
  • the circuit 40 can be kept in the active state.
  • the transistor T1 since the output terminal OUT and the gate terminal of the transistor T1 are connected to each other, the transistor T1 is turned on when the potential of the node n1 is equal to or lower than VDD ⁇ Vth while the output signal OUT is at a high level. become. Note that when the potential of the node n1 is equal to or higher than VDD ⁇ Vth, the transistor T1 is turned off and the node n1 is in a floating state.
  • the potential of the node n1 is charged again to VDD-Vth by the transistor T1 (refresh operation) even if it drops due to off-leakage or the like.
  • the potential of the node n1 can be pushed up to VDD ⁇ Vth + ⁇ , so that the output signal OUT can stably output VDD, It can operate normally without malfunction during low frequency operation.
  • the transistor T6 is not limited to the configuration of FIG. 9 described above, and other configurations include, for example, a configuration in which the source terminal floats when the input signal IN1 becomes a low level potential. Includes the configuration shown in FIG. 11 and the configuration shown in FIG. 12.
  • the power supply VDD is connected to the drain terminal of the transistor T6, and the input signal IN1 is input to the gate terminal.
  • the input signal IN1 is input to the drain terminal and the gate terminal of the transistor T6.
  • the active state is maintained even if the input signal IN1 subsequently becomes low level. Suitable for configuration.
  • FIG. 13 is a circuit diagram showing a configuration of the circuit 50.
  • members having the same functions as those shown in Embodiments 1 to 4 are given the same reference numerals, and explanation thereof is omitted. Further, the terms defined in Embodiments 1 to 4 are used in accordance with the definitions in this embodiment unless otherwise specified.
  • the circuit 50 of the present embodiment further includes a transistor T7 (seventh transistor) in each of the circuits shown in the first to fourth embodiments.
  • the circuit 50 shown in FIG. 13 has a configuration in which the transistor T7 is provided to the circuit 10 shown in FIG. 1, and the transistor T7 receives the initialization signal INI at the gate terminal (control terminal) and the source terminal (first terminal). 2 terminal) is connected to the power supply VSS, and the drain terminal (first terminal) is connected to the node n1.
  • the potential of the node n1 can be fixed to VSS, so that the initial state can be stabilized.
  • the initial state can be stabilized for each circuit of the second to fourth embodiments by providing the transistor T7 as described above.
  • FIG. 14 is a circuit diagram showing the configuration of the circuit 60.
  • members having the same functions as those shown in the first to fifth embodiments are given the same reference numerals, and the explanation thereof is omitted. Is omitted. Further, the terms defined in Embodiments 1 to 5 are used in accordance with the definitions in this embodiment unless otherwise specified.
  • the circuit configurations shown in the first to fifth embodiments have a problem that the capacity of the clock terminal CK increases.
  • a specific example of the clock load will be described using the circuit 10 of FIG. 1 as an example.
  • the capacity of the clock terminal CK increases during the period when the node n1 is not in the floating state.
  • the capacity becomes very large.
  • the circuit 60 of this embodiment further includes a transistor T8 (eighth transistor) in each of the circuits shown in the first to fifth embodiments.
  • a circuit 60 shown in FIG. 14 has a configuration in which a transistor T8 is provided to the circuit 10 shown in FIG. 1, and the transistor T8 has a gate terminal (control terminal) connected to the input terminal IN and a drain terminal (first terminal). Terminal) is connected to the clock terminal CK, and the source terminal (second terminal) is connected to the node n1 through the capacitor C1.
  • the node T1 is not in a floating state by the transistor T8, and the clock terminal CK and the capacitor C1 can be disconnected during a period when the load on the clock terminal CK becomes very large.
  • the node n1 when the potential of the node n1 is fixed to VSS, the node n1 does not need to be pushed up from the clock signal CK. Therefore, the period between the clock terminal CK and the capacitor C1 is electrically connected by the transistor T8. As a result, the load on the clock terminal CK becomes only the parasitic capacitance of the transistor T8 and thus becomes very small.
  • an inverter 6 including a resistor R1 and a transistor T11 may be provided.
  • the transistor T9 has a drain terminal connected to the node n3, a source terminal connected to the power supply VSS, and a gate terminal connected to the input terminal IN to the inverter 6.
  • a signal input to the gate terminal is not particularly limited, and is one period during which the potential of the node n1 is fixed at VSS.
  • Other control signals that turn off the transistor T8 may be input during the period or period.
  • the inverted signal of the input terminal IN is generated by the inverter 6 and output to the input terminal INB.
  • the inverted signal of the signal input to the input terminal IN exists as another control signal.
  • the signal may be input to the input terminal INB.
  • the power consumption consumed by the capacitor is reduced.
  • the clock signal CK is present during a period in which the potential of the node n1 in the circuit 10 is fixed to VSS by an external clock operation, for example.
  • a configuration may be adopted in which the frequency is fixed to a DC level or the frequency of the clock signal CK is reduced in order to reduce power consumption.
  • FIG. 16 is a circuit diagram showing a configuration of the circuit 70.
  • members having the same functions as those shown in the first to sixth embodiments are given the same reference numerals and explanations thereof are omitted. Is omitted. Further, the terms defined in Embodiments 1 to 6 are used in accordance with the definitions in this embodiment unless otherwise specified.
  • the transistor connected to the node n1 is connected between the gate and the source.
  • a high voltage is applied between the gate and the drain and between the source and the drain. In some cases, the transistor exceeds its own withstand voltage, and there is a risk of being destroyed.
  • a high voltage is applied particularly between the gate and drain and between the source and drain of the transistor T3.
  • VDD ⁇ Vth + ⁇ the voltage between the gate and the drain and between the source and the drain of the transistor T3 is VDD ⁇ Vth + ⁇ VSS.
  • VDD 10V
  • VSS ⁇ 10V
  • ⁇ 15V
  • VDD-Vth + ⁇ -VSS 35V-Vth It becomes.
  • a potential difference of 20 V between VDD and VSS is applied to other nodes.
  • a high voltage is applied to the transistor connected to the node n1.
  • the circuit 70 of this embodiment further includes a transistor T10 (tenth transistor) in each of the circuits shown in the first to sixth embodiments.
  • a circuit 70 illustrated in FIG. 16 includes a transistor T10 with respect to the circuit 10 illustrated in FIG. 1.
  • the transistor T10 includes a gate terminal (control terminal) connected to the power supply VDD and a drain terminal (first terminal). Terminal) is connected to the node n1, and the source terminal (second terminal) is connected to the drain terminal of the transistor T3.
  • a connection point between the transistors T3 and T10 is a node n4.
  • FIG. 17 is an example thereof, and shows a configuration when applied to the circuit shown in FIG. 15 of the sixth embodiment.
  • the drain terminal of the transistor T1 is connected to the power supply VDD.
  • the configuration of the circuit of the present invention is not limited to this, and may be a so-called diode-connected configuration in which the drain terminal and the gate terminal of the transistor T1 are connected to each other.
  • 18 to 24 show the circuits 11, 21, 31, 41, 51, 61, and 71 when the transistor T1 is diode-connected in the circuits 10, 20, 30, 40, 50, 60, and 70, respectively. It is a circuit diagram which shows a structure.
  • the transistor T1 is configured as in the circuit 10
  • the transistor T3 when the transistor T3 is in an on state and a low level is input to the input terminal IN and the noise is generated in the input signal, the transistor T1 is instantaneously
  • a through current flows from the power supply VDD to the power supply VSS via the transistors T1 and T3, resulting in an increase in current consumption or a malfunction.
  • the gate terminal and the drain terminal of the transistor T1 are connected, even if noise occurs in the input terminal IN and the transistor T1 is turned on, the source ⁇
  • the potential difference between the drains is only the potential of noise, and the through current is reduced because the potential difference is small compared to the case where the power supply VDD is connected to the drain terminal.
  • the transistor T3 since the transistor T3 is in the on state, even if the transistor T1 is turned on due to noise, the potential changed by the noise of the input terminal IN is pulled to the power supply VSS via the transistor T3. The action of turning off works. Therefore, malfunction of the transistor T1 due to the influence of noise can be prevented.
  • FIG. 25 is a timing chart showing waveforms of various signals in the circuit 11 shown in FIG. 18 among the circuits when the transistor T1 is diode-connected. As shown in FIG. 25, since the potential level of the signal input to the drain terminal of the transistor T2 can be output as in the configuration of the circuit 10 shown in FIG. Is output.
  • the configuration in which the clock signal ⁇ is input to the drain terminal of the transistor T2 has been described. However, this configuration can also be applied to the circuit described in each embodiment. When turned on, the potential level of the clock signal ⁇ is output.
  • the clock signal CK input to the Active signal holding circuit of the present invention has a waveform in which a high level and a low level are periodically repeated.
  • the output signal OUT of the Active signal holding circuit has a particularly low impedance when the clock signal CK is at a high level (period T). Therefore, as shown in FIG. 26, when the duty ratio of the clock signal CK is 50%, for example, the output signal OUT has a low impedance during this 50% period. That is, the low impedance period of the output signal OUT can be adjusted by adjusting the duty ratio of the clock signal CK.
  • a preferable value for the duty ratio of the clock signal CK is examined with reference to the configuration of FIG.
  • the clock signal CK becomes low level
  • the potential of the node n1 decreases due to off-leakage or the like, and becomes VDD ⁇ Vth ⁇ .
  • the high period: low period T1 ⁇ t ⁇ : t ⁇ is an ideal duty ratio.
  • the period during which the clock signal CK shifts from the high level to the low level is determined by the time constant of the load (capacitance and resistance) of the clock CK terminal.
  • the duty ratio of the clock signal is such that the low level period of one cycle of the clock signal CK is the period until the potential of the node n1 is saturated after the clock signal CK changes from the high level to the low level. It is preferable to set so as to be.
  • the duty ratio is preferably set so that the low impedance period of the transistor T2 is longer.
  • the transition time in the clock signal CK exceeds 50%, the transition to the next high level is ensured without being at the low level after the transition. Therefore, in order to obtain the push-up voltage ⁇ , the capacitance C1 is further increased. It is necessary to correct (correct). As a result, the circuit scale becomes large, or the capacity load increases, so that the transition time is further increased. In order to avoid this, the transition time is generally within 50% by slowing the frequency of the clock signal or by designing the load to be driven by the clock signal CK to be small.
  • the duty ratio is preferably 50% or more so that the period of low impedance is as long as possible.
  • the clock signal CK_H in FIG. 26 is an example of a waveform when the high-level period T is lengthened (duty ratio is increased). This makes it possible to lengthen the low impedance period of the output signal OUT of the Active signal holding circuit. And since the period of low impedance can be lengthened, it becomes more resistant to noise and the load can be driven quickly. Thus, it is preferable that the clock signal CK has a higher frequency than the output signal OUT and has a high level (active side potential) period.
  • FIG. 27 is a block diagram showing the overall configuration of the liquid crystal display device.
  • the liquid crystal display device 151 includes a pixel region 153, a source driver 154, a gate / CS driver 155, a BUFF / level shifter circuit 156, a power supply circuit 157, and a terminal 158 on the panel 152.
  • the source driver 154 includes an output circuit 154 a and outputs a data signal to each source bus line in the pixel region 153.
  • the gate / CS driver 155 includes an output circuit 155a, outputs a selection signal to the gate bus line in order to write a data signal from the source driver 154 to each pixel in the pixel region 153, and each pixel in the pixel region 153 A CS signal is output to the CS bus line in order to increase the write potential.
  • the output circuits 154a and 155a are composed of a buffer which is an amplifier circuit with a low output impedance that generates a data signal of the same magnification from the input signal.
  • the BUFF / level shifter circuit includes buffers that are low output impedance amplifier circuits such as an equal-amplifier circuit that corrects signal attenuation such as an inverter and a level shifter circuit that converts a power supply voltage level of the signal.
  • the signal passed through is supplied to the source driver 154 and the gate driver 155.
  • the power supply circuit 157 generates a logic circuit power supply, a reference voltage of the data signal, a counter voltage, an auxiliary capacitance voltage, and the like.
  • Terminals 158... Are terminals for inputting signals and power to the above-described circuits on the panel 152.
  • the liquid crystal display device may be configured by a demultiplexer instead of the source driver.
  • Each circuit shown in the first to seventh embodiments can be applied to each part in the liquid crystal display device 151.
  • a memory circuit provided in a CS driver Example 1
  • an example applied to a buffer circuit and a level shifter circuit Examples 2 to 4
  • an example applied to a shift register Example 1 Example 5
  • FIG. 28 is a block diagram showing a configuration of the memory circuit 1 provided in the CS driver in the present embodiment
  • FIG. 29 is a circuit diagram of the memory circuit 1.
  • FIG. 30 is a timing chart showing waveforms of various signals in the memory circuit 1.
  • the memory circuit 1 includes the two circuits (Active signal holding circuits) described in the above embodiments. Specifically, in the memory circuit 1, for example, the STOP terminal of one circuit 10 (denoted as the circuit 10b) shown in FIG. 1 and the output terminal OUT of the other circuit 10 (denoted as the circuit 10a) are connected. It is constituted by.
  • the memory circuit only needs to have at least the configuration of the circuit 10 shown in FIG. 1.
  • the transistor T4 in addition to the configuration of the circuit 10, the transistor T4 (transistors Ta4 and Tb4 in FIG. 28). And includes the configuration of the circuit 20 shown in FIG.
  • the circuit 10a to which a high-level signal is input is in an active state, and the node na1 holds charges while the clock signal is input. Therefore, the output signal OUT of VDD is output from the circuit 10a as described in the above embodiments. The output signal OUT is input to the STOP terminal (FIG. 29) of the other circuit 10b.
  • the circuit 10b in which the VDD signal is input to the STOP terminal becomes inactive, and VSS is output from the transistor Tb4. Since IN and INB have opposite polarities, when one outputs VDD, the other outputs VSS. Thus, while the clock signal CK is being input, the potentials of the circuits 10a and 10b are held until the next enable signal EN becomes high level.
  • the inverted signal INB of the input signal IN is input from the outside.
  • the configuration is not limited to this, and other configurations are shown in FIGS. 31 and 32, for example.
  • the inverter circuit may be configured in the memory circuit 1 to generate the inverted signal INB from the input signal IN.
  • FIG. 31 shows an inverter constituted by a resistor R1 and a transistor T11
  • FIG. 32 shows an inverter constituted by a bootstrap circuit. According to these configurations, when the input signal IN is at a high level (VDD), a low level (VSS) signal is output as the inverted signal INB, and when the input signal IN is at a low level (VSS), the high level is output.
  • the signal (VDD) is output as the inverted signal INB.
  • the transistor T7 shown in the fifth embodiment may be provided in each of the circuits 10a and 10b in order to stabilize the initial state.
  • the initialization signal INI is input to the gate terminal
  • the respective drain terminals are connected to the node na1 and the node nb1
  • the respective source terminals are the power supply VSS and the power supply Connected to each of VDD.
  • the memory circuit 1 since the memory circuit 1 has the refresh function described in the above embodiment, it is possible to normally hold a value even at low frequency driving.
  • the memory circuit 1 configured by the circuit 20 of the second embodiment has been described.
  • the memory circuit 1 according to another embodiment for example, the circuit 30, 40, or 50
  • the same effect can be obtained.
  • FIG. 33 is a block diagram showing a configuration of the buffer circuit 2 in the present embodiment
  • FIG. 34 is a circuit diagram of the buffer circuit 2.
  • the buffer circuit 2 includes the circuit (Active signal holding circuit) shown in each of the above embodiments. Specifically, the buffer circuit 2 only needs to have at least the configuration of the circuit 10 shown in FIG. 1.
  • a transistor T4 is provided in addition to the configuration of the circuit 10, and FIG. 6 includes the configuration of the circuit 20 shown in FIG.
  • the inverter that generates the signal INB input to the circuit 10 is composed of a resistor R1 and a transistor T11. Therefore, when the input signal IN of the inverter is at a high level, a steady current (through current) flows from the power supply VDD to the power supply VSS, and power consumption increases. Therefore, in order to reduce power consumption, it is conceivable to configure the resistor R to have a high resistance. However, in this case, there arises a problem that the drive capability is lowered and a new problem that the resistance becomes weak against noise. .
  • the buffer circuit 2 of the present embodiment since the output terminal INB of the inverter is connected only to the gate terminal of the transistor T1 of the circuit 10, the load becomes very small. Therefore, even if the drive capability of the inverter is reduced (even if the resistor R1 is set to a high resistance), the load at the gate terminal of the transistor T1 can be driven quickly, so that high-speed operation is possible and operation of the circuit 10 As a result, the driving capability of the buffer circuit 2 itself can be increased. Therefore, according to the above configuration, a buffer circuit with low power consumption and high driving capability can be configured.
  • buffer circuit 2 comprised by the circuit 20 of the said Embodiment 2 was demonstrated in the present Example, you may comprise by the circuit (for example, circuit 30, 40 or 50) in other embodiment. In these configurations, the same effect can be obtained.
  • the level shifter Functions as a circuit.
  • the inverter may be configured by a bootstrap circuit. Also in this configuration, when the input signal IN is at a high level, a steady current (through current) flows from the power supply VDD to the power supply VSS through the transistors T12 and T13, and power consumption increases. Therefore, in order to reduce power consumption, it is conceivable to reduce the size of the transistors T12 and T13. In this case, however, the problem is that the driving capability is reduced, as in the case of an inverter using resistors, and noise. A new problem of weakening.
  • FIG. 37 is a circuit diagram showing a configuration of the buffer circuit 3 in the present embodiment.
  • the buffer circuit 3 includes an inverter shown in FIG. 31 and a configuration obtained by modifying the circuit 20 shown in FIG. Specifically, in the circuit 20 shown in FIG. 6, the transistor T3 is omitted, and the transistor T1 has a gate terminal connected to the power supply VDD and a drain terminal connected to the output terminal INB of the inverter. The gate terminal of the transistor T3 is connected to the input terminal IN of the inverter.
  • the inverted signal INB becomes VDD.
  • the inverted signal INB of VDD is input to the transistor T1
  • the potential of the node n1 is charged to VDD ⁇ Vth
  • the potential of the node n1 rises to VDD ⁇ Vth + ⁇ by the push-up operation by the clock signal CK. Since the node n1 is connected to the gate terminal of the transistor T2, the potential of the output signal OUTB is VDD with no threshold drop.
  • the inverted signal INB becomes VSS, and the potential of the node n1 is discharged to VSS.
  • the transistor T3 is turned on, and the potential of the output signal OUTB becomes VSS.
  • the transistor T2 when the potential of the node n1 is high due to the push-up operation of the clock signal CK, the transistor T2 has low impedance, so that it is resistant to noise and can drive the load quickly.
  • the transistor T3 for discharging the node n1 is not necessary, so that the circuit scale can be reduced.
  • the buffer circuit 3 of the present embodiment when the voltage of the input signal IN is input with a voltage other than VDD / VSS (for example, when the High voltage is lower than VDD and the Low voltage is VSS), Functions as a level shifter circuit.
  • the inverter may be constituted by a bootstrap circuit as in the second embodiment.
  • FIG. 38 is a circuit diagram showing a configuration of a buffer circuit including an inverter configured by a bootstrap circuit.
  • the buffer circuit 2 of the second embodiment can operate normally even when the input signal IN becomes a DC signal.
  • the buffer 3 of the third embodiment when the input signal IN becomes a DC signal, the voltage at the gate terminal of the transistor T12 becomes VDD ⁇ Vth due to off-leakage. Therefore, since the voltage at the output terminal of the inverter is VDD-2 ⁇ Vth, the node n1 is VDD-2 ⁇ Vth. Although the potential of the node n1 becomes VDD ⁇ 2 ⁇ Vth + ⁇ due to the rising of the clock signal CK, if the capacitor C1 is set so that it becomes larger than VDD + Vth, it operates normally even if the input signal IN becomes a DC signal. Is possible.
  • FIG. 39 is a block diagram showing the configuration of the buffer circuit 4 in the present embodiment
  • FIG. 40 is a circuit diagram of the buffer circuit 4.
  • the buffer circuit 4 includes the inverter shown in FIG. 31 and the circuit 10 shown in FIG. Specifically, as shown in FIG. 40, the output terminal INB of the inverter is connected to the gate terminal of the transistor T1 and the output terminal OUTB of the buffer circuit 4, and the gate terminal of the transistor T3 is connected to the input terminal IN of the inverter. Connected.
  • the buffer circuit 4 of the present embodiment when the input signal IN of the inverter is at a low level, the inverted signal INB is output from the high resistance R1, and thus becomes the high impedance VDD, but the output signal of the circuit 10 (transistor The output signal OUTB can obtain a low impedance VDD.
  • the buffer circuit 4 since the output terminals INB and OUTB are connected to each other, even when the clock signal CK is stopped, it is possible to output a signal having a potential of VDD that does not drop the threshold value.
  • the buffer circuit 4 of this embodiment when the voltage of the input signal IN is input with a voltage other than VDD / VSS (for example, when the High voltage is lower than VDD and the Low voltage is VSS), Functions as a level shifter circuit.
  • the buffer circuit 4 of this embodiment can operate normally even when the input signal IN becomes a DC signal, like the buffer circuits 2 and 3 of the second and third embodiments.
  • the input signal IN and the inverted signal INB may be interchanged.
  • FIG. 41 is a block diagram showing the configuration of the unit circuit 5 constituting the shift register in this embodiment.
  • the shift register is configured by cascade-connecting unit circuits 5 shown in FIG. 41.
  • the unit circuit 5 is configured to include the circuit (Active signal holding circuit) 10 shown in the first embodiment.
  • a conventional configuration can be applied to the configuration excluding the circuit 10.
  • the output signal of the circuit 10 is fed back to the input side of the circuit 10. Accordingly, since the node n5 can be held at a high level that is not in a floating state, the disabled state of the shift register can be held. Therefore, the problem with respect to leakage and noise can be solved.
  • the clock signal CK1 is input to the clock terminal CK of the even-numbered unit circuit 5 among the clock signals CK1 and CK2 that do not become high level at the same time.
  • the clock signal CK2 is input to the clock terminal CK of the unit circuit 5 in the stage, the input signal On-1 is an output signal from the unit circuit 5 in the previous stage, and the input signal On + 1 is an output signal from the unit circuit 5 in the subsequent stage.
  • the transistor T1 is turned on, and electric charge is stored in the capacitor C1. Thereafter, every time the clock signal CK is input, the potential of the output signal OUT is raised to VDD through the transistor T2, so that the potential of the node n5 does not decrease due to off-leakage or the like. Then, since the output signal OUT of VDD is fed back to the input terminal IN, the potential of the node n5 is held at VDD until the input signal On-1 next becomes the high level.
  • the circuit (Active signal holding circuit) in the present embodiment to the conventional shift register, the potential of the node n5 that has been lowered due to a drop in threshold value, leakage, or the like can be reliably ensured. It can be held at VDD.
  • the shift register configured by the circuit 10 of the first embodiment has been described.
  • the shift register may be configured by a circuit in another embodiment. In these configurations, the same effect can be obtained.
  • the configuration of the shift register to which the circuit in this embodiment can be applied is not particularly limited.
  • the unit circuit of each stage in the shift register does not use the output signal of the subsequent unit circuit, that is, the A configuration in which a reset signal is generated in a unit circuit of a stage can be given.
  • the disabled state can be maintained.
  • the clock signals CK1 and CK2 that do not simultaneously become high in any unit circuit, the clock signal CK1 is input to the clock terminal CK of the even-numbered unit circuit, and the clock signal CK2 is input to the clock terminal CKB.
  • the clock signal CK2 is input to the clock terminal CK of the odd-numbered unit circuit 5, the clock signal CK1 is input to the clock terminal CKB, and the input signal On-1 is the output signal of the unit circuit 5 of the previous stage. It is.
  • the circuit 10 holds the potential of the node n5 at VDD until the next time the input signal On-1 becomes high level.
  • FIG. 44 is a circuit diagram of a circuit 10 ′ when the configuration of the circuit 10 is configured by p-channel transistors.
  • FIG. 45 is a timing chart showing waveforms of various signals in the circuit 10 ′.
  • FIG. 45A shows a waveform when VSS is input to the drain terminal of the transistor T2 ′, and FIG. ) Shows a waveform when the clock signal ⁇ is input to the drain terminal of the transistor T2 ′.
  • the output signal can be stabilized as in the case of the circuit configured by the n-channel transistor described above.
  • the semiconductor device includes a capacitor provided between a connection point between the first transistor and the second transistor and a clock terminal that inputs a clock signal, and the clock signal This frequency is higher than the frequency of the output signal output from the output terminal.
  • the display device according to the present invention includes the semiconductor device.
  • a semiconductor device that includes transistors of the same conductivity type, can output a stable signal while preventing a decrease in potential level, and a display device including the semiconductor device.
  • the present invention is a circuit that can stably output without lowering the potential level of an input signal, it can be suitably applied particularly to a display device.

Abstract

　ｎチャネル型の複数のトランジスタにより構成される回路（１０）は、ドレイン端子にＶＤＤが与えられ、ゲート端子に入力信号（ＩＮ）が入力されるトランジスタ（Ｔ１）と、ドレイン端子にＶＤＤが与えられ、ソース端子が出力端子（ＯＵＴ）に接続され、ゲート端子がトランジスタ（Ｔ１）のソース端子に接続されるトランジスタ（Ｔ２）と、ノード（ｎ１）とクロック信号を入力するクロック端子（ＣＫ）との間に設けられる容量（Ｃ１）とを備えている。クロック端子（ＣＫ）に入力されるクロック信号の周波数は、出力端子（ＯＵＴ）から出力される出力信号の周波数よりも高い構成である。これにより、同一導電型のトランジスタからなり、電位レベルの低下を防いで安定した信号を出力することができる半導体装置、及びそれを備えた表示装置を提供する。

Description

半導体装置及び表示装置
　本発明は、同一導電型のトランジスタで構成される半導体装置に関するものである。
　液晶表示装置では、例えば、アレイ状に配列された画素を順次駆動するための信号を生成するシフトレジスタが、走査信号線駆動回路及びデータ信号線駆動回路に用いられている。また、液晶表示装置には、電源電圧レベルを変換するレベルシフタ、及び入力信号に対して等倍の出力を得る増幅回路のように低出力インピーダンスで広義の増幅信号を出力するいわゆるバッファが用いられている。これらシフトレジスタ及びバッファ等の半導体装置をＣＭＯＳトランジスタで構成するとｐチャネル及びｎチャネルのそれぞれを形成するプロセスが必要になるため、製造工程が複雑化する。そこで、製造工程の簡略化を図って、同一導電型、例えばｐチャネルのみなど単極性のチャネルのトランジスタで構成することが好ましい。このような単極性のトランジスタで構成された半導体装置が、例えば特許文献１に開示されている。
　図４６は、特許文献１の半導体装置の構成を示す回路図である。この半導体装置は、ｎ型ＭＯＳトランジスタで構成されている。
　具体的には、上記半導体装置１００は、４個のｎ型ＭＯＳトランジスタＴ１０１～Ｔ１０４と、容量Ｃ１０１とを備えている。トランジスタＴ１０１は、ドレイン端子が電源ＶＤＤに接続され、ゲート端子が入力端子ＩＮに接続される。トランジスタＴ１０３は、ソース端子が電源ＶＳＳに接続され、ゲート端子にはＳＴＯＰ信号（制御信号）が入力される。トランジスタＴ１０２は、ドレイン端子がクロック端子φに接続され、ゲート端子がトランジスタのＴ１０１のソース端子及びトランジスタＴ１０３のドレイン端子に接続される。トランジスタＴ１０４は、ドレイン端子がトランジスタＴ１０２のソース端子に接続され、ソース端子が電源ＶＳＳに接続され、ゲート端子がトランジスタＴ１０３のゲート端子に接続される。トランジスタＴ１０１とＴ１０２とＴ１０３との接続点をノードＮ１とし、トランジスタＴ１０２とＴ１０４との接続点をノードＮ２とする。ノードＮ１とノードＮ２との間には、容量Ｃ１０１が設けられる。ノードＮ２は、出力端子ＯＵＴに接続される。
　次に、半導体装置１００の動作について説明する。図４７は、半導体装置１００における各種信号の波形を示すタイミングチャートである。
　入力信号ＩＮがハイレベルになると、トランジスタＴ１０１がオン状態になり、ノードＮ１の電位は、トランジスタＴ１０１の閾値電圧をＶｔｈとすると、ＶＤＤ－Ｖｔｈになる（プリチャージ動作）。ノードＮ１の電位が上昇すると、トランジスタＴ１０２はオン状態になり、クロック信号φがローレベルのときはローレベルの信号が出力端子ＯＵＴから出力される。ノードＮ１の電位は、電荷が一旦プリチャージされると、ＳＴＯＰ信号がアクティブ（ハイレベル）になるまで保持される（フローティング状態）。このフローティング状態でクロック信号φがハイレベルになると、容量Ｃ１０１により、ノードＮ１の電位は、α電位分突き上げられ、ＶＤＤ－Ｖｔｈ＋αになる（ブートストラップ動作）。そして、この電位がＶＤＤ＋Ｖｔｈを超えている間は、出力端子ＯＵＴからはＶＤＤの電位レベルの信号が出力される。
　その後、ＳＴＯＰ信号がハイレベルになると、ノードＮ１はトランジスタＴ１０３によりＶＳＳまでディスチャージされ、トランジスタＴ１０２はオフ状態になる。出力端子ＯＵＴからは、トランジスタＴ１０４がオン状態になることにより、ＶＳＳの電位レベルの信号が出力される。
　このように、従来の半導体装置の構成によれば、ブートストラップ動作を利用することにより、簡易な構成で、高電位の信号を出力することができる。そのため、このような半導体装置を液晶表示装置内の各部において好適に利用することが可能となる。
特許第３０９２５０６号公報（２０００年７月２８日登録）
　ところが、上記のような従来の同一導電型のトランジスタからなる半導体装置では、出力信号がオフリーク（トランジスタがオフ時に流す微小な電流）などの影響を受けて、その電位が次第に低下するという問題点がある。また、出力信号は、電位が低下すると高インピーダンスになり、ノイズの影響を受け易くなるため、この出力信号を受け取った後段の回路において、誤動作を引き起こすという問題点もある。具体的には、例えば、上記半導体装置を、液晶表示装置内のシフトレジスタの走査信号線選択回路として用いた場合に、この半導体装置の出力信号がノイズに対して弱くなると、走査信号線の順次選択動作が正確に行われなくなるといった誤動作が生じる可能性がある。
　ここで、従来の半導体装置において、出力信号が低下して、ノイズの影響を受け易くなる原理について説明する。図４７には、オフリーク等の影響を受けた場合の信号の波形を点線で示している。
　上記半導体装置１００において、例えば、トランジスタＴ１０３のオフリークなどの影響を受けると、プリチャージしたノードＮ１の電荷が放出していき、ノードＮ１の電位は次第に低下する（図４７のノードＮ１の点線）。そして、ノードＮ１の電位がＶＤＤ＋Ｖｔｈまで低下すると、クロック信号φがハイレベル（ＶＤＤ）の場合には、トランジスタＴ１０２がオフ状態になる。これにより、トランジスタＴ１０２の出力信号は、高インピーダンスになり、出力信号ＯＵＴがノイズの影響を受け易くなる。
　また、ノードＮ１の電位がさらに低下して、ＶＤＤよりも低下すると、トランジスタＴ１０２がオフ状態になっているため、例えばトランジスタＴ１０４のオフリークなどによって、図４７の点線で示すように、出力信号ＯＵＴ自体の電位レベルも低下する。これにより、後段の回路において誤動作を引き起こすおそれが生じる。
　このようにノードＮ１の電位は、オフリーク等の影響を受けて低下するため、例えばクロック信号φの周波数が低い場合や、ノードＮ１の電荷を保持しておく時間が長い場合には、ノードＮ１の電位の低下がさらに大きくなる。そのため、出力信号は、高インピーダンスになりノイズの影響を受け易くなる。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、同一導電型のトランジスタからなり、電位レベルの低下を防いで安定した信号を出力することができる半導体装置、及びそれを備えた表示装置を提供することにある。
　本発明に係る半導体装置は、上記課題を解決するために、同一導電型の複数のトランジスタにより構成される半導体装置であって、第１の端子にオン電圧が与えられ、制御端子に入力信号が入力される第１のトランジスタと、第１の端子にオン電圧が与えられ、第２の端子が出力端子に接続され、制御端子が前記第１のトランジスタの第２の端子に接続される第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタ同士の接続点と、クロック信号を入力するクロック端子との間に設けられる容量とを備え、前記クロック信号の周波数は、前記出力端子から出力される出力信号の周波数よりも高いことを特徴としている。
　トランジスタは、第１の端子、第２の端子及び制御端子で構成され、制御端子に入力される制御信号により第１の端子及び第２の端子を導通し、所望の電位レベルの信号を出力する回路である。ここでの制御信号は、制御端子に与えたときにトランジスタをオン状態にする電圧（信号のレベル：ＶＤＤ）を有し、制御端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル：ＶＳＳ）を有する。
　ここで、従来の半導体装置では、通常、上述したとおり、所望の電位レベルの信号を出力するトランジスタの制御端子に接続されるノードの電位は、オフリークなどの影響により次第に低下する。
　そこで、上記半導体装置では、所望の電位レベルの信号を出力するトランジスタの制御端子に接続されるノード、すなわち第１のトランジスタ及び第２のトランジスタ同士の接続点（ノード）に、容量を介して、出力信号よりも高周波数のクロック信号が入力される構成としている。
　この構成によれば、第１のトランジスタの閾値電圧をＶｔｈとすると、上記ノードの電位は、まずクロック信号及び容量によってα電位分突き上げられた後、オフリークなどにより例えばβ電位分下げられ、ＶＤＤ－Ｖｔｈ＋α－βになる。その後、クロック信号がローレベル（ＶＳＳ）になると、ノードの電位は、ＶＤＤ－Ｖｔｈ－βになるが、ここで入力信号がハイレベル（ＶＤＤ）の場合には、ノードの電位は、ＶＤＤ－Ｖｔｈまで充電される。そして、クロック信号が再びハイレベルになると、ノードの電位は、再びＶＤＤ－Ｖｔｈ＋αまで突き上げられる。
　このように、上記半導体装置の構成によれば、出力信号よりも周波数の高いクロック信号の周期に応じて突き上げ動作が行われる。そのため、オフリークなどによりノードの電位が低下しても、突き上げ動作により、すぐに電位を回復させることができる。これにより、ノードの電位を、従来の構成よりも短い周期で高めることができるため、出力信号の電位レベルを安定させることができ、出力信号を受け取る後段の回路の動作を安定させることができる。
　また、上記突き上げられたノードの電位（ＶＤＤ－Ｖｔｈ＋α）が、ＶＤＤ＋Ｖｔｈ（Ｖｔｈは第２のトランジスタの閾値電圧とする）以上になるように、クロック信号の振幅及び容量を設定することにより、出力信号の電位レベルをＶＤＤに保つことができる。
　また、第２のトランジスタの制御端子に高電位の信号が入力されるため、出力信号は、低インピーダンスを保つことができ、ノイズに対しても強くなる。
　本発明に係る半導体装置は、上記半導体装置において、第１の端子が前記接続点に接続され、第２の端子にオフ電圧が入力され、制御端子に制御信号が入力される第３のトランジスタをさらに備えていることが望ましい。
　上記の構成によれば、制御信号により、第３のトランジスタがオン状態になると、上記ノードの電位を確実にＶＳＳに下げることができる。
　本発明に係る半導体装置は、上記半導体装置において、第１の端子が前記出力端子に接続され、第２の端子にオフ電圧が与えられ、制御端子に前記制御信号が入力される第４のトランジスタをさらに備えていることが望ましい。
　上記の構成によれば、制御信号により、第３及び第４のトランジスタがオン状態になると、上記ノードの電位を確実にＶＳＳに下げることができるとともに、出力信号の電位レベルをローレベル（オフ電圧：ＶＳＳ）に固定することができる。
　本発明に係る半導体装置は、上記半導体装置において、第１の端子にオン電圧が入力され、第２の端子が前記接続点に接続され、制御端子が前記出力端子に接続される第５のトランジスタをさらに備えていることが望ましい。
　上記の構成によれば、出力信号が第５のトランジスタの制御端子に入力されるため、出力信号がハイレベル（オン電圧：ＶＤＤ）を出力している間は、入力信号がローレベルになり第１のトランジスタがオフ状態である場合に、上記ノードの電位が、オフリーク等により低下したとしても、第５のトランジスタにより再びＶＤＤ－Ｖｔｈまでチャージされる。
　これにより、クロック信号がハイレベルを出力している期間中は、上記ノードの電位を、ＶＤＤ－Ｖｔｈ＋αまで突き上げることができる。そのため、出力信号の電位レベルをより安定させることができる。
　本発明に係る半導体装置は、上記半導体装置において、前記入力信号を出力する第６のトランジスタをさらに備え、前記第６のトランジスタは、第１の端子が入力端子に接続され、第２の端子が前記第１のトランジスタの制御端子と前記出力端子に接続され、制御端子にイネーブル信号が入力されることが望ましい。
　上記の構成によれば、イネーブル信号が一旦ハイレベルになると、その後、イネーブル信号がローレベルになっても、出力信号がハイレベルであれば、第１のトランジスタの制御端子に、常にハイレベルの信号を入力することができる。これにより、半導体装置のアクティブ状態を安定して維持することができる。
　本発明に係る半導体装置は、上記半導体装置において、第１の端子が前記接続点に接続され、第２の端子にオフ電圧が入力され、制御端子に、当該半導体装置の初期状態を安定させるための初期化信号が入力される第７のトランジスタをさらに備えていることが望ましい。
　上記の構成によれば、初期状態において、第７のトランジスタにハイレベルの初期化信号を入力することにより、上記ノードの電位をＶＳＳに固定することができるため、初期状態を安定させることができる。
　本発明に係る半導体装置は、上記半導体装置において、第１の端子が前記クロック端子に接続され、第２の端子が前記容量の一端に接続され、制御端子に前記入力信号が入力される第８のトランジスタをさらに備えていることが望ましい。
　上記の構成によれば、第８のトランジスタのオン／オフを制御することにより、クロック端子と、上記ノードにつながる容量とを切り離すことができる。これにより、クロック端子の負荷を、第８のトランジスタの寄生容量のみとすることができる。そのため、クロック端子を駆動する回路の駆動能力低減と容量の削減効果とにより、低消費電力化が可能となる。
　本発明に係る半導体装置は、上記課題を解決するために、同一導電型の複数のトランジスタにより構成される半導体装置であって、第１の端子にオン電圧が与えられ、制御端子に入力信号が入力される第１のトランジスタと、第１の端子にオン電圧が与えられ、第２の端子が出力端子に接続され、制御端子が前記第１のトランジスタの第２の端子に接続される第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタ同士の接続点と、クロック信号を入力するクロック端子との間に設けられる容量と、第１の端子が前記接続点に接続され、制御端子にオン電圧が入力される第１０のトランジスタと、第１の端子が前記第１０のトランジスタの第２の端子に接続され、第２の端子にオフ電圧が入力され、制御端子に制御信号が入力される第３のトランジスタとを備え、前記クロック信号の周波数は、前記出力端子から出力される出力信号の周波数よりも高く設定されていることを特徴としている。
　上記ノードの電位は、クロック信号により突き上げられるため、上記ノードに接続される各トランジスタには高電圧が印加される。そのため、トランジスタは、自身の耐圧を越えると破壊される危険性がある。
　そこで、上記半導体装置では、上記ノードと第３のトランジスタとの間に第１０のトランジスタを備えている。これにより、詳細は後述するが、例えば第３のトランジスタにかかる電位を低下させることができるため、信頼性の高い回路を構成することができる。
　本発明に係る半導体装置は、上記半導体装置において、前記クロック信号は、ハイレベルとローレベルとを周期的に繰り返す波形を示し、１周期のうちローレベルの期間が、該クロック信号がハイレベルからローレベルに変化した後に前記接続点の電位が飽和するまでの期間となるように設定されていることが望ましい。
　これにより、半導体装置のアクティブ状態を保持しながら、出力信号のインピーダンスを下げることができる。
　本発明に係る表示装置は、上記何れかの半導体装置を備えていることを特徴としている。
　これにより、電位レベルの低下を防いで安定した信号を出力することができる表示装置を提供することができる。
　なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。
実施の形態１に係る回路の構成を示す回路図である。 図１に示す回路における各種信号の波形を示すタイミングチャートである。 図１に示す回路において、オフリーク等の影響を受けた場合の各種信号の波形を示すタイミングチャートである。 従来の回路において、オフリーク等の影響を受けた場合の各種信号の波形を示すタイミングチャートである。 図１に示す回路において、トランジスタＴ２のドレイン端子にクロック信号φが入力される場合の各種信号の波形を示すタイミングチャートである。 実施の形態２に係る回路の構成を示す回路図である。 図６に示す回路における各種信号の波形を示すタイミングチャートである。 実施の形態３に係る回路の構成を示す回路図である。 実施の形態４に係る回路の構成を示す回路図である。 図９に示す回路における各種信号の波形を示すタイミングチャートである。 図９に示す回路におけるトランジスタＴ６の他の構成を示した回路図である。 図９に示す回路におけるトランジスタＴ６の他の構成を示した回路図である。 実施の形態５に係る回路の構成を示す回路図である。 実施の形態６に係る回路の構成を示す回路図である。 図１４に示す回路の他の構成を示す回路図である。 実施の形態７に係る回路の構成を示す回路図である。 実施の形態７に係る回路の他の構成を示す回路図である。 図１に示す回路において、トランジスタＴ１をダイオード接続した場合の構成を示す回路図である。 図６に示す回路において、トランジスタＴ１をダイオード接続した場合の構成を示す回路図である。 図８に示す回路において、トランジスタＴ１をダイオード接続した場合の構成を示す回路図である。 図９に示す回路において、トランジスタＴ１をダイオード接続した場合の構成を示す回路図である。 図１３に示す回路において、トランジスタＴ１をダイオード接続した場合の構成を示す回路図である。 図１４に示す回路において、トランジスタＴ１をダイオード接続した場合の構成を示す回路図である。 図１６に示す回路において、トランジスタＴ１をダイオード接続した場合の構成を示す回路図である。 図１８に示す回路における各種信号の波形を示すタイミングチャートである。 本発明の各実施の形態におけるクロック信号ＣＫの波形を示す図である。 本実施の形態に係る液晶表示装置の全体構成を示すブロック図である。 実施例１に係るＣＳドライバ内に設けられるメモリ回路の構成を示すブロック図である。 図２８に示すメモリ回路の構成を示す回路図である。 図２８に示すメモリ回路における各種信号の波形を示すタイミングチャートである。 図２８に示すメモリ回路において、入力信号ＩＮから反転信号ＩＮＢを生成するインバータ回路の構成を示す回路図である。 図２８に示すメモリ回路において、入力信号ＩＮから反転信号ＩＮＢを生成するインバータ回路の他の構成を示す回路図である。 実施例２に係るバッファ回路の構成を示すブロック図である。 図３３に示すバッファ回路の構成を示す回路図である。 図３３に示すバッファ回路において、インバータがブートストラップ回路により構成されている場合を示すブロック図である。 図３５に示すバッファ回路の構成を示す回路図である。 実施例３に係るバッファ回路の構成を示すブロック図である。 図３７に示すバッファ回路において、インバータがブートストラップ回路により構成されている場合を示す回路図である。 実施例４に係るバッファ回路の構成を示すブロック図である。 図３９に示すバッファ回路の構成を示す回路図である。 実施例４に係るシフトレジスタを構成する単位回路の構成を示すブロック図である。 図４１に示すシフトレジスタを構成する単位回路の他の構成を示すブロック図である。 図４１に示すシフトレジスタを構成する単位回路の他の構成を示すブロック図である。 図１に示す回路の構成をｐチャネル型のトランジスタで構成した場合の回路図である。 図４４に示す回路における各種信号の波形を示すタイミングチャートであり、図中の（ａ）はトランジスタＴ２′のソース端子にＶＳＳが入力される場合の波形を示し、図中の（ｂ）はトランジスタＴ２′のソース端子にクロック信号φが入力される場合の波形を示している。 従来の半導体装置の構成を示す回路図である。 図４６に示す半導体装置における各種信号の波形を示すタイミングチャートである。
符号の説明
１　　　メモリ回路
２，３，４　　　バッファ回路
５　　　（シフトレジスタの）単位回路
１０，２０，３０，４０，５０，６０，７０　回路（半導体装置）
１１，２１，３１，４１，５１，６１，７１　回路（半導体装置）
Ｔ１　　トランジスタ（第１のトランジスタ）
Ｔ２　　トランジスタ（第２のトランジスタ）
Ｔ３　　トランジスタ（第３のトランジスタ）
Ｔ４　　トランジスタ（第４のトランジスタ）
Ｔ５　　トランジスタ（第５のトランジスタ）
Ｔ６　　トランジスタ（第６のトランジスタ）
Ｔ７　　トランジスタ（第７のトランジスタ）
Ｔ８　　トランジスタ（第８のトランジスタ）
Ｔ９　　トランジスタ（第９のトランジスタ）
Ｔ１０　トランジスタ（第１０のトランジスタ）
１５１　液晶表示装置（表示装置）
ｎ１，ｎ２，ｎ３，ｎ４，ｎ５，ｎ６　　ノード
１００　半導体装置
　本発明の実施の形態について図１から図４５に基づいて説明すると以下の通りである。
　本発明の半導体装置に相当するActive信号保持回路（以下、単に「回路」と表す）は、同一導電型、すなわち単極性のチャネル（ｎチャネル型又はｐチャネル型）のトランジスタを用いて構成されている。以下に示す各実施の形態では、ｎチャネル型のトランジスタの構成を例に挙げて説明し、ｐチャネル型の構成については本欄の末尾に例示するにとどめ、詳細な説明は省略する。このトランジスタには、例えば、ＴＦＴ、及びシリコン基板状に形成した電界効果トランジスタを使用することが可能である。
　〔実施の形態１〕
　本実施の形態における回路１０の構成について、以下に説明する。図１は回路１０の構成を示す回路図であり、図２は回路１０における各種信号の波形を示すタイミングチャートである。
　回路１０は、トランジスタＴ１（第１のトランジスタ）、トランジスタＴ２（第２のトランジスタ）、トランジスタＴ３（第３のトランジスタ）、及び容量Ｃ１を備え、容量Ｃ１の一端には、回路１０の出力信号ＯＵＴよりも周波数の高いクロック信号ＣＫが入力される構成である。以下、ゲート端子（制御端子）に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、ｐチャネル型トランジスタではその逆になる。
　図１に示すように、トランジスタＴ１は、ドレイン端子（第１の端子）が電源ＶＤＤに接続され、ゲート端子（制御端子）が入力端子ＩＮに接続される。トランジスタＴ２は、ドレイン端子（第１の端子）が電源ＶＤＤに接続され、ゲート端子（制御端子）がトランジスタＴ１のソース端子に接続され、ソース端子（第２の端子）が出力端子ＯＵＴに接続される。トランジスタＴ３は、ドレイン端子（第１の端子）がトランジスタＴ１のソース端子及びトランジスタＴ２のゲート端子に接続されるとともに、容量Ｃ１を介してクロック端子ＣＫに接続される。トランジスタＴ１とＴ２とＴ３と容量Ｃ１との接続点をノードｎ１とする。
　すなわち、本実施の形態の回路１０は、図４６に示す従来の回路（半導体回路１００）とは異なり、容量Ｃ１の一端には、出力信号ＯＵＴによりも高周波数のクロック信号ＣＫが入力され、容量Ｃ１の他端が、ハイレベルの信号をフローティング状態で保持するノードｎ１に接続される構成である。この構成を有することにより、電位レベルを維持し、ノイズの影響を受け難い安定した信号を出力することが可能になる。以下、図２を用いて、回路１０の動作とともに具体的に説明する。なお、回路１０の内部の信号及び入出力信号の電位は、特に断わらない限り、ハイレベルのときはＶＤＤ、ローレベルのときはＶＳＳ（ゼロ）とする。
　入力信号ＩＮがハイレベル（ＶＤＤ）になると、トランジスタＴ１がオン状態になり、ノードｎ１の電位は、トランジスタＴ１の閾値電圧をＶｔｈとするとき、ＶＤＤ－Ｖｔｈになる（プリチャージ動作）。ノードｎ１の電位が上昇すると、トランジスタＴ２はオン状態になる。入力信号ＩＮが、ハイレベルからローレベル（ＶＳＳ）になると、ノードｎ１はハイレベルの電荷を保持したままフローティング状態になる。この状態で、クロック信号ＣＫがハイレベルになると、クロック信号ＣＫにより、ノードｎ１の電位は、α電位分突き上げられ、ＶＤＤ－Ｖｔｈ＋αになる。この電位がＶＤＤ＋Ｖｔｈを超える場合は、トランジスタＴ２は、出力端子ＯＵＴにＶＤＤを出力する。
　このように、ノードｎ１の電位がクロック信号ＣＫによって突き上げられているときは、トランジスタＴ２のゲート端子には高電位の信号が入力されるため、トランジスタＴ２から出力端子ＯＵＴにＶＤＤの電位レベルの信号が出力されるとともに、出力インピーダンスが低くなる（図２のｔ期間）。
　その後、ＳＴＯＰ信号がハイレベルになると、トランジスタＴ３がオン状態になり、ノードｎ１の電荷がディスチャージされ、トランジスタＴ２はオフ状態になる。これにより、出力端子ＯＵＴはフローティング状態になる（図２の斜線部分）。
　このように、ＳＴＯＰ信号がハイレベルになるまでの期間において、トランジスタＴ３などのオフリークなどの影響により電位が低下し、クロック信号ＣＫにより突き上げられたノードｎ１の電位がＶＤＤ＋Ｖｔｈより低くなるまでの間は、出力端子ＯＵＴからは、正常にＶＤＤが出力される。
　また、図２に示すように、ハイレベルの入力信号ＩＮが入力され、ノードｎ１がプリチャージされるときに、クロック信号ＣＫによる突き上げによりノードｎ１の電位が上がるため、出力信号ＯＵＴの立ち上がりが速くなり（点線で囲った部分）、駆動速度を向上させることができる。
　ここで、回路１０がオフリーク等の影響を受けた場合の動作について、従来の構成と比較して説明する。図３は、回路１０において、オフリーク等の影響を受けた場合の各種信号の波形を示すタイミングチャートである。図４は、図４６に示す従来の回路において、オフリーク等の影響を受けた場合の各種信号の波形を示すタイミングチャートである。
　図４６に示す従来の回路において、ノードＮ１にリーク経路がある場合、クロック信号φがハイレベルを継続している間、ノードＮ１の電位が次第に低下する。このとき、再び入力信号ＩＮがハイレベルになったとしても、ノードＮ１の電位がＶＤＤ－Ｖｔｈ以下にまでリークした場合には、ＶＤＤ－Ｖｔｈまでしか充電されない（図４の点線で囲った部分）。そのため、出力信号ＯＵＴは高インピーダンスの状態になり、ノイズに弱くなる。さらに、出力信号ＯＵＴにリークがある場合には、ノードＮ２の電位は、再充電されても、ＶＤＤ－２×Ｖｔｈまでしか上昇しないため、出力端子ＯＵＴに接続される後段の回路の動作マージンが低下する。
　これに対して、本実施の形態の回路１０では、ノードｎ１の電位がクロック信号ＣＫによって突き上げられた後、リークによってβ電位分下がると、ＶＤＤ－Ｖｔｈ＋α－βになる。その後、クロック信号ＣＫがローレベルになると、ノードｎ１の電位は、ＶＤＤ－Ｖｔｈ－βになるが、ここで入力信号ＩＮがハイレベルになっていれば、ノードｎ１の電位は、ＶＤＤ－Ｖｔｈまで充電される。そのため、再びクロック信号ＣＫがハイレベルになると、ノードｎ１の電位は、ＶＤＤ－Ｖｔｈ＋αまで突き上げられる（図３の点線で囲った部分）。これにより、出力信号ＯＵＴにリーク等があっても、安定してＶＤＤの電位を保持することができる。よって、出力信号ＯＵＴに接続される後段の回路は安定した動作を得ることができる。また、トランジスタＴ２のゲート端子に高電位の信号が入力されるため、出力信号ＯＵＴは、低インピーダンスを保つことができ、ノイズに対しても強くなる。
　このように、本実施の形態の回路１０の構成によれば、出力信号ＯＵＴにリーク等が生じたとしても、ノードｎ１の電位を再びＶＤＤ－Ｖｔｈまで充電することができる。そして、クロック信号ＣＫの周波数が出力信号の周波数よりも高く設定されているため、ＳＴＯＰ信号がハイレベルになるまでの間に、ノードｎ１の電位を、再びクロック信号ＣＫによる突き上げ動作によりＶＤＤ＋Ｖｔｈ以上に突き上げることができる。これにより、ＶＤＤを出力できる期間、及び低インピーダンスの期間を従来よりも長く確保することができる。
　ここで、クロック信号ＣＫの振幅、及び容量Ｃ１は、突き上げられたノードｎ１の電位（ＶＤＤ－Ｖｔｈ＋α）が、ＶＤＤ＋Ｖｔｈ以上になるように設定される。
　なお、図１に示す回路１０の構成では、トランジスタＴ２のドレイン端子が電源ＶＤＤに接続されているが、これに限定されるものではなく、例えば、ドレイン端子にクロック信号φが入力される構成であってもよい。図５は、トランジスタＴ２のドレイン端子にクロック信号φが入力される場合の回路１０の構成における各種信号の波形を示すタイミングチャートである。この構成においても、図１に示す回路１０の構成と同様、トランジスタＴ２に入力される信号の電位レベルを保持したまま出力することができるため、トランジスタＴ２がオン状態になると、クロック信号φの電位レベルが出力される。
　〔実施の形態２〕
　本実施の形態における回路２０の構成について、以下に説明する。図６は回路２０の構成を示す回路図であり、図７は回路２０における各種信号の波形を示すタイミングチャートである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
　ここで、実施の形態１に示す回路１０の構成（図１）では、ＳＴＯＰ信号がハイレベルになり、ノードｎ１がローレベルの電位になるタイミングで、出力端子ＯＵＴはフローティング状態（図２の斜線部分）になるため、ノイズ等の影響を受け易くなる。
　そこで、このフローティング状態を解消すべく、本実施の形態の回路２０では、回路１０において、さらにトランジスタＴ４（第４のトランジスタ）を備えている。図６に示すように、トランジスタＴ４は、ドレイン端子（第１の端子）がトランジスタＴ２のソース端子及び出力端子ＯＵＴに接続され、ソース端子（第２の端子）が電源ＶＳＳに接続され、ゲート端子（制御端子）がトランジスタＴ３のゲート端子に接続される。トランジスタＴ３，Ｔ４のそれぞれのゲート端子は、入力端子ＩＮ２に接続され、トランジスタＴ３及びＴ４のオン／オフを制御する入力信号ＩＮ２が入力される。トランジスタＴ２とＴ４と出力端子ＯＵＴとの接続点をノードｎ２とする。
　上記の構成によれば、図７に示すように、ノードｎ１がローレベルの電位になるタイミングで、ハイレベルの入力信号ＩＮ２を入力することにより、トランジスタＴ３及びＴ４がオン状態になるため、ノードｎ１の電荷が確実にディスチャージされるとともに、出力信号ＯＵＴの電位レベルをローレベル（ＶＳＳ）に固定することができる。
　なお、トランジスタＴ４のゲート端子に入力する信号は、特に限定されるものではなく、出力信号ＯＵＴの電位レベルをローレベル（ＶＳＳ）に固定できればよく、他の制御信号を入力してもよい。
　〔実施の形態３〕
　本実施の形態における回路３０の構成について、以下に説明する。図８は回路３０の構成を示す回路図である。なお、説明の便宜上、上記実施の形態１及び２において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１及び２において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
　本実施の形態の回路３０では、図６に示す回路２０において、さらに、リフレッシュ機能の役割を担うトランジスタＴ５（第５のトランジスタ）を備えている。図８に示すように、トランジスタＴ５は、ドレイン端子（第１の端子）が電源ＶＤＤに接続され、ソース端子（第２の端子）がノードｎ１に接続され、ゲート端子（制御端子）がノードｎ２に接続される。
　上記の構成によれば、出力信号ＯＵＴがトランジスタＴ５のゲート端子に入力されるため、出力信号ＯＵＴがハイレベルを出力している間は、入力信号ＩＮ１がローレベルになりトランジスタＴ１がオフ状態である場合に、ノードｎ１の電位が、オフリーク等により低下したとしても、トランジスタＴ５により再びＶＤＤ－Ｖｔｈまでチャージされる（リフレッシュ動作）。これにより、クロック信号ＣＫがハイレベルを出力している期間中は、ノードｎ１の電位を、ＶＤＤ－Ｖｔｈ＋αまで突き上げることができる。そのため、出力信号ＯＵＴは、安定してＶＤＤを出力することができ、低周波動作時に誤動作することなく、正常に動作することができる。
　〔実施の形態４〕
　本実施の形態における回路４０の構成について、以下に説明する。図９は回路４０の構成を示す回路図であり、図１０は回路４０における各種信号の波形を示すタイミングチャートである。なお、説明の便宜上、上記実施の形態１～３において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１～３において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
　本実施の形態の回路４０では、図６に示す回路２０において、さらに、入力端子ＩＮ１とトランジスタＴ１との間にトランジスタＴ６（第６のトランジスタ）を備えている。図９に示すように、トランジスタＴ６は、ドレイン端子（第１の端子）が入力端子ＩＮ１に接続され、ソース端子（第２の端子）がトランジスタＴ１のゲート端子に接続され、ゲート端子（制御端子）にイネーブル信号ＥＮが入力される構成である。また、トランジスタＴ６のソース端子は、トランジスタＴ２とＴ４との接続点（ノードｎ２）にも接続される。
　上記の構成によれば、イネーブル信号ＥＮが一旦ハイレベルになると、その後、イネーブル信号ＥＮがローレベルになっても、出力信号ＯＵＴがハイレベルであれば、トランジスタＴ１のゲート端子に、常にハイレベルの信号を入力することができる。これにより、回路４０をアクティブ状態で保持し続けることができる。
　また、出力端子ＯＵＴ及びトランジスタＴ１のゲート端子が互いに接続されているので、出力信号ＯＵＴがハイレベルを出力している間は、ノードｎ１の電位がＶＤＤ－Ｖｔｈ以下になると、トランジスタＴ１はオン状態になる。なお、ノードｎ１の電位がＶＤＤ－Ｖｔｈ以上の電位のときには、トランジスタＴ１はオフ状態になり、ノードｎ１はフローティング状態になる。
　これにより、出力信号ＯＵＴがハイレベルを出力している間は、ノードｎ１の電位は、オフリーク等により低下したとしても、トランジスタＴ１により再びＶＤＤ－Ｖｔｈまでチャージされる（リフレッシュ動作）。これにより、クロック信号ＣＫがハイレベルを出力している期間中は、ノードｎ１の電位を、ＶＤＤ－Ｖｔｈ＋αまで突き上げることができるため、出力信号ＯＵＴは、安定してＶＤＤを出力することができ、低周波動作時に誤動作することなく、正常に動作することができる。
　ここで、トランジスタＴ６は、上述した図９の構成に限定されるものではなく、他の構成としては、例えば、入力信号ＩＮ１がローレベルの電位になるとソース端子がフローティングになる構成、具体的には、図１１に示す構成及び図１２に示す構成が挙げられる。図１１に示す構成では、トランジスタＴ６のドレイン端子に電源ＶＤＤが接続され、ゲート端子に入力信号ＩＮ１が入力される。また、図１２に示す構成では、トランジスタＴ６のドレイン端子及びゲート端子に入力信号ＩＮ１が入力される。これらの構成は、他の信号(例えばイネーブル信号ＥＮ)によらず、一旦、入力信号ＩＮ１がアクティブ（ハイレベル）になると、その後入力信号ＩＮ１がローレベルになっても、アクティブ状態を保持し続ける構成に好適である。
　〔実施の形態５〕
　本実施の形態における回路５０の構成について、以下に説明する。図１３は回路５０の構成を示す回路図である。なお、説明の便宜上、上記実施の形態１～４において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１～４において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
　ここで、実施の形態１～４に示す回路の構成では、初期状態で入力信号ＩＮがローレベルの場合に、容量Ｃ１に蓄積されている電荷量が分からず、ノードｎ１の電位が不定状態になっている。そのため、初期状態が不安定になるという問題がある。
　そこで、初期状態を安定させるべく、本実施の形態の回路５０では、実施の形態１～４に示す各回路において、さらにトランジスタＴ７（第７のトランジスタ）を備えている。図１３に示す回路５０は、図１に示した回路１０に対してトランジスタＴ７を備えた構成であり、トランジスタＴ７は、ゲート端子（制御端子）に初期化信号ＩＮＩが入力され、ソース端子（第２の端子）が電源ＶＳＳに接続され、ドレイン端子（第１の端子）がノードｎ１に接続される。
　上記の構成によれば、初期状態において、ハイレベルの初期化信号ＩＮＩを入力することにより、ノードｎ１の電位をＶＳＳに固定することができるため、初期状態を安定させることができる。
　なお、実施の形態２～４の各回路に対しても、上記と同様に、トランジスタＴ７を備えることにより、初期状態を安定させることができる。
　〔実施の形態６〕
　本実施の形態における回路６０の構成について、以下に説明する。図１４は回路６０の構成を示す回路図であり、なお、説明の便宜上、上記実施の形態１～５において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１～５において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
　ここで、実施の形態１～５に示す回路の構成では、クロック端子ＣＫの容量が大きくなるという問題がある。ここで、クロック負荷の具体例について、図１の回路１０を例に挙げて説明する。
　ノードｎ１の電位がハイレベル（ＶＤＤ－Ｖｔｈ以上）の場合、つまり、ノードｎ１がフローティング状態になっている期間について考えると、クロック端子ＣＫの容量は、トランジスタＴ１，Ｔ２及びＴ３の寄生容量の合計を、Ｃｔｒとすると、
１／クロック端子ＣＫの容量＝１／Ｃ１＋１／Ｃｔｒ・・・（１）
となる。なお、説明の便宜上、配線負荷等は省略している。
　ここで、ノードｎ１の電位を大きく突き上げようとすると、Ｃ１＞Ｃｔｒとなる。仮に、クロック信号ＣＫの振幅Ｖｐに対して、ノードｎ１の電圧を、２×Ｖｐ／３分突き上げようとすると、Ｃ１：Ｃｔｒ＝２：１となる。これを式（１）に代入すると、
クロック端子ＣＫの容量＝１／３×Ｃ１
となる。
　次に、ノードｎ１の電位がローレベル（ＶＳＳ）の場合、つまり、ノードｎ１がフローティング状態でない期間について考えると、クロック端子ＣＫの容量は、
クロック端子ＣＫの容量＝Ｃ１
となる。
　このように、ノードｎ１がフローティング状態でない期間に関しては、クロック端子ＣＫの容量が大きくなることが分かる。特に、回路１０を複数段使用し、クロック端子ＣＫに同じクロック信号ＣＫを入力する場合には、非常に大きな容量となる。
　そこで、このクロック負荷を低減すべく、本実施の形態の回路６０では、実施の形態１～５に示す各回路において、さらにトランジスタＴ８（第８のトランジスタ）を備えている。図１４に示す回路６０は、図１に示した回路１０に対してトランジスタＴ８を備えた構成であり、トランジスタＴ８は、ゲート端子（制御端子）が入力端子ＩＮに接続され、ドレイン端子（第１の端子）がクロック端子ＣＫに接続され、ソース端子（第２の端子）が容量Ｃ１を介してノードｎ１に接続される。
　回路６０では、トランジスタＴ８により、ノードｎ１がフローティング状態とはならず、クロック端子ＣＫの負荷が非常に大きくなる期間に、クロック端子ＣＫと容量Ｃ１とを切り離すことができる。
　具体的には、ノードｎ１の電位がＶＳＳに固定される場合には、ノードｎ１がクロック信号ＣＫからの突き上げを必要としないため、その期間をトランジスタＴ８により、クロック端子ＣＫと容量Ｃ１とを電気的に切り離すことで、クロック端子ＣＫの負荷は、トランジスタＴ８の寄生容量のみになるため、非常に小さくなる。
　そのため、クロック端子ＣＫを駆動する回路の駆動能力低減と容量の削減効果により、低消費電力化が可能となる。
　ここで、回路６０において、トランジスタＴ８がオフ状態である期間、トランジスタＴ８と容量Ｃ１との間のノードｎ３を安定的に電位固定するために、図１５に示すように、さらに、トランジスタＴ９、及び、抵抗Ｒ１とトランジスタＴ１１とを含むインバータ６を設けてもよい。この構成では、トランジスタＴ９は、ドレイン端子がノードｎ３に接続され、ソース端子が電源ＶＳＳに接続され、ゲート端子がインバータ６への入力端子ＩＮに接続される。これにより、トランジスタＴ１及びＴ８がオフ状態になる場合、トランジスタＴ３及びＴ９はオン状態になり、ノードｎ１及びｎ３の電位をＶＳＳに固定することができる。
　また、図１４のトランジスタＴ８のゲート端子は入力端子ＩＮに接続されているが、ゲート端子に入力する信号は、特に限定されるものではなく、ノードｎ１の電位がＶＳＳに固定される期間の一部もしくは期間中に、トランジスタＴ８がオフするような他の制御信号を入力してもよい。
　また、図１５では、入力端子ＩＮの反転信号をインバータ６で生成し、入力端子ＩＮＢに出力しているが、入力端子ＩＮに入力される信号の反転信号が、別の制御信号として存在する場合には、その信号を入力端子ＩＮＢに入力してもよい。
　また、回路６０では、容量で消費する消費電力の低減を行っているが、外部のクロック操作により、例えば、回路１０におけるノードｎ１の電位がＶＳＳに固定される期間中は、クロック信号ＣＫをあるＤＣレベルに固定する、もしくは、消費電力削減のためにクロック信号ＣＫの周波数を遅くする構成としてもよい。
　なお、上述した本実施の形態の、トランジスタＴ８によりクロック負荷の低減を図る構成は、上記実施の形態１～５に示した各回路において、同様に適用することができる。
　〔実施の形態７〕
　本実施の形態における回路７０の構成について、以下に説明する。図１６は回路７０の構成を示す回路図であり、なお、説明の便宜上、上記実施の形態１～６において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１～６において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
　ここで、実施の形態１～６に示す回路の構成では、ノードｎ１がクロック信号ＣＫの突き上げ動作により、ＶＤＤ－Ｖｔｈ＋αという高い電位になるため、ノードｎ１に接続されるトランジスタは、ゲート－ソース間、ゲート－ドレイン間、ソース－ドレイン間に高電圧が印加され、場合によってはトランジスタが、自身の耐圧を超え、破壊される危険性が生じる。
　具体的には、回路１０では、特にトランジスタＴ３のゲート－ドレイン間、ソース－ドレイン間に高電圧が印加される。入力信号ＩＮがＶＳＳのとき、ノードｎ１の電位が突き上げられると、ＶＤＤ－Ｖｔｈ＋αとなるため、トランジスタＴ３について、ゲート－ドレイン間、及びソース－ドレイン間は、ＶＤＤ－Ｖｔｈ＋α－ＶＳＳという電圧になる。ここで、ＶＤＤ＝１０Ｖ，ＶＳＳ＝－１０Ｖ，α＝１５Ｖとすると、
ＶＤＤ－Ｖｔｈ＋α－ＶＳＳ＝３５Ｖ－Ｖｔｈ
となる。これに対して、他のノードでは、ＶＤＤとＶＳＳとの電位差２０Ｖが印加される。このように、ノードｎ１に接続されるトランジスタには高電圧が印加される。
　そこで、トランジスタの耐圧対策として、本実施の形態の回路７０では、実施の形態１～６に示す各回路において、さらにトランジスタＴ１０（第１０のトランジスタ）を備えている。図１６に示す回路７０は、図１に示した回路１０に対してトランジスタＴ１０を備えた構成であり、トランジスタＴ１０は、ゲート端子（制御端子）が電源ＶＤＤに接続され、ドレイン端子（第１の端子）がノードｎ１に接続され、ソース端子（第２の端子）がトランジスタＴ３のドレイン端子に接続される。トランジスタＴ３とＴ１０との接続点を、ノードｎ４とする。
　上記の構成によれば、入力信号ＩＮがＶＳＳの場合に、ノードｎ１の電位はＶＤＤ－Ｖｔｈ＋αまで上昇するが、ノードｎ４はＶＤＤ－Ｖｔｈまでしか上がらない。そのため、トランジスタＴ３について、ゲート－ドレイン間、及びソース－ドレイン間の電圧は、
ＶＤＤ－Ｖｔｈ－ＶＳＳ＝２０Ｖ－Ｖｔｈ
となり、回路１０の場合と比較して、α電位分、印加電圧が低くなる。
　また、トランジスタＴ１０のゲート－ドレイン間の電位は、α－Ｖｔｈ＝１５Ｖ－Ｖｔｈ、ゲート－ソース間の電位はＶｔｈ、ソース－ドレイン間の電位はα＝１５Ｖとなり、何れも低電圧となる。
　これにより、クロック信号ＣＫによりフローティング状態のノードｎ１の電位が突き上げられても、ノードｎ１に接続されるトランジスタにかかる電圧負荷を低減することができるため、信頼性の高い回路を構成することができる。
　上述した本実施の形態の、トランジスタＴ１０によりトランジスタの耐圧対策を図る構成は、上記実施の形態１～６に示した各回路において、同様に適用することができる。図１７は、その一例であり、上記実施の形態６の図１５に示した回路に適用した場合の構成を示している。
　ここで、以上の実施の形態１～７に示した各回路では、トランジスタＴ１のドレイン端子が電源ＶＤＤに接続されている構成である。しかしながら、本発明の回路の構成はこれに限定されるものではなく、例えば、トランジスタＴ１のドレイン端子とゲート端子とが互いに接続される、いわゆるダイオード接続の構成であってもよい。図１８～図２４は、それぞれ、上述した回路１０，２０，３０，４０，５０，６０及び７０において、トランジスタＴ１をダイオード接続した場合の回路１１，２１，３１，４１，５１，６１及び７１の構成を示す回路図である。例えばトランジスタＴ１が回路１０のような構成の場合には、トランジスタＴ３がオン状態で、入力端子ＩＮにローレベルが入力されている場合に、入力される信号にノイズが発生すると、トランジスタＴ１が瞬間的にオン状態となり、トランジスタＴ１及びトランジスタＴ３を介して電源ＶＤＤから電源ＶＳＳへ貫通電流が流れ、消費電流の増加もしくは誤動作の原因になるという問題が生じる。この点、上記ダイオード接続の構成によれば、トランジスタＴ１のゲート端子とドレイン端子が接続されているので、入力端子ＩＮにノイズが発生して、トランジスタＴ１がオン状態になったとしても、ソース－ドレイン間の電位差がノイズの電位分だけであり、ドレイン端子に電源ＶＤＤが接続されている場合と比べ、電位差が小さいため貫通電流が小さくなる。更に、トランジスタＴ３がオン状態になっているため、トランジスタＴ１がノイズによってオンしたとしても、トランジスタＴ３を介して、入力端子ＩＮのノイズによって変動した電位を電源ＶＳＳへ引っ張ることになり、トランジスタＴ１をオフする方向の作用が働く。そのため、ノイズの影響によるトランジスタＴ１の誤動作を防止することができる。
　図２５は、上記トランジスタＴ１をダイオード接続した場合の各回路のうち、図１８に示す回路１１における各種信号の波形を示すタイミングチャートである。図２５に示すように、図１に示す回路１０の構成と同様、トランジスタＴ２のドレイン端子に入力される信号の電位レベルを保持したまま出力することができるため、トランジスタＴ２がオン状態になるとＶＤＤが出力される。
　また、上記実施の形態１において、トランジスタＴ２のドレイン端子にクロック信号φが入力される構成について説明したが、この構成についても、各実施の形態に示した回路に適用可能であり、トランジスタＴ２がオン状態になると、クロック信号φの電位レベルが出力される。
　ところで、本発明のActive信号保持回路に入力されるクロック信号ＣＫは、図２６に示すように、ハイレベルとローレベルとが周期的に繰り返される波形を示す。そして、上述したように、Active信号保持回路の出力信号ＯＵＴは、クロック信号ＣＫがハイレベルのとき（期間Ｔ）に、特に低インピーダンスになる。そのため、クロック信号ＣＫのデューティ比が図２６に示すように、例えば５０％である場合には、この５０％の期間は、出力信号ＯＵＴが低インピーダンスになる。すなわち、クロック信号ＣＫのデューティ比を調整することにより、出力信号ＯＵＴの低インピーダンスの期間を調整することができる。
　ここで、クロック信号ＣＫのデューティ比について、好ましい値について図１の構成を参考に検討する。上述したように、クロック信号ＣＫがローレベルになると、オフリーク等によりノードｎ１の電位が低下し、ＶＤＤ－Ｖｔｈ－βになる。ここで、このノードｎ１の電位がＶＤＤ－Ｖｔｈに再充電されるまでの時間をｔβ、１周期をＴ１とすると、ハイ期間：ロー期間＝Ｔ１－ｔβ：ｔβが理想のデューティ比となる。また、クロック信号ＣＫがハイレベルからローレベルに移行する期間は、クロックＣＫ端子の負荷（容量と抵抗）の時定数で決まる。このクロック信号ＣＫがハイレベルからローレベル（もしくはその逆）に移行する期間をｔｃｋとすると、このｔｃｋの期間をパルスの幅として持っていなければ、ノードｎ１の突き上げに対して、所望の突き上げ電圧αを得ることができないため、時定数の点から考えると、ハイ期間：ロー期間＝Ｔ１－ｔｃｋ：ｔｃｋが理想のデューティ比となる。
　実際の動作では、オフリーク等による再充電と、クロック信号ＣＫのハイレベルからローレベルへの移行とは同時に行われる。そのため、両者を考慮して、クロック信号ＣＫがローレベルの時に、ＶＤＤ－Ｖｔｈになるまでの時間をｔβ′とすると、ハイ期間：ロー期間＝Ｔ１－ｔβ′：ｔβ′が理想のデューティ比となる。これにより、正常に回路のアクティブ状態を保持しながら、トランジスタＴ２の出力インピーダンスを下げることが可能となる。
　上記考察によれば、クロック信号のデューティ比は、クロック信号ＣＫの１周期のうちローレベルの期間が、クロック信号ＣＫがハイレベルからローレベルに変化した後にノードｎ１の電位が飽和するまでの期間となるように設定されていることが好ましい。
　また、上記デューティ比は、トランジスタＴ２の低インピーダンスの期間がより長くなるように設定されていることが好ましい。
　なお、クロック信号ＣＫにおける遷移時間が５０％を超える場合には、遷移後に確実にローレベルにならないまま、次のハイレベルへ遷移するため、突き上げ電圧αを得るためには、容量Ｃ１をさらに大きくする（補正する）必要がでてくる。その影響により、回路規模が大きくなってしまう、または容量負荷が増大することにより、更に遷移時間が大きくなってしまうことになる。これを回避するため、一般的にクロック信号の周波数を遅くする、もしくはクロック信号ＣＫの駆動する負荷が小さくなるように設計するなどして、遷移時間が５０％以内になっていることから、トランジスタＴ２が低インピーダンスの期間をできるだけ長くなるように、上記デューティ比は５０％以上であることが好ましい。
　図２６のクロック信号ＣＫ＿Ｈは、ハイレベルの期間Ｔを長くした（デューティ比を大きくした）場合の波形の一例である。これにより、Active信号保持回路の出力信号ＯＵＴの低インピーダンスの期間を長くすることが可能になる。そして、低インピーダンスの期間を長くできるため、よりノイズに強くなり、また負荷をすばやく駆動することが可能になる。このように、クロック信号ＣＫは、出力信号ＯＵＴよりも高周波数であるとともに、ハイレベル（アクティブ側の電位）の期間が長いことが好ましい。
　なお、ｐチャネル型のトランジスタで構成する場合には、ロジックが全く逆となるため、同様の理由によりクロック信号ＣＫのローレベル期間が長いことが好ましい。
　以上の実施の形態１～７に示した各回路（Active信号保持回路）は、特に液晶表示装置（表示装置）内において好適に使用することが可能である。図２７は、液晶表示装置の全体構成を示すブロック図である。
　液晶表示装置１５１は、パネル１５２上に、画素領域１５３、ソースドライバ１５４、ゲート／ＣＳドライバ１５５、ＢＵＦＦ／レベルシフタ回路１５６、電源回路１５７、および、端子１５８…を備えている。ソースドライバ１５４は出力回路１５４ａを備えており、画素領域１５３の各ソースバスラインにデータ信号を出力する。ゲート／ＣＳドライバ１５５は出力回路１５５ａを備えており、画素領域１５３の各画素にソースドライバ１５４からのデータ信号を書き込むためにゲートバスラインに選択信号を出力し、また、画素領域１５３の各画素への書き込み電位を大きくするためにＣＳバスラインにＣＳ信号を出力する。出力回路１５４ａ及び１５５ａは、入力信号から等倍のデータ信号を生成する低出力インピーダンスの増幅回路であるバッファからなる。ＢＵＦＦ／レベルシフタ回路は、インバータなどの信号の減衰を補正する等倍の増幅回路及び信号の電源電圧レベルを変換するレベルシフタ回路などの、低出力インピーダンスの増幅回路であるバッファを備えており、これらバッファを通した信号をソースドライバ１５４およびゲートドライバ１５５に供給する。電源回路１５７は、ロジック回路用電源及びデータ信号の基準電圧、対向電圧、並びに補助容量電圧などを生成する。端子１５８…は、パネル１５２上の上述した各回路に信号及び電源を入力するための端子である。なお、液晶表示装置は、ソースドライバに代えて、デマルチプレクサにより構成されていてもよい。
　上記実施の形態１～７に示した各回路は、上記液晶表示装置１５１において、各部に適用することが可能であり、特に、ＣＳドライバ内のスイッチ、バッファ回路、レベルシフタ回路、ソースドライバ（データ信号線駆動回路）及びゲートドライバ（走査信号線駆動回路）内のシフトレジスタに好適に利用することができる。以下では、その一例として、ＣＳドライバ内に設けられるメモリ回路に適用した例（実施例１）、バッファ回路及びレベルシフタ回路に適用した例（実施例２～４）、及びシフトレジスタに適用した例（実施例５）について説明する。
　〔実施例１〕
　図２８は、本実施例におけるＣＳドライバ内に設けられるメモリ回路１の構成を示すブロック図であり、図２９は該メモリ回路１の回路図である。図３０は、メモリ回路１における各種信号の波形を示すタイミングチャートである。メモリ回路１は、上記各実施の形態に示した２つの回路（Active信号保持回路）を含んで構成される。具体的には、メモリ回路１は、例えば、図１に示した一方の回路１０（回路１０ｂと表す）のＳＴＯＰ端子と、他方の回路１０（回路１０ａと表す）の出力端子ＯＵＴとが接続されることにより構成される。なお、メモリ回路は、少なくとも図１に示した回路１０の構成を備えていればよく、本実施例のメモリ回路１では、回路１０の構成に加えてトランジスタＴ４（図２８ではトランジスタＴａ４及びＴｂ４）が設けられ、図６に示した回路２０の構成を含んでいる。
　次に、メモリ回路１の動作について説明する。ここでは、イネーブル信号ＥＮがハイレベルのときに、ハイレベルの入力信号ＩＮが回路１０ａに入力され、ローレベルの入力信号ＩＮＢ（ＩＮの反転信号）が、回路１０ｂに入力される場合を例に挙げて説明する。
　ハイレベルの信号が入力された回路１０ａはアクティブ状態になり、ノードｎａ１には、クロック信号が入力されている間、電荷が保持される。そのため、回路１０ａからは、上記各実施の形態で説明したとおり、ＶＤＤの出力信号ＯＵＴが出力される。そして、この出力信号ＯＵＴは、他方の回路１０ｂのＳＴＯＰ端子（図２９）に入力される。
　ＶＤＤの信号がＳＴＯＰ端子に入力される回路１０ｂは、非アクティブ状態になり、トランジスタＴｂ４からＶＳＳが出力される。ＩＮとＩＮＢは、互いの極性が逆転しているため、一方がＶＤＤを出力しているときには他方はＶＳＳを出力することになる。これにより、クロック信号ＣＫが入力されている間は、次のイネーブル信号ＥＮがハイレベルになるまで、回路１０ａ及び１０ｂの電位が保持されることになる。
　なお、図２８のメモリ回路１では、入力信号ＩＮの反転信号ＩＮＢは外部から入力される構成であるが、これに限定されるものではなく、他の構成として例えば、図３１及び図３２に示すように、メモリ回路１内部において、インバータ回路を構成し、入力信号ＩＮから反転信号ＩＮＢを生成する構成であってもよい。図３１は抵抗Ｒ１及びトランジスタＴ１１により構成されるインバータを示し、図３２はブートストラップ回路により構成されるインバータを示している。これらの構成によれば、入力信号ＩＮがハイレベル（ＶＤＤ）のときは、ローレベル（ＶＳＳ）の信号が反転信号ＩＮＢとして出力され、入力信号ＩＮがローレベル（ＶＳＳ）のときは、ハイレベル（ＶＤＤ）の信号が反転信号ＩＮＢとして出力される。
　また、図２８のメモリ回路１において、例えば初期状態を安定させるべく、上記実施の形態５において示したトランジスタＴ７（図１３）を、回路１０ａ及び１０ｂのそれぞれに備えていてもよい。回路１０ａのトランジスタＴａ７、及び回路１０ｂのトランジスタＴｂ７は、ゲート端子に初期化信号ＩＮＩが入力され、それぞれのドレイン端子がノードｎａ１及びノードｎｂ１のそれぞれに接続され、それぞれのソース端子が電源ＶＳＳ及び電源ＶＤＤのそれぞれに接続される。これにより、初期状態において、ハイレベルの初期化信号ＩＮＩを入力することにより、初期状態を決定させることができる。
　なお、メモリ回路１は、上記実施の形態において説明したリフレッシュ機能を有しているため、低周波駆動でも正常に値を保持することが可能である。
　本実施例では、上記実施の形態２の回路２０により構成したメモリ回路１について説明したが、他の実施の形態における回路（例えば回路３０，４０又は５０）により構成してもよい。これらの構成においても、同様の効果を得ることができる。
　〔実施例２〕
　図３３は、本実施例におけるバッファ回路２の構成を示すブロック図であり、図３４は、該バッファ回路２の回路図である。バッファ回路２は、上記各実施の形態に示した回路（Active信号保持回路）を含んで構成される。具体的には、バッファ回路２は、少なくとも図１に示した回路１０の構成を備えていればよく、本実施例のバッファ回路２では、回路１０の構成に加えてトランジスタＴ４が設けられ、図６に示した回路２０の構成を含んでいる。
　ここで、回路１０に入力される信号ＩＮＢを生成するインバータは、抵抗Ｒ１とトランジスタＴ１１とにより構成されている。そのため、インバータの入力信号ＩＮがハイレベルの場合には、電源ＶＤＤから電源ＶＳＳに定常的な電流（貫通電流）が流れ、消費電力が増大してしまう。そこで、消費電力を低減するために、抵抗Ｒを高抵抗に構成することが考えられるが、この場合には、駆動能力が低下するという問題、及びノイズに対して弱くなるという新たな問題が生じる。
　この点、本実施例のバッファ回路２では、インバータの出力端子ＩＮＢが、回路１０のトランジスタＴ１のゲート端子にのみ接続されるため、負荷が非常に小さくなる。そのため、インバータの駆動能力が低下しても（抵抗Ｒ１を高抵抗にしても）、すばやくトランジスタＴ１のゲート端子の負荷を駆動することができるため、高速動作が可能であると共に、回路１０の動作によりバッファ回路２自体の駆動能力を高めることができる。よって、上記の構成によれば、低消費電力で駆動能力の高いバッファ回路を構成することができる。
　なお、本実施例では、上記実施の形態２の回路２０により構成したバッファ回路２について説明したが、他の実施の形態における回路（例えば回路３０，４０又は５０）により構成してもよい。これらの構成においても、同様の効果を得ることができる。
　また、本実施例のバッファ回路２において、入力信号ＩＮの電圧がＶＤＤ／ＶＳＳ以外の電圧で入力される場合（例えば、Ｈｉｇｈ電圧がＶＤＤよりも小さく、Ｌｏｗ電圧がＶＳＳの場合）には、レベルシフタ回路として機能する。
　また、上記バッファ回路及びレベルシフタ回路は、図３５及び図３６に示すように、上記インバータが、ブートストラップ回路により構成されていてもよい。この構成においても、入力信号ＩＮがハイレベルの場合には、トランジスタＴ１２及びＴ１３を通して電源ＶＤＤから電源ＶＳＳに定常的な電流（貫通電流）が流れ、消費電力が増大してしまう。そこで、消費電力を低減するために、トランジスタＴ１２及びＴ１３のサイズを小さくすることが考えられるが、この場合には、抵抗を用いたインバータと同様、駆動能力が低下するという問題、及びノイズに対して弱くなるという新たな問題が生じる。
　この点、図３５及び図３６に示すバッファ回路及びレベルシフタ回路では、インバータの出力端子ＩＮＢが、回路１０のトランジスタＴ１のゲート端子にのみ接続されるため、上述の抵抗を用いたインバータにより構成されるバッファと同様の効果が得られる。
　〔実施例３〕
　次に、バッファ回路の他の構成例について説明する。図３７は、本実施例におけるバッファ回路３の構成を示す回路図である。バッファ回路３は、図３１に示したインバータと、図６に示した回路２０を変形した構成とを含んでいる。具体的には、図６に示す回路２０において、トランジスタＴ３が省略され、トランジスタＴ１は、ゲート端子が電源ＶＤＤに接続され、ドレイン端子がインバータの出力端子ＩＮＢに接続される。また、トランジスタＴ３のゲート端子はインバータの入力端子ＩＮに接続される。
　ここで、本実施例のバッファ回路３の動作について説明する。
　まず、インバータの入力信号ＩＮがローレベルの場合、反転信号ＩＮＢはＶＤＤとなる。ＶＤＤの反転信号ＩＮＢがトランジスタＴ１に入力されると、ノードｎ１の電位は、ＶＤＤ－Ｖｔｈまで充電され、クロック信号ＣＫによる突き上げ動作により、ノードｎ１の電位は、ＶＤＤ－Ｖｔｈ＋αまで上がる。ノードｎ１は、トランジスタＴ２のゲート端子に接続されているため、出力信号ＯＵＴＢの電位は、閾値落ちのないＶＤＤとなる。
　次に、インバータの入力信号ＩＮがハイレベルになると、反転信号ＩＮＢはＶＳＳとなり、ノードｎ１の電位はＶＳＳまでディスチャージされる。このとき、入力信号ＩＮは、ハイレベルであるため、トランジスタＴ３はオン状態になり、出力信号ＯＵＴＢの電位はＶＳＳとなる。
　この構成によれば、ノードｎ１の電位がクロック信号ＣＫの突き上げ動作により高電位になっているときは、トランジスタＴ２が低インピーダンスになるため、ノイズに強くまた、負荷をすばやく駆動することができる。
　また、ノードｎ１がリークにより電荷が抜ける場合においても、ノードｎ１の電位がＶＤＤ－Ｖｔｈよりも低くなると、トランジスタＴ１がオン状態となり再充電されるため、低周波動作時の誤動作に対するマージンを確保することができる。
　また、抵抗Ｒ１を高抵抗にしても、この端子が充電する負荷はトランジスタＴ１及びＴ２の寄生容量と容量Ｃ１とだけであるため、高速駆動が可能になるとともに、低消費電力化を図ることができる。
　さらに、上記実施例２のバッファ回路２の構成と比べて、ノードｎ１をディスチャージするトランジスタＴ３が不要になるため、回路規模の縮小化を図ることができる。
　なお、本実施例のバッファ回路３においても、入力信号ＩＮの電圧がＶＤＤ／ＶＳＳ以外の電圧で入力される場合（例えば、Ｈｉｇｈ電圧がＶＤＤよりも小さく、Ｌｏｗ電圧がＶＳＳの場合）には、レベルシフタ回路として機能する。
　また、上記バッファ回路及びレベルシフタ回路は、上記実施例２と同様、上記インバータが、ブートストラップ回路により構成されていてもよい。図３８は、ブートストラップ回路により構成されたインバータを備えるバッファ回路の構成を示す回路図である。
　なお、実施例２のバッファ回路２は、入力信号ＩＮがＤＣ信号になっても、正常に動作することが可能である。
　また、実施例３のバッファ３は、入力信号ＩＮがＤＣ信号になった場合、オフリークによりトランジスタＴ１２のゲート端子の電圧はＶＤＤ－Ｖｔｈとなる。そのため、インバータの出力端子の電圧は、ＶＤＤ－２×Ｖｔｈとなるため、ノードｎ１はＶＤＤ－２×Ｖｔｈとなる。クロック信号ＣＫの突き上げによりノードｎ１の電位はＶＤＤ―２×Ｖｔｈ＋αとなるが、これがＶＤＤ＋Ｖｔｈより大きくなるように容量Ｃ１を設定しておけば、入力信号ＩＮがＤＣ信号になっても、正常に動作することが可能である。
　〔実施例４〕
　さらに、バッファ回路の他の構成例について説明する。図３９は、本実施例におけるバッファ回路４の構成を示すブロック図であり、図４０は、該バッファ回路４の回路図である。バッファ回路４は、図３１に示したインバータと、図１に示した回路１０とを含んで構成されている。具体的には、図４０に示すように、インバータの出力端子ＩＮＢが、トランジスタＴ１のゲート端子と、バッファ回路４の出力端子ＯＵＴＢとに接続され、トランジスタＴ３のゲート端子がインバータの入力端子ＩＮに接続される。
　本実施例のバッファ回路４によれば、インバータの入力信号ＩＮがローレベルの場合、反転信号ＩＮＢは高抵抗Ｒ１から出力されるため、高インピーダンスのＶＤＤとなるが、回路１０の出力信号(トランジスタＴ２の出力信号)によって補助されるため、出力信号ＯＵＴＢは低インピーダンスのＶＤＤを得ることができる。
　なお、バッファ回路４においては、出力端子ＩＮＢとＯＵＴＢとが互いに接続されているため、クロック信号ＣＫが停止した場合でも、閾値落ちしないＶＤＤの電位の信号を出力することが可能とある。
　また、回路１０の代わりに他の実施の形態に示した回路を用いていも同様の効果を得ることできる。
　なお、本実施例のバッファ回路４においても、入力信号ＩＮの電圧がＶＤＤ／ＶＳＳ以外の電圧で入力される場合（例えば、Ｈｉｇｈ電圧がＶＤＤよりも小さく、Ｌｏｗ電圧がＶＳＳの場合）には、レベルシフタ回路として機能する。
　また、本実施例のバッファ回路４は、実施例２、３のバッファ回路２、３と同様に、入力信号ＩＮがＤＣ信号になっても、正常に動作することが可能である。
　ここで、上記実施例１～４に示したバッファ回路においては、入力信号ＩＮと反転信号ＩＮＢとを入れ替えた構成にしてもよい。
　〔実施例５〕
　図４１は、本実施例におけるシフトレジスタを構成する単位回路５の構成を示すブロック図である。シフトレジスタは、図４１に示す単位回路５を従属接続して構成されており、単位回路５は、上記実施の形態１に示した回路（Active信号保持回路）１０を含んで構成されている。なお、回路１０を除いた構成については、従来の構成を適用することができる。
　ここで、従来のシフトレジスタの単位回路の構成では、入力信号Ｏｎ－１とＯｎ＋１とが、ともにローレベルの場合には、ノードｎ５がフローティング状態となるため、リーク及びノイズに対するマージンが小さくなるという問題がある。
　この点、本実施例のシフトレジスタの単位回路５の構成では、回路１０の出力信号を、回路１０の入力側にフィードバックしている。これにより、ノードｎ５をフローティング状態でないハイレベルに保持することができるため、シフトレジスタのディセーブル状態を保持することができる。そのため、リーク及びノイズに対する問題を解決することができる。
　なお、単位回路５が従属接続されるシフトレジスタでは、同時にハイレベルになることのないクロック信号ＣＫ１及びＣＫ２のうち、偶数段の単位回路５のクロック端子ＣＫにはクロック信号ＣＫ１が入力され、奇数段の単位回路５のクロック端子ＣＫにはクロック信号ＣＫ２が入力され、入力信号Ｏｎ－１は前段の単位回路５の出力信号であり、入力信号Ｏｎ＋１は後段の単位回路５の出力信号である。
　上記の構成において、入力信号Ｏｎ－１がハイレベルになると、トランジスタＴ１４を介してブートストラップ容量Ｃ２に電荷が蓄えられ、入力信号Ｏｎ－１がローレベルになった後もノードｎ６はハイレベル状態を保持する。また、トランジスタＴ１６がオン状態になることにより、ノードｎ５はローレベルになる。クロック信号ＣＫがハイレベルになると、ブートストラップ効果により、出力端子Ｏｎからはクロック信号ＣＫが出力される。また、入力信号Ｏｎ＋１がハイレベルになると、トランジスタＴ１５を介してノードｎ５がハイレベルになり、トランジスタＴ１７がオン状態になることにより出力信号Ｏｎはローレベルになる。
　また、回路１０の入力信号ＩＮがハイレベルになることで、トランジスタＴ１がオン状態になり容量Ｃ１に電荷が蓄えられる。以降、クロック信号ＣＫが入力されるたびに、トランジスタＴ２を介して出力信号ＯＵＴの電位がＶＤＤまで引き上げられるため、ノードｎ５の電位が、オフリーク等により低下することがない。そして、ＶＤＤの出力信号ＯＵＴが入力端子ＩＮにフィードバックされるため、次に入力信号Ｏｎ－１がハイレベルになるまで、ノードｎ５の電位がＶＤＤに保持される。
　このように、従来のシフトレジスタに、本実施の形態における回路（Active信号保持回路）を適用することにより、従来では閾値落ちやリーク等により電位が低下していたノードｎ５の電位を、確実にＶＤＤに保持することができる。
　本実施例では、上記実施の形態１の回路１０により構成したシフトレジスタについて説明したが、他の実施の形態における回路により構成してもよい。これらの構成においても、同様の効果を得ることができる。
　また、本実施の形態における回路が適用可能なシフトレジスタの構成は、特に限定されるものではない。他のシフトレジスタの構成としては、例えば、図４２及び図４３に示すように、シフトレジスタにおける各段の単位回路が、それぞれ、後段の単位回路の出力信号を使用しない場合の構成、つまり、自段の単位回路内でリセット信号を生成する構成が挙げられる。これらの構成においても、同様にディセーブル状態を保持することができる。なお、何れの単位回路も、同時にハイレベルになることのないクロック信号ＣＫ１及びＣＫ２のうち、偶数段の単位回路のクロック端子ＣＫにはクロック信号ＣＫ１が入力され、クロック端子ＣＫＢにはクロック信号ＣＫ２が入力され、奇数段の単位回路５のクロック端子ＣＫにはクロック信号ＣＫ２、が入力され、クロック端子ＣＫＢにはクロック信号ＣＫ１が入力され、入力信号Ｏｎ－１は前段の単位回路５の出力信号である。
　図４２に示す単位回路５では、前段の単位回路５の出力信号Ｏｎ－１によりブートストラップ容量Ｃ２に電荷が蓄えられ、クロック信号ＣＫが出力端子Ｏｎに出力された後、クロック信号ＣＫＢがハイレベルになると、トランジスタＴ２０がオン状態となることで、抵抗Ｒ２によりノードｎ５の電位がハイレベルになる。
　図４３に示す単位回路５では、前段の単位回路５の出力信号Ｏｎ－１によりブートストラップ容量Ｃ２に電荷を蓄えられ、クロック信号ＣＫが出力端子Ｏｎから出力された後、クロック信号ＣＫとＣＫＢとの入力ごとに容量Ｃ３の電荷が容量Ｃ４に転送され、ノードｎ５の電位がハイレベルになる。
　また、図４２及び図４３の単位回路５においても同様に、回路１０は、次に入力信号Ｏｎ－１がハイレベルになるまでノードｎ５の電位をＶＤＤに保持する。
　最後に、上記各実施の形態における回路をｐチャネル型のトランジスタを用いて構成した場合の一例を示す。実施の形態１～７及び実施例１～５で説明した内容をｐチャネル型のトランジスタを用いて構成するには、電源ＶＤＤを電源ＶＳＳに、電源ＶＤＤを電源ＶＳＳに、ハイレベルはローレベルにというように全てのロジックを逆転させることで可能である。図４４は、回路１０の構成をｐチャネル型のトランジスタで構成した場合の回路１０′回路図である。また、図４５は回路１０′における各種信号の波形を示すタイミングチャートであり、図中の（ａ）はトランジスタＴ２′のドレイン端子にＶＳＳが入力される場合の波形を示し、図中の（ｂ）はトランジスタＴ２′のドレイン端子にクロック信号φが入力される場合の波形を示している。この構成においても、上述したｎチャネル型のトランジスタにより構成した回路の場合と同様、出力信号の安定化を図ることができるという効果を奏する。
　本発明に係る半導体装置は、以上のように、前記第１のトランジスタ及び前記第２のトランジスタ同士の接続点と、クロック信号を入力するクロック端子との間に設けられる容量を備え、前記クロック信号の周波数は、前記出力端子から出力される出力信号の周波数よりも高い構成である。
　また、本発明に係る表示装置は、上記半導体装置を備えている。
　したがって、同一導電型のトランジスタからなり、電位レベルの低下を防いで安定した信号を出力することができる半導体装置、及びそれを備えた表示装置を提供することができるという効果を奏する。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内で、いろいろと変更して実施することができるものである。
　本発明は、入力信号の電位レベルを低下させることなく安定して出力することができる回路であるため、特に表示装置において好適に適用できる。

Claims (10)

  1. 　同一導電型の複数のトランジスタにより構成される半導体装置であって、
    　第１の端子にオン電圧が与えられ、制御端子に入力信号が入力される第１のトランジスタと、
    　第１の端子にオン電圧が与えられ、第２の端子が出力端子に接続され、制御端子が前記第１のトランジスタの第２の端子に接続される第２のトランジスタと、
    　前記第１のトランジスタ及び前記第２のトランジスタ同士の接続点と、クロック信号を入力するクロック端子との間に設けられる容量とを備え、
    　前記クロック信号の周波数は、前記出力端子から出力される出力信号の周波数よりも高いことを特徴とする半導体装置。
  2. 　第１の端子が前記接続点に接続され、第２の端子にオフ電圧が入力され、制御端子に制御信号が入力される第３のトランジスタをさらに備えていることを特徴とする請求の範囲第１項に記載の半導体装置。
  3. 　第１の端子が前記出力端子に接続され、第２の端子にオフ電圧が与えられ、制御端子に前記制御信号が入力される第４のトランジスタをさらに備えていることを特徴とする請求の範囲第２項に記載の半導体装置。
  4. 　第１の端子にオン電圧が入力され、第２の端子が前記接続点に接続され、制御端子が前記出力端子に接続される第５のトランジスタをさらに備えていることを特徴とする請求の範囲第１項から第３項の何れか１項に記載の半導体装置。
  5. 　前記入力信号を出力する第６のトランジスタをさらに備え、
    　前記第６のトランジスタは、第１の端子が入力端子に接続され、第２の端子が前記第１のトランジスタの制御端子と前記出力端子とに接続され、制御端子にイネーブル信号が入力されることを特徴とする請求の範囲第１項から第４項の何れか１項に記載の半導体装置。
  6. 　第１の端子が前記接続点に接続され、第２の端子にオフ電圧が入力され、制御端子に、当該半導体装置の初期状態を安定させるための初期化信号が入力される第７のトランジスタをさらに備えていることを特徴とする請求の範囲第１項から第５項の何れか１項に記載の半導体装置。
  7. 　第１の端子が前記クロック端子に接続され、第２の端子が前記容量の一端に接続され、制御端子に前記入力信号が入力される第８のトランジスタをさらに備えていることを特徴とする請求の範囲第１項から第６項の何れか１項に記載の半導体装置。
  8. 　同一導電型の複数のトランジスタにより構成される半導体装置であって、
    　第１の端子にオン電圧が与えられ、制御端子に入力信号が入力される第１のトランジスタと、
    　第１の端子にオン電圧が与えられ、第２の端子が出力端子に接続され、制御端子が前記第１のトランジスタの第２の端子に接続される第２のトランジスタと、
    　前記第１のトランジスタ及び前記第２のトランジスタ同士の接続点と、クロック信号を入力するクロック端子との間に設けられる容量と、
    　第１の端子が前記接続点に接続され、制御端子にオン電圧が入力される第１０のトランジスタと、
    　第１の端子が前記第１０のトランジスタの第２の端子に接続され、第２の端子にオフ電圧が入力され、制御端子に制御信号が入力される第３のトランジスタとを備え、
    　前記クロック信号の周波数は、前記出力端子から出力される出力信号の周波数よりも高いことを特徴とする半導体装置。
  9. 　前記クロック信号は、ハイレベルとローレベルとを周期的に繰り返す波形を示し、１周期のうちローレベルの期間が、該クロック信号がハイレベルからローレベルに変化した後に前記接続点の電位が飽和するまでの期間となるように設定されていることを特徴とする請求の範囲第１項から第８項の何れか１項に記載の半導体装置。
  10. 　請求の範囲第１項から第９項の何れか１項に記載の半導体装置を備えていることを特徴とする表示装置。
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