JP2005092783A - 電源装置およびそれを備える電子機器 - Google Patents
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Abstract
【課題】 シャットダウン状態からの回復直後に給電用トランジスタに流れる充電電流を制御して入力電源の電圧ドロップを抑制することができる電源装置の提供。
【解決手段】 基準電圧(VREF)を生成する基準電圧生成回路6と、入力電源(VTT_IN)と出力端子(VTT出力端子)との間に設けられた給電用トランジスタ11と、接地電位とVTT出力端子との間に設けられた放電用トランジスタ12と、出力電源電圧(VTT)をフィードバック入力し、VREFと比較して、給電用、放電用のトランジスタ11、12をそれぞれ制御する差動増幅回路13、14と、を備え、定電流源21とコンデンサ22とにより、緩やかに立ち上がる電圧を生成するシャットダウン回復回路7をさらに備え、差動増幅回路13は、シャットダウン状態から回復したときから一定期間、VREFに代えてシャットダウン回復回路7の電圧(SR)とVTTとを比較する。
【選択図】 図1
Description
本発明は、高速メモリ装置に好適なプッシュプル型の電源装置、およびその電源装置を備えてその出力をターミネーション用電源に用いる電子機器に関する。
近年、電子機器の高性能化に伴い、データ転送速度のより高速化を図るメモリ装置の開発が盛んに行われている。その中で、クロック信号に同期して動作するシンクロナスDRAM(SDRAM)のデータ転送速度を高速化するものとして、データ転送をクロック信号の立ち上がりと立ち下がりの両方のエッジに同期させるDDR(Double Data Rate)シンクロナスDRAM(DDR−SDRAM)が実用化されている。
そして、DDR−SDRAMでは、この高速のデータ転送のため、ターミネーション用電源電圧と基準電圧とを用いた高速で信号が小振幅化されたインターフェイスが採用されている(例えば、特許文献1)。図3はこのインターフェイスの構成を示す電子機器の部分回路図である。この電子機器49は、例えばマイクロコンピュータであるコントローラ51、DDR−SDRAM52、ターミネーション用電源電圧(VTT)を出力するターミネーション用電源装置50を備えている。コントローラ51とDDR−SDRAM52とはインターフェイス用抵抗53を介して信号ラインにより接続され、この信号ラインとターミネーション用電源装置50のターミネーション用電源(VTT)は、インターフェイス用抵抗53のDDR−SDRAM52側の接続点aで、インターフェイス用抵抗54を介して接続されている。
この例では、コントローラ51およびDDR−SDRAM52のシステム電源(VDD)は2.5Vに、ターミネーション用電源電圧(VTT)と基準電圧(VREF)とは1.25Vに、また、インターフェイス用抵抗53、54の抵抗値は等しくされている。コントローラ51は、その出力回路61がCMOS形式で構成され、ハイレベルとして2.5V、ローレベルとして0Vを出力する。このハイおよびローレベルの電圧は、インターフェイス用抵抗53、54にて分割され、接続点aではそれぞれ1.875V、0.625Vに小振幅化される。この小振幅化された信号は、DDR−SDRAM52の入力信号差動増幅器62の非反転入力端子に入力され、反転入力端子に入力される基準電圧(VREF)の1.25Vと比較することにより、ハイレベルであるかローレベルであるかが高速でもって判定される。
したがって、このような高速で信号が小振幅化されたインターフェイスを実現するためには、ターミネーション用電源電圧(VTT)と基準電圧(VREF)とを出力するターミネーション用電源装置50が必要である。このターミネーション用電源装置50として、特願2003−307710で開示される電源装置が本願発明者によって提案されている。この電源装置を図4に示すが、ここでは、本願発明と直接関係しないオフセットに係る部分は省略している。
この電源装置101は、いわゆるプッシュプル型であり、ターミネーション用電源電圧(VTT)をターミネーション用電源電圧出力端子(VTT出力端子)から、基準電圧(VREF)を基準電圧出力端子(VREF出力端子)から出力するものであり、基準電圧(VREF)を生成する基準電圧生成回路106と、入力電源(VTT_IN)とVTT出力端子との間に設けられた給電用トランジスタ111と、接地電位とVTT出力端子との間に設けられた放電用トランジスタ112と、ターミネーション用電源電圧(VTT)がフィードバック入力され、基準電圧(VREF)と比較して、給電用、放電用トランジスタ111、112をそれぞれ制御する差動増幅回路113、114と、を備える。したがって、差動増幅回路113、給電用トランジスタ111は第1のフィードバックループを形成し、差動増幅回路114、放電用トランジスタ112は第2のフィードバックループを形成する。また、VTT出力端子にはターミネーション用電源電圧(VTT)を安定化する安定化コンデンサ119が接続されている。
そして、基準電圧生成回路106は、入力電源(VDDQ)の電圧を分割して基準電圧(VREF)を生成する抵抗117、118と、この基準電圧(VREF)を出力するバッファアンプ115と、から構成される。抵抗117、118は等しい抵抗値にしている。基準電圧(VREF)は、基準電圧出力端子(VREF出力端子)から外部に出力されるとともに、差動増幅回路113、114に出力される。
この電源装置101では、差動増幅回路113、114およびバッファアンプ115の入力電源(VCC)を5Vに設定するとともに、給電用トランジスタ111の入力電源(VTT_IN)および抵抗117、118に入力する入力電源(VDDQ)は、入力電源(VCC)からレギュレータ(図示せず)により降圧し、前述の図3におけるシステム電源(VDD)と同じ2.5Vに設定している。したがって、入力電源(VDDQ)の電圧2.5Vから抵抗117、118の分割により生成する基準電圧(VREF)は、1.25Vになる。前述の第1、第2のフィードバックループは、ターミネーション用電源電圧(VTT)をこの基準電圧(VREF)1.25Vに一致させるべく作用するのである。
このように、この電源装置101は、ターミネーション用電源電圧(VTT)と基準電圧(VREF)とを出力することができる。
ところで、ターミネーション用電源電圧(VTT)と基準電圧(VREF)とを用いた高速で信号が小振幅化されたインターフェイスを採用する前述の電子機器49は、一般に、非動作時に現状態の保持のみを行い消費電力の低減を図る機能、いわゆるシャットダウン機能を有する。このとき、ターミネーション用電源電圧(VTT)出力は、シャットダウン状態にすることを判断する装置(図示せず)からのシャットダウン信号(SW)に従ってオフ状態(フローティング状態)に制御される。一方、基準電圧(VREF)は、DDR−SDRAM52等の現状態の保持のため、シャットダウン信号(SW)による制御下におかれることなく、継続して出力される。この方式は、Suspend To RAMと呼ばれる。
この方式に対応する電源装置101は、シャットダウン状態では、シャットダウン信号(SW)の例えばローレベルを受け、給電用トランジスタ111と放電用トランジスタ112をオフ状態にする。これにより、安定化コンデンサ119は自然放電することとなり、したがって、ターミネーション用電源電圧(VTT)は、自然放電に応じて低下し、やがて接地電位のレベルに至る。
また、シャットダウン信号(SW)の例えばハイレベルを受けることでシャットダウン状態は解除され、給電用トランジスタ111は、前述の第1のフィードバックループにより、オフ状態からオン状態に変わる。放電用トランジスタ112は、前述の第2のフィードバックループが作用しオフ状態が維持される。このシャットダウン回復直後の各部の電圧または電流の波形を図5に示す。すなわち、シャットダウン状態から回復したとき(t0)、給電用トランジスタ111はオフ状態からオン状態に変わり、低下していたターミネーション用電源電圧(VTT)を基準電圧(VREF)に一致させるべく、入力電源(VTT_IN)から給電用トランジスタ111を通り、安定化コンデンサ119に充電電流(ITT)が流れる。この場合、接地電位のレベルまで低下していたターミネーション用電源電圧(VTT)と基準電圧(VREF)との電圧差が大きいため、給電用トランジスタ111はその最大電流を流す状態、すなわちフル・オン状態となる。しかも、安定化コンデンサ119の容量値は、一般的に、220pF程度と大きいため、比較的長い時間、充電電流(ITT)がフル・オン状態の給電用トランジスタ111に流れる。その結果、入力電源(VTT_IN)の電圧ドロップはかなり大きいものとなる。
このとき、入力電源(VDDQ)も、入力電源(VTT_IN)に接続されているので、その電圧もドロップし、したがって、基準電圧(VREF)も通常の電圧からかなり低い方にずれる。その結果、基準電圧(VREF)が入力されるDDR−SDRAM52等は正常動作の安全度(余裕度)が減少し、極端な場合、誤動作を起こすことが懸念されるのである。
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、シャットダウン状態からの回復直後に給電用トランジスタに流れる充電電流を制御して入力電源の電圧ドロップを抑制することができる電源装置、およびそれを用いた電子機器を提供することにある。
上記の課題を解決するために、請求項1に係る電源装置は、基準電圧を生成する基準電圧生成回路と、入力電源と出力端子との間に設けられた第1のトランジスタと、接地電位と出力端子との間に設けられた第2のトランジスタと、出力電源電圧をフィードバック入力し、基準電圧生成回路から入力される基準電圧と比較して、第1、第2のトランジスタをそれぞれ制御する第1、第2の差動増幅回路と、を備え、出力端子から出力電源電圧を出力する電源装置において、緩やかに立ち上がる電圧を生成するシャットダウン回復回路をさらに備え、前記第1の差動増幅回路は、シャットダウン状態から回復したときから一定期間、基準電圧に代えてシャットダウン回復回路の電圧と出力電源電圧とを比較することを特徴とする。
請求項2に係る電源装置は、請求項1に記載の電源装置において、前記シャットダウン回復回路は定電流源とコンデンサとにより、緩やかに立ち上がる電圧を生成することを特徴とする。
請求項3に係る電子機器は、請求項1または2に記載の電源装置と、メモリ装置およびコントローラとを備える電子機器であって、メモリ装置とコントローラとは第1の抵抗を介して少なくとも1つの信号ラインで接続され、電源装置の出力端子は、ターミネーション用電源として、第2の抵抗を介して信号ラインのメモリ装置側に接続されていることを特徴とする。
本発明の電源装置は、第1の差動増幅回路が、シャットダウン回復直後に、シャットダウン回復回路からの緩やかに上昇する電圧と出力電源電圧(ターミネーション用電源電圧)とを比較して給電用トランジスタ(第1のトランジスタ)を制御するので、給電用トランジスタに流れる充電電流はほぼ一定となり、入力電源の電圧ドロップは殆ど生じない程度に抑制される。また、本発明の電子機器は、この電源装置を用いることにより、シャットダウン回復直後に、入力電源の電圧ドロップに起因する誤動作の可能性をなくし、安全度の高い動作を可能とする。
以下、本発明が前述の図3に示した電子機器に用いられる実施形態を図面を参照しながら説明する。図1は本発明の実施形態である電源装置1の回路図である。
電源装置1は、いわゆるプッシュプル型であり、出力電源電圧、すなわち、ターミネーション用電源電圧(VTT)をターミネーション用電源電圧出力端子(VTT出力端子)から、基準電圧(VREF)を基準電圧出力端子(VREF出力端子)から出力するものであり、基準電圧(VREF)を生成する基準電圧生成回路6と、入力電源(VTT_IN)とVTT出力端子との間に設けられたNMOS型の給電用トランジスタ(第1のトランジスタ)11と、接地電位とVTT出力端子との間に設けられたNMOS型の放電用トランジスタ(第2のトランジスタ)12と、ターミネーション用電源電圧(VTT)がフィードバック入力され、基準電圧(VREF)と比較して、第1、第2のトランジスタ11、12をそれぞれ制御する第1、第2の差動増幅回路13、14と、を備える点は背景技術の電源装置101と実質的に同様である。ただし、第1の差動増幅回路13は、基準電圧(VREF)が入力される非反転入力端子のほかに、後述するシャットダウン回復回路の出力電圧が入力される別の非反転入力端子を有している。そして、これら2個の非反転入力端子にともに電圧が入力された場合、低い電圧値の方を優先させてターミネーション用電源電圧(VTT)と比較するようにしている。また、VTT出力端子にはターミネーション用電源電圧(VTT)を安定化する安定化コンデンサ19が接続されている点も電源装置101と実質的に同様である。
また、基準電圧生成回路6は、これも電源装置101のものと実質的に同様に、入力電源(VDDQ)の電圧を分割して基準電圧(VREF)を生成する抵抗17、18と、この基準電圧(VREF)を出力するバッファアンプ15と、から構成される。抵抗17、18は等しい抵抗値にしている。基準電圧(VREF)は、基準電圧出力端子(VREF出力端子)から外部に出力されるとともに、第1および第2の差動増幅回路13、14に出力される。
電源装置1は、以上の構成に加え、定電流源21とコンデンサ22とにより、緩やかに立ち上がる電圧(SR)を生成するシャットダウン回復回路7を備える。そして、第1の差動増幅回路13は、シャットダウン状態からの回復時(直後)に、基準電圧(VREF)に代え、一定期間、シャットダウン回復回路7からの電圧(SR)とターミネーション用電源電圧(VTT)とを比較するのである。また、この第1、第2の差動増幅回路13、14は、シャットダウン時には、シャットダウン信号(SW)に、具体的には、ローレベルが入力され、第1、第2のトランジスタ11、12のゲートを接地電位レベルにしてそれらをオフ状態にする。
シャットダウン回復回路7は、さらに、シャットダウン状態から回復するとき、すなわち、シャットダウン信号(SW)がローレベルからハイレベルに変化したときにワンショットパルスを発生するワンショットパルス発生器24と、そのワンショットパルスを受けて、シャットダウン回復回路7の出力電圧を一旦接地電位レベルにするトランジスタ23を備える。
この電源装置1では、第1、第2の差動増幅回路13、14、バッファアンプ15およびシャットダウン回復回路7の入力電源(VCC)を5Vに設定するとともに、給電用トランジスタ11の入力電源(VTT_IN)および抵抗17、18に入力する電源(VDDQ)は、入力電源(VCC)からレギュレータ(図示せず)により降圧し、前述の図3におけるシステム電源(VDD)と同じ2.5Vに設定している。
また、電源装置101と実質的に同様に、第1の差動増幅回路13、第1のトランジスタ11は第1のフィードバックループを形成し、第2の差動増幅回路14、第2のトランジスタ12は第2のフィードバックループを形成する。シャットダウン状態からの回復直後の一定期間経過後、すなわち通常時は、第1、第2のフィードバックループが、ターミネーション用電源電圧(VTT)を基準電圧(VREF)に一致させるように作用する。シャットダウン状態からの回復直後の一定期間は、後述のように第1、第2のフィードバックループが作用する。
次に、シャットダウン状態からの回復直後の動作を図2に基づいて説明する。
シャットダウン信号(SW)がローレベルからハイレベルに変化すること(t0)でシャットダウン状態は解除され、前述の第1、第2のフィードバックループが作用することになる。同時に、シャットダウン回復回路7では、ワンショットパルス発生器24がワンショットパルスを発生し、そのワンショットパルスを受けたトランジスタ23がその出力電圧(SR)を一旦接地電位レベルにする。そして、定電流源21から一定電流をコンデンサ22に流すことにより、接地電位レベルから徐々に上昇する電圧(SR)を発生して第1の差動増幅回路13の非反転入力端子に出力する。第1の差動増幅回路13では、2つの非反転入力端子に入力される電圧、すなわち基準電圧(VREF)とシャットダウン回復回路7の電圧(SR)のうち低い方と、反転入力端子に入力されるターミネーション用電源電圧(VTT)とが比較されるので、シャットダウン回復回路7の電圧(SR)が基準電圧(VREF)を越える時点(t1)まで、電圧(SR)とターミネーション用電源電圧(VTT)とが比較される。そして、前述の第1のフィードバックループが作用し、オン状態の第1のトランジスタ11を通して、ターミネーション用電源電圧(VTT)はシャットダウン回復回路7からの電圧(SR)に追従する。こうして、ターミネーション用電源電圧(VTT)も接地電位レベルから徐々に上昇することになる。なお、第2のトランジスタ12は、前述の第2のフィードバックループにおいて基準電圧(VREF)とターミネーション用電源電圧(VTT)とが比較されるので、時点(t1)まではオフ状態が維持される。
ここで、シャットダウン回復回路7の電圧(SR)は、定電流源21から一定電流をコンデンサ22に流し込むことにより生成しているので、その上昇率はほぼ一定である。そして、ターミネーション用電源電圧(VTT)は、シャットダウン回復回路7の電圧(SR)に追従するので、第1のトランジスタ11に流れる電流(ITT)、すなわち、安定化コンデンサ19の充電電流もほぼ一定になる。したがって、入力電源(VTT_IN)の電圧ドロップは殆ど生じない程度に抑制される。よって、入力電源(VDDQ)の電圧ドロップも殆どなく、基準電圧(VREF)も通常の電圧から殆どずれないのである。
シャットダウン回復回路7の電圧(SR)が基準電圧(VREF)を越える時点(t1)以降、すなわち通常時は、電圧(SR)より相対的に低い基準電圧(VREF)とターミネーション用電源電圧(VTT)とが比較される第1、第2のフィードバックループが作用する。
なお、第1、第2の差動増幅回路13、14においては、特願2003−307710で開示されるように、入力されるターミネーション用電源電圧(VTT)または基準電圧(VREF)にオフセット電圧を付加したり、第1、第2の差動増幅回路13、14に入力する基準電圧(VREF)に一定の差を設けることは任意に行うことができる。
そして、この電源装置1は、背景技術の項において図3に基づき説明した電子機器49に用いることができる。すなわち、図3におけるターミネーション用電源装置50として電源装置1を用いる。コントローラ51とDDR−SDRAM52とは第1のインターフェイス用抵抗53を介して信号ラインで接続され、この信号ラインと電源装置1のVTT出力端子は、インターフェイス用抵抗53のDDR−SDRAM52側の接続点aで、第2のインターフェイス用抵抗54を介して接続される。さらに、電源装置1のVREF出力端子の出力は、DDR−SDRAM52の入力信号差動増幅回路62の基準電圧(VREF)として入力される。こうして、図3が示す電子機器において、高速で信号を小振幅化したインターフェイスが実現できる。
この電源装置1を用いた電子機器49は、シャットダウン状態からの回復直後でも、基準電圧(VREF)が通常値から殆どずれないので、それが入力されるDDR−SDRAM52等の入力電源の電圧ドロップに起因する誤動作の可能性をなくし、安全度の高い動作を可能とする。
以上、本発明の実施形態としてターミネーション用電源電圧(VTT)と基準電圧(VREF)とを出力する電源装置とそれを用いた電子機器について説明したが、本発明の電源装置は、VTT出力端子に相当する出力端子における出力を強制的にオン/オフ制御する他の場合にも適用でき、他の電子機器にも用いることができるのは勿論である。
1 電源装置
6 基準電圧生成回路
7 シャットダウン回復回路
11 第1のトランジスタ(給電用トランジスタ)
12 第2のトランジスタ(放電用トランジスタ)
13 第1の差動増幅回路
14 第2の差動増幅回路
21 シャットダウン回復回路の定電流源
22 シャットダウン回復回路のコンデンサ
49 高速で信号を小振幅化したインターフェイスを構成する電子機器
50 ターミネーション用電源装置
51 コントローラ
52 DDR−SDRAM
53、54 インターフェイス用抵抗
VTT 出力電源電圧(ターミネーション用電源電圧)
VREF 基準電圧
VTT_IN 入力電源
SR シャットダウン回復回路の電圧
SW シャットダウン信号
6 基準電圧生成回路
7 シャットダウン回復回路
11 第1のトランジスタ(給電用トランジスタ)
12 第2のトランジスタ(放電用トランジスタ)
13 第1の差動増幅回路
14 第2の差動増幅回路
21 シャットダウン回復回路の定電流源
22 シャットダウン回復回路のコンデンサ
49 高速で信号を小振幅化したインターフェイスを構成する電子機器
50 ターミネーション用電源装置
51 コントローラ
52 DDR−SDRAM
53、54 インターフェイス用抵抗
VTT 出力電源電圧(ターミネーション用電源電圧)
VREF 基準電圧
VTT_IN 入力電源
SR シャットダウン回復回路の電圧
SW シャットダウン信号
Claims (3)
- 基準電圧を生成する基準電圧生成回路と、
入力電源と出力端子との間に設けられた第1のトランジスタと、
接地電位と出力端子との間に設けられた第2のトランジスタと、
出力電源電圧をフィードバック入力し、基準電圧生成回路から入力される基準電圧と比較して、第1、第2のトランジスタをそれぞれ制御する第1、第2の差動増幅回路と、
を備え、出力端子から出力電源電圧を出力する電源装置において、
緩やかに立ち上がる電圧を生成するシャットダウン回復回路をさらに備え、
前記第1の差動増幅回路は、シャットダウン状態から回復したときから一定期間、基準電圧に代えてシャットダウン回復回路の電圧と出力電源電圧とを比較することを特徴とする電源装置。 - 請求項1に記載の電源装置において、
前記シャットダウン回復回路は定電流源とコンデンサとにより、緩やかに立ち上がる電圧を生成することを特徴とする電源装置。 - 請求項1または2に記載の電源装置と、メモリ装置およびコントローラとを備える電子機器であって、
メモリ装置とコントローラとは第1の抵抗を介して少なくとも1つの信号ラインで接続され、
電源装置の出力端子は、ターミネーション用電源として、第2の抵抗を介して信号ラインのメモリ装置側に接続されていることを特徴とする電子機器。
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