KR100929824B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 외부클록에 동기된 위상검출 동작을 통해 위상 검출 능력이 향상된 반도체 소자의 위상검출회로(Phase Detector Circuit)에 관한 것으로써, 정 클록 또는 부 클록의 클록에지와 스트로브 신호의 천이시점을 동기시키기 위한 동기부와, 상기 동기부의 출력신호에 응답하여 상기 정 클록과 상기 부 클록의 위상차이를 검출하기 위한 위상검출부와, 상기 위상검출부의 출력신호에 응답하여 상기 정 클록과 상기 부 클록의 듀티비를 보정하기 위한 듀티비 보정부을 구비하는 반도체 소자를 제공한다.
위상 보정, 위상 검출, 동기화, 스트로브 신호

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 소자의 위상검출회로(Phase Detector Circuit)에 관한 것이며, 더 자세히는, 외부클록에 동기된 위상검출 동작을 통해 위상 검출 능력이 향상된 반도체 소자의 위상검출회로(Phase Detector Circuit)에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치에는 서로 다른 주파수를 갖거나 또는 서로 같은 주파수를 갖더라도 위상이 서로 다른 클록간에 위상 차이를 검출하기 위한 위상검출회로(Phase Detector Circuit)가 포함된다.
도 1은 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구조를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)는, 스트로브 신호(STROBE)에 응답하여 정 클록(CLOCK_PC)과 부 클 록(CLOCKB_PC)의 위상차이를 검출하기 위한 위상검출부(100), 및 위상검출부(100)의 출력신호(UP/DOWN_SIG, VALID_STROBE)에 응답하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 듀티비를 보정하기 위한 듀티비 보정부(120)를 구비한다. 또한, 위상검출부(100)의 위상 검출 동작을 제어하기 위한 스트로브 신호(STROBE)와 위상검출부(100) 및 듀티비 보정부(120)의 동작을 온/오프(On/Off) 제어하기 위한 인에이블 신호(ENABLE)를 생성함으로써 위상 보정 동작을 제어하기 위한 위상 보정 동작 제어부(140)를 더 구비한다.
여기서, 듀티비 보정부(120)는, 위상검출부(100)의 출력신호(UP/DOWN_SIG, VALID_STROBE)에 응답하여 듀티 보정 코드(DUTY_CORRECT_CODE)를 증가시키거나 감소시키기 위한 코드 카운팅부(122), 및 듀티 보정 코드(DUTY_CORRECT_CODE)에 응답하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상을 조절하기 위한 위상조절부(124)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 동작을 설명하면 다음과 같다.
먼저, 위상 보정 동작 제어부(140)에 의해 인에이블 신호(ENABLE)가 활성화되면 위상검출부(100) 및 듀티비 보정부(120)의 동작이 온(On) 제어된다.
이 상태에서, 위상 보정 동작 제어부(140)에 의해 스트로브 신호(STROBE)가 일정한 주기로 토글링하기 시작하면 위상 검출부(100)가 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상차이를 검출하기 시작한다.
이때, 위상 검출부(100)는, 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위 상이 더 큰 경우 위상검출신호(UP/DOWN_SIG)를 활성화시켜 출력하고, 부 클록(CLOCKB_PC)보다 정 클록(CLOCK_PC)의 위상이 더 큰 경우 위상검출신호(UP/DOWN_SIG)를 비활성화시켜 출력한다.
동시에, 위상 검출부(100)에서는 유효 검출 신호(VALID_STROBE)도 활성화 또는 비활성화시켜 출력해주는데, 이때, 유효 검출 신호(VALID_STROBE)가 의미하는 것은 위상 검출부(100)에서 출력되는 위상검출신호(UP/DOWN_SIG)가 유효한가 아니면 무효한가를 나타내주는 것을 의미한다.
즉, 위상 검출부(100)가 일정주기로 토글링하는 스트로브 신호(STROBE)에 응답하여 위상 검출 동작을 수행하는데 있어서, 스트로브 신호(STROBE)가 토글링할 때마다 위상 검출 동작을 수행하여 위상검출신호(UP/DOWN_SIG)를 출력해주게 되는데, 이때, 스트로브 신호(STROBE)가 한 번 토글링하는 것에 의해 바로 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 정확한 위상차이를 검출할 수 있는 것이 아니라, 스트로브 신호(STROBE)가 여러 번 토글링하면서 반복적으로 위상 검출 동작을 수행해야만 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 정확한 위상차이를 검출할 수 있기 때문에, 스트로브 신호(STROBE)가 토글링할 때마다 출력되는 위상검출신호(UP/DOWN_SIG)를 그대로 듀티비 보정부(120)에서 사용하게 될 경우 정확한 위상 보정 동작을 수행할 수 없다. 따라서, 위상검출신호(UP/DOWN_SIG)와 함께 유효 검출 신호(VALID_STROBE)를 출력하여 유효 검출 신호(VALID_STROBE)가 활성화된 상태일 때에만 위상검출신호(UP/DOWN_SIG)를 듀티비 보정부(120)에서 사용하게 함으로써 정확한 위상 보정 동작을 수행할 수 있도록 한다.
그리고, 듀티비 보정부(120)의 구성요소 중 코드 카운팅부(122)는, 유효 검출 신호(VALID_STROBE)가 활성화된 상태일 때 인가되는 위상검출신호(UP/DOWN_SIG)에 응답하여 듀티 보정 코드(DUTY_CORRECT_CODE)를 증가시키거나 감소시키는 동작을 수행한다.
예를 들어, 유효 검출 신호(VALID_STROBE)가 활성화된 상태에서 인가되는 위상검출신호(UP/DOWN_SIG)가 활성화된 상태이면 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 큰 경우이므로 듀티 보정 코드(DUTY_CORRECT_CODE)를 증가시켜 출력하고, 위상검출신호(UP/DOWN_SIG)가 비활성화된 상태이면 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 작은 경우이므로 듀티 보정 코드(DUTY_CORRECT_CODE)를 감소시켜 출력한다.
이때, 듀티 보정 코드(DUTY_CORRECT_CODE)는 예정된 초기값이 정의되어 있는 상태이다.
그리고, 듀티비 보정부(120)의 구성요소 중 위상조절부(124)는, 듀티 보정 코드(DUTY_CORRECT_CODE)에 대응하는 구동력으로 외부 정 클록(CLOCK)과 외부 부 클록(CLOCKB)를 구동하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)으로서 출력해준다.
예를 들어, 듀티 보정 코드(DUTY_CORRECT_CODE)의 값이 상대적으로 큰 편이면, 외부 부 클록(CLOCKB)보다 외부 정 클록(CLOCK)을 강하게 구동하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)으로서 출력해주고, 듀티 보정 코드(DUTY_CORRECT_CODE)의 값이 상대적으로 작은 편이면, 외부 정 클록(CLOCK)보다 외부 부 클록(CLOCKB)을 강하게 구동하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)으로서 출력해준다.
이렇게, 듀티비 보정부(120)에서 출력되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)은 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)을 사용하는 반도체 소자의 내부회로로 입력되어 사용되기도 하지만, 다시 위상 검출부(100)로 입력되어 위상 보정 동작을 수행하는데 사용되기도 한다.
즉, 단 한 번의 위상 보정 동작을 통해 외부 정 클록(CLOCK)과 외부 부 클록(CLOCKB)의 위상 차이가 정확히 보정되어 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)으로서 출력되는 것이 아니라 반복 적인 위상 보정 동작을 통해서만 위상 차이가 정확히 보정된 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)이 출력될 수 있다.
도 2는 도 1에 도시된 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부를 상세히 도시한 회로도이다.
도 2를 참조하면, 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(100)는, 정 클록(CLOCK_PC)의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압(OUTB)을 출력하기 위한 제1전압 출력부(102)와, 부 클록(CLOCKB_PC)의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압(OUT)을 출력하기 위한 제2전압 출력부(104), 및 제1전압(OUTB)과 제2전압(OUT)의 전위레벨을 비교하고, 그 결과에 따라 위상검출신호(UP/DOWN_SIG)와 유효 검출 신호(VALID_STROBE)를 생성하기 위한 전위레벨 비교부(106)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(100)의 동작을 설명하면 다음과 같다.
먼저, 제1전압 출력부(102)와 제2전압 출력부(104)의 동작은 각각 스트로브 신호(STROBE)에 따라 '충전동작구간'과 '방전동작구간'으로 나뉠 수 있다.
즉, 스트로브 신호(STROBE)가 로직'로우'(Low)로 비 활성화된 상태에서는 제1전압 출력부(102)의 출력단(OUT_ND1) 및 제2전압 출력부(104)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 온(TURN_ON)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)이 턴 오프(TURN OFF)되므로, 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨이 상승한다. 즉, 제1전압 출력부(102)와 제2전압 출력부(104)에서 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨을 상승시키는 동작을 수행하므로 '충전동작구간'이다.
이러한 '충전동작구간'에서는, 제1전압 출력부(102)의 출력단(OUT_ND1) 및 제2전압 출력부(104)의 출력단(OUT_ND2)이 직접적으로 전원전압(VDD)단과 접속되지만 제1전압 출력부(102)의 출력단(OUT_ND1) 및 제2전압 출력부(104)의 출력단(OUT_ND2)에 각각 접속된 제1 및 제2 로드 커패시터(LOAD_CAP1, LOAD_CAP2)로 인해 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨은 예정된 전위레벨 변동폭으로 완만하게 상승한다.
이때, 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)의 논리레벨이 변동하더라도 제1전압(OUTB)의 전위레벨 및 제2전압(OUT)의 전위레벨이 상승하는 것에 아무런 영향을 끼치지 못하므로 제1전압 출력부(102)와 제2전압 출력부(104)의 '충전동작구간'에서는 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)의 논리레벨이 어떻든 간에 상관없이 제1전압(OUTB)의 전위레벨 및 제2전압(OUT)의 전위레벨이 예정된 전위레벨만큼 상승한다.
그리고, 스트로브 신호(STROBE)가 로직'하이'(High)로 활성화된 상태에서 제1전압 출력부(102)의 출력단(OUT_ND1) 및 제2전압 출력부(104)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 오프(TURN OFF)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)가 턴 온(TURN_ON)되므로, 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨이 하강한다. 즉, 제1전압 출력부(102)와 제2전압 출력부(104)에서 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨을 하강시키는 동작을 수행하므로 '방전동작구간'이다.
이러한 '방전동작구간'에서는, 제1전압 출력부(102)의 출력단(OUT_ND1) 및 제2전압 출력부(104)의 출력단(OUT_ND2)이 직접적으로 접지전압(VSS)단과 접속되지만 제1전압 출력부(102)의 출력단(OUT_ND1) 및 제2전압 출력부(104)의 출력단(OUT_ND2)에 각각 접속된 제1 및 제2 로드 커패시터(LOAD_CAP1, LOAD_CAP2)로 인해 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨은 예정된 전위레벨 변동폭으로 완만하게 하강한다.
이때, 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)의 논리레벨이 변동하는 것 에 따라 제1전압(OUTB)의 전위레벨 및 제2전압(OUT)의 전위레벨이 하강하는 타이밍이 달라진다.
구체적으로, 정 클록(CLOCK_PC)이 로직'하이'(High)로 활성화된 상태이면 제1전압 출력부(102)에서 출력되는 제1전압(OUTB)의 전위레벨을 하강시키고, 정 클록(CLOCK_PC)이 로직'로우'(Low)로 비 활성화된 상태이면 제1전압 출력부(102)에서 출력되는 제1전압(OUTB)의 전위레벨을 하강시키지 않는다.
마찬가지로, 부 클록(CLOCKB_PC)이 로직'하이'(High)로 활성화된 상태이면 제2전압 출력부(104)에서 출력되는 제2전압(OUT)의 전위레벨을 하강시키고, 부 클록(CLOCKB_PC)이 로직'로우'(Low)로 비 활성화된 상태이면 제2전압 출력부(104)에서 출력되는 제2전압(OUT)의 전위레벨을 하강시키지 않는다.
이렇게, 스트로브 신호(STROBE)의 논리레벨이 로직'로우'(Low)로 비 활성화된 구간에서는 제1전압(OUTB)의 전위레벨 및 제2전압(OUT)의 전위레벨이 동일한 레벨만큼 완만하게 상승하지만, 스트로브 신호(STROBE)의 논리레벨이 로직'하이'(High)로 활성화된 구간에서는 제1전압(OUTB)의 전위레벨은 정 클록(CLOCK_PC)의 활성화구간에 대응하는 만큼 완만하게 하강하고 제2전압(OUT)의 전위레벨이 부 클록(CLOCKB_PC)의 활성화구간에 대응하는 만큼 완만하게 하강하므로 제1전압(OUTB)의 전위레벨과 제2전압(OUT)의 전위레벨이 각각 서로 다른 전위레벨만큼씩 하강할 수 있다.
이때, 위상 보정 동작 제어부(140)에서 스트로브 신호(STROBE)의 논리레벨을 로직'로우'(Low)로 비 활성화된 구간이 로직'하이'(High)로 활성화된 구간보다 더 길도록 제어하여 예정된 주기로 반복시켜주면, 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC) 중 활성화구간이 긴 클록에 대응하는 전압의 전위레벨이 더 많이 하강할 것이므로 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC) 중 활성화구간이 긴 클록이 어떤 클록인지 알 수 있다. 즉, 정 클록(CLOCK_PC)의 위상과 부 클록(CLOCKB_PC)의 위상을 비교하는 것이 가능해진다.
또한, 제1전압 출력부(102)와 제2전압 출력부(104)는 크로스-커플링 형태로 구성되어 있으므로, 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC) 중 활성화구간 차이로 인한 제1전압(OUTB)과 제2전압(OUT)의 전위레벨 차이가 그리 크지 않지만, 제1전압(OUTB)와 제2전압(OUT)의 전위레벨 차이가 예정된 레벨차이보다 커지게 되면 급격하게 증폭되어 각각 전원전압(VDD)의 전위레벨 또는 접지전압(VSS)과 전위레벨에 도달하게 된다.
즉, 정 클록(CLOCK_PC)의 활성화구간이 부 클록(CLOCKB_PC)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제2전압(OUT)의 전위레벨이 제1전압(OUTB)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제1전압(OUTB)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제2전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
마찬가지로, 부 클록(CLOCKB_PC)의 활성화구간이 정 클록(CLOCK_PC)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 스트로브 신호(STROBE)의 논리레벨 변동이 반복될 때에는 제1전압(OUTB)의 전위레벨이 제2전압(OUT)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제2전압(OUT)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제1전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
그리고, 전위레벨 비교부(106)는, 제1전압(OUTB)의 전위레벨과 제2전압(OUT)의 전위레벨 차이에 따라 위상검출신호(UP/DOWN_SIG)를 활성화 또는 비활성화시켜 출력하고, 유효 검출 신호(VALID_STROBE)를 활성화 또는 비활성화시켜 출력한다.
예를 들어, 제1전압(OUTB)의 전위레벨이 제2전압(OUT)의 전위레벨보다 큰 경우 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 큰 경우이므로 위상검출신호(UP/DOWN_SIG)를 활성화시켜 출력해주고, 제1전압(OUTB)의 전위레벨이 제2전압(OUT)의 전위레벨보다 작은 경우 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 작은 경우이므로 위상검출신호(UP/DOWN_SIG)를 비활성화시켜 출력해준다.
동시에, 제1전압(OUTB)의 전위레벨과 제2전압(OUT)의 전위레벨을 논리결정레벨을 기준으로 논리레벨로 변경하였을 때, 제1전압(OUTB)의 전위레벨에 대응하는 논리레벨과 제2전압(OUT)의 전위레벨에 대응하는 논리레벨이 서로 같은 경우 유효 검출 신호(VALID_STROBE)를 비활성화시켜 출력하고, 논리레벨이 서로 다른 경우 유효 검출 신호(VALID_STROBE)를 활성화시켜서 출력해준다.
전술한 바와 같이 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(100)는, 위상 검출부(100)로 인가되는 정 클록(CLOCK_PC)의 활성화구간에 대응하여 전위레벨이 결정되는 제1전압(OUTB)과 부 클록(CLOCKB_PC)의 활성화구간에 대응하여 전위레벨이 결정되는 제2전압(OUT)의 전 위레벨을 비교함으로써 위상 검출 동작을 수행한다.
한편, 전술한 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(100)가 동작하는 것을 보면, 외부클록(CLOCK, CLOCKB)에 동기되지 않는 스트로브 신호(STROBE)에 응답하여 위상 검출 동작이 이루어지는 것을 알 수 있다.
즉, 위상 보정 동작 제어부(140)에서 외부클록(CLOCK, CLOCKB)의 토글링과 상관없이 스트로브 신호(STROBE)를 일정한 주기로 토글링시켜 출력하면, 그에 응답하여 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨을 변동시켜 줌으로써 위상 검출 동작을 수행하는 것을 알 수 있다.
이때, 제1전압(OUTB)의 전위레벨과 제2전압(OUT)의 전위레벨이 차이가 날 수 있었던 것은, 상기에서 설명한 바와 같이 위상 검출부(100)로 인가되는 정 클록(CLOCK_PC)의 위상과 부 클록(CLOCKB_PC)의 위상이 서로 다르다면 정 클록(CLOCK_PC)의 활성화구간의 길이와 부 클록(CLOCKB_PC)의 활성화구간의 길이가 서로 다르다는 것을 가정한 상태에서, 정 클록(CLOCK_PC)의 활성화구간에 대응하여 제1전압(OUTB)의 전위레벨이 변동되도록 하고, 부 클록(CLOCKB_PC)의 활성화구간에 대응하여 제2전압(OUT)의 전위레벨이 변동되도록 했다는 점 때문이었다.
그런데, 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 위상 검출부(100)처럼 위상 검출부(100)의 동작을 제어하게 되면 다음과 같은 문제가 발생할 수 있다.
도 3은 도 1에 도시된 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부의 동작을 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 스트로브 신호(STROBE)가 위상 검출부(100)로 인가되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)보다 훨씬 낮은 주파수를 갖는 다는 것을 알 수 있다.
즉, 스트로브 신호(STROBE)가 한 번 토글링할 때, 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)은 각각 여러번 토글링하는 것을 알 수 있다.
이때, 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 위상 검출부(100)는 스트로브 신호(STROBE)가 외부클록(CLOCK, CLOCKB)에 동기되지 않은 클록 - 이때, 외부클록(CLOCK, CLOCKB)은 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)과 동기된 클록임 - 이라고 하였으므로 스트로브 신호(STROBE)의 천이(transition) 시점이 언제가 될 지 미리 알 수 없다.
즉, 도면에 도시된 첫 번째 경우와 같이 정 클록(CLOCK_PC)이 활성화된 이후 비활성화되기 전의 상태 및 부 클록(CLOCKB_PC)이 비활성화된 이후 활성화되기 전의 상태에서 스트로브 신호(STROBE)가 활성화된 후, 정 클록(CLOCK_PC)이 비활성화된 이후 활성화되기 전의 상태 및 부 클록(CLOCKB_PC)이 비활성화된 이후 활성화되기 전의 상태에서 스트로브 신호(STROBE)가 비활성화 될 수 있다.
마찬가지로, 도면에 도시된 두 번째 경우와 같이 정 클록(CLOCK_PC)이 비활성화된 이후 활성화되기 전의 상태 및 부 클록(CLOCKB_PC)이 활성화된 이후 비활성화되기 전의 상태에서 스트로브 신호(STROBE)가 활성화된 후, 정 클록(CLOCK_PC)이 비활성화된 이후 활성화되기 전의 상태 및 부 클록(CLOCKB_PC)이 비활성화된 이후 활성화되기 전의 상태에서 스트로브 신호(STROBE)가 비활성화 될 수도 있다.
이렇게, 스트로브 신호(STROBE)가 활성화구간이 도면에 도시된 첫 번째 경우와 두 번째 경우처럼 설정되면, 첫 번째 경우에서는 정 클록(CLOCK_PC)의 활성화상태를 유지하는 구간의 개수 - 빗금 친 부분 - 가 부 클록(CLOCKB_PC)의 활성화 상태를 유지하는 구간의 개수 - 빗금친 부분 - 보다 더 조금인 것을 알 수 있다.
마찬가지로, 두 번째 경우에서는 정 클록(CLOCK_PC)의 활성화 상태를 유지하는 구간의 개수 - 빗금 친 부분 - 가 부 클록(CLOCKB_PC)의 활성화 상태를 유지하는 구간의 개수 - 빗금친 부분 - 보다 더 많은 것을 알 수 있다.
이렇게, 스트로브 신호(STROBE)의 활성화구간이 잘못 정의되는 것으로 인해 정 클록(CLOCK_PC)의 활성화 상태를 유지하는 구간의 개수와 부 클록(CLOCKB_PC)의 활성화 상태를 유지하는 구간의 개수가 달라지는 현상이 발생하게 되면, 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 위상 검출부(100)에서는 실제 정 클록(CLOCK_PC)의 활성화구간의 길이 및 실제 부 클록(CLOCKB_PC)의 활성화구간의 길이와 상관없이 어느 한쪽 클록의 활성화구간 길이를 좀 더 긴 것으로 잘못 인식하여 잘못된 위상 검출 동작 결과를 출력해주는 문제가 발생할 수 있다.
이러한 문제는, 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 위상 검출부(100)로 인가되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상차이가 상대적으로 작을 때 더 자주 발생할 수 있다.
또한, 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 위상 검출부(100)로 인가되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 주파수가 높을 때 더 자주 발생할 수 있다.
그리고, 위상 보정 회로(Phase Correction Circuit)의 동작에서 위상 검출 동작이 차지하는 비중은 거의 절대적이기 때문에, 위상 검출 동작을 수행하였는데 올바르지 못한 검출 결과가 나왔다면 위상 보정 동작의 결과가 올바르다고 볼 수 없는 상태이고, 이를 사용하여 반도체 소자의 내부회로에서 예정된 동작을 수행한다고 하여도, 그 동작이 정확하다고 보장할 수 없는 문제가 발생할 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 위상 검출 동작을 외부클록에 동기시킴으로써 위상 검출 능력이 향상된 반도체 소자의 위상검출회로(Phase Detector Circuit)를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 정 클록 또는 부 클록의 클록에지와 스트로브 신호의 천이시점을 동기시키기 위한 동기수단; 상기 동기수단의 출력신호에 응답하여 상기 정 클록과 상기 부 클록의 위상차이를 검출하기 위한 위상검출수단; 상기 위상검출수단의 출력신호에 응답하여 상기 정 클록과 상기 부 클록의 듀티비를 보정하기 위한 듀티비 보정수단을 구비하는 반도체 소자를 제공한다.
전술한 본 발명은 위상 검출 동작을 제어하기 위한 스트로브 신호를 외부클록에 동기화시켜 위상 검출 회로에 인가함으로써, 반도체 소자의 위상검출회로(Phase Detector Circuit)가 스트로브 신호에 영향을 받아 그 결과 값에 오류가 발생하는 것을 방지할 수 있는 효과가 있다.
이로 인해, 반도체 소자의 위상검출회로(Phase Detector Circuit)의 위상 검 출 능력이 향상되는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 위상 보정 회로(Phase Correction Circuit)의 구조를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 위상 보정 회로는, 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)의 클록에지와 스트로브 신호(STROBE)의 천이시점을 동기화시키기 위한 에지동기화부(460)와, 에지동기화부(460)의 출력신호(STROBE_CLK)에 응답하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상차이를 검출하기 위한 위상검출부(400), 및 위상검출부(400)의 출력신호(UP/DOWN_SIG, VALID_STROBE)에 응답하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 듀티비를 보정하기 위한 듀티비 보정부(420)를 구비한다. 또한, 위상검출부(400)의 위상 검출 동작을 제어하기 위한 스트로브 신호(STROBE)와 위상검출부(400) 및 듀티비 보정부(420)의 동작을 온/오프(On/Off) 제어하기 위한 인에 이블 신호(ENABLE)를 생성함으로써 위상 보정 동작을 제어하기 위한 위상 보정 동작 제어부(440)를 더 구비한다.
여기서, 듀티비 보정부(420)는, 위상검출부(400)의 출력신호(UP/DOWN_SIG, VALID_STROBE)에 응답하여 듀티 보정 코드(DUTY_CORRECT_CODE)를 증가시키거나 감소시키기 위한 코드 카운팅부(422), 및 듀티 보정 코드(DUTY_CORRECT_CODE)에 응답하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상을 조절하기 위한 위상조절부(424)를 구비한다.
그리고, 에지동기화부(460)는, 정 클록(CLOCK_PC)의 클록에지와 스트로브 신호(STROBE)의 천이시점을 동기화시키기 위한 정 클록에지 동기화부(462), 및 부 클록(CLOCKB_PC)의 클록에지와 스트로브 신호(STROBE)의 천이시점을 동기화시키기 위한 부 클록에지 동기화부(464)를 구비한다.
이때, 정 클록에지 동기화부(462) 또는 부 클록에지 동기화부(464) 중 어느 하나의 구성요소에서 출력되는 동기화 스트로브 신호(STROBE_CLK)만을 위상검출부(400)에서 사용하고, 나머지 하나의 구성요소에서 출력되는 신호는 사용하지 않는데, 이는, 나머지 하나의 구성요소는 더미 구성요소이기 때문이다.
따라서, 더미 구성요소로서 사용되는 정 클록에지 동기화부(462) 또는 부 클록에지 동기화부(464) 중 어느 하나의 구성요소는 없어도 무방하다.
예를 들어, 도면에 도시된 것처럼 부 클록에지 동기화부(464)가 더미 구성요소라면, 부 클록에지 동기화부(464)는 없다고 해도 상관없다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 동작을 설명하면 다음과 같다.
먼저, 위상 보정 동작 제어부(440)에 의해 인에이블 신호(ENABLE)가 활성화되면 위상검출부(400) 및 듀티비 보정부(420)의 동작이 온(On) 제어된다.
이 상태에서, 위상 보정 동작 제어부(440)에 의해 스트로브 신호(STROBE)가 일정한 주기로 토글링하기 시작하면 에지동기화부(460)에서는 스트로브 신호(STROBE)와 동일하게 일정한 토글링 주기를 갖되 천이(transition) 시점이 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)의 클록에지에 동기된 동기화 스트로브 신호(STROBE_CLK)를 생성한다.
이렇게, 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)의 클록에지에 동기된 동기화 스트로브 신호(STROBE_CLK)는, 스트로브 신호(STROBE) 대신 위상 검출부(400)로 인가되어 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상차이를 검출하기 위한 위상 검출 동작을 제어하게된다.
이때, 위상 검출부(400)는, 종래기술에서와 마찬가지로 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 큰 경우 위상검출신호(UP/DOWN_SIG)를 활성화시켜 출력하고, 부 클록(CLOCKB_PC)보다 정 클록(CLOCK_PC)의 위상이 더 큰 경우 위상검출신호(UP/DOWN_SIG)를 비활성화시켜 출력한다.
또한, 위상 검출부(400)는, 종래기술과 마찬가지로 위상검출신호(UP/DOWN_SIG)의 출력과 동시에 유효 검출 신호(VALID_STROBE)도 활성화 또는 비활성화시켜 출력해준다.
이때, 유효 검출 신호(VALID_STROBE)가 의미하는 것은 위상 검출부(400)에서 출력되는 위상검출신호(UP/DOWN_SIG)가 유효한가 아니면 무효한가를 나타내주는 것을 의미한다.
즉, 위상 검출부(400)가 일정주기로 토글링하는 동기화 스트로브 신호(STROBE_CLK)에 응답하여 위상 검출 동작을 수행하는데 있어서, 동기화 스트로브 신호(STROBE_CLK)가 토글링할 때마다 위상 검출 동작을 수행하여 위상검출신호(UP/DOWN_SIG)를 출력해주게 되는데, 이때, 동기화 스트로브 신호(STROBE_CLK)가 한 번 토글링하는 것에 의해 바로 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 정확한 위상차이를 검출할 수 있는 것이 아니라, 동기화 스트로브 신호(STROBE_CLK)가 여러 번 토글링하면서 반복적으로 위상 검출 동작을 수행해야만 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 정확한 위상차이를 검출할 수 있기 때문에, 동기화 스트로브 신호(STROBE_CLK)가 토글링할 때마다 출력되는 위상검출신호(UP/DOWN_SIG)를 그대로 듀티비 보정부(420)에서 사용하게 될 경우 정확한 위상 보정 동작을 수행할 수 없다. 따라서, 위상검출신호(UP/DOWN_SIG)와 함께 유효 검출 신호(VALID_STROBE)를 출력하여 유효 검출 신호(VALID_STROBE)가 활성화된 상태일 때에만 위상검출신호(UP/DOWN_SIG)를 듀티비 보정부(420)에서 사용하게 함으로써 정확한 위상 보정 동작을 수행할 수 있도록 한다.
그리고, 듀티비 보정부(420)의 구성요소 중 코드 카운팅부(422)는, 유효 검출 신호(VALID_STROBE)가 활성화된 상태일 때 인가되는 위상검출신호(UP/DOWN_SIG)에 응답하여 듀티 보정 코드(DUTY_CORRECT_CODE)를 증가시키거나 감소시키는 동작을 수행한다.
예를 들어, 유효 검출 신호(VALID_STROBE)가 활성화된 상태에서 인가되는 위상검출신호(UP/DOWN_SIG)가 활성화된 상태이면 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 큰 경우이므로 듀티 보정 코드(DUTY_CORRECT_CODE)를 증가시켜 출력하고, 위상검출신호(UP/DOWN_SIG)가 비활성화된 상태이면 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 작은 경우이므로 듀티 보정 코드(DUTY_CORRECT_CODE)를 감소시켜 출력한다.
이때, 듀티 보정 코드(DUTY_CORRECT_CODE)는 예정된 초기값이 정의되어 있는 상태이다.
그리고, 듀티비 보정부(420)의 구성요소 중 위상조절부(424)는, 듀티 보정 코드(DUTY_CORRECT_CODE)에 대응하는 구동력으로 외부 정 클록(CLOCK)과 외부 부 클록(CLOCKB)를 구동하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)으로서 출력해준다.
예를 들어, 듀티 보정 코드(DUTY_CORRECT_CODE)의 값이 상대적으로 큰 편이면, 외부 부 클록(CLOCKB)보다 외부 정 클록(CLOCK)을 강하게 구동하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)으로서 출력해주고, 듀티 보정 코드(DUTY_CORRECT_CODE)의 값이 상대적으로 작은 편이면, 외부 정 클록(CLOCK)보다 외부 부 클록(CLOCKB)을 강하게 구동하여 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)으로서 출력해준다.
이렇게, 듀티비 보정부(420)에서 출력되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)은 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)을 사용하는 반도체 소자 의 내부회로로 입력되어 사용되기도 하지만, 다시 위상 검출부(400)로 입력되어 위상 보정 동작을 수행하는데 사용되기도 한다.
즉, 단 한 번의 위상 보정 동작을 통해 외부 정 클록(CLOCK)과 외부 부 클록(CLOCKB)의 위상 차이가 정확히 보정되어 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)으로서 출력되는 것이 아니라 반복 적인 위상 보정 동작을 통해서만 위상 차이가 정확히 보정된 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)이 출력될 수 있다.
결론적으로, 도 4에 도시된 본 발명의 실시예에 따른 위상 보정 회로(Phase Correct Circuit)의 구성이 도 1에 도시된 종래기술에 따른 위상 보정 회로(Phase Correct Circuit)의 구성과 다른 점은 위상 검출 동작을 제어하기 위한 신호가 외부클록(CLOCK, CLOCKB)에 동기되지 않았던 스트로브 신호(STROBE)에서 외부클록에 동기된 동기화 스트로브 신호(STROBE_CLK)로 바뀌었다는 점이다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(400)는, 정 클록(CLOCK_PC)의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압(OUTB)을 출력하기 위한 제1전압 출력부(402)와, 부 클록(CLOCKB_PC)의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압(OUT)을 출력하기 위한 제2전압 출력부(404), 및 제1전압(OUTB)과 제2전 압(OUT)의 전위레벨을 비교하고, 그 결과에 따라 위상검출신호(UP/DOWN_SIG)와 유효 검출 신호(VALID_STROBE)를 생성하기 위한 전위레벨 비교부(406)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(400)의 동작을 설명하면 다음과 같다.
먼저, 제1전압 출력부(402)와 제2전압 출력부(404)의 동작은 도 2에 도시되었던 종래기술에 따른 위상 검출부(100)와 마찬가지로 동기화 스트로브 신호(STROBE_CLK)에 따라 '충전동작구간'과 '방전동작구간'으로 나뉠 수 있다.
구체적으로, 동기화 스트로브 신호(STROBE_CLK)가 로직'로우'(Low)로 비 활성화된 상태에서는 제1전압 출력부(402)의 출력단(OUT_ND1) 및 제2전압 출력부(404)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 온(TURN_ON)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)이 턴 오프(TURN OFF)되므로, 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨이 상승한다. 즉, 제1전압 출력부(402)와 제2전압 출력부(404)에서 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨을 상승시키는 동작을 수행하므로 '충전동작구간'이다.
이러한 '충전동작구간'에서는, 제1전압 출력부(402)의 출력단(OUT_ND1) 및 제2전압 출력부(404)의 출력단(OUT_ND2)이 직접적으로 전원전압(VDD)단과 접속되지만 제1전압 출력부(402)의 출력단(OUT_ND1) 및 제2전압 출력부(404)의 출력단(OUT_ND2)에 각각 접속된 제1 및 제2 로드 커패시터(LOAD_CAP1, LOAD_CAP2)로 인 해 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨은 예정된 전위레벨 변동폭으로 완만하게 상승한다.
이때, 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)의 논리레벨이 변동하더라도 제1전압(OUTB)의 전위레벨 및 제2전압(OUT)의 전위레벨이 상승하는 것에 아무런 영향을 끼치지 못하므로 제1전압 출력부(402)와 제2전압 출력부(404)의 '충전동작구간'에서는 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)의 논리레벨이 어떻든 간에 상관없이 제1전압(OUTB)의 전위레벨 및 제2전압(OUT)의 전위레벨이 예정된 전위레벨만큼 상승한다.
그리고, 동기화 스트로브 신호(STROBE_CLK)가 로직'하이'(High)로 활성화된 상태에서 제1전압 출력부(402)의 출력단(OUT_ND1) 및 제2전압 출력부(404)의 출력단(OUT_ND2)에 직접적으로 전원을 공급하는 것을 제어하는 제1 및 제2 스트로브 PMOS 트랜지스터(ST_P1, ST_P2)가 턴 오프(TURN OFF)되고 직접적으로 전원을 방전하는 것을 제어하는 스트로브 NMOS 트랜지스터(ST_N)가 턴 온(TURN_ON)되므로, 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨이 하강한다. 즉, 제1전압 출력부(402)와 제2전압 출력부(404)에서 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨을 하강시키는 동작을 수행하므로 '방전동작구간'이다.
이러한 '방전동작구간'에서는, 제1전압 출력부(402)의 출력단(OUT_ND1) 및 제2전압 출력부(404)의 출력단(OUT_ND2)이 직접적으로 접지전압(VSS)단과 접속되지만 제1전압 출력부(402)의 출력단(OUT_ND1) 및 제2전압 출력부(404)의 출력단(OUT_ND2)에 각각 접속된 제1 및 제2 로드 커패시터(LOAD_CAP1, LOAD_CAP2)로 인 해 제1전압(OUTB) 및 제2전압(OUT)의 전위레벨은 예정된 전위레벨 변동폭으로 완만하게 하강한다.
이때, 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)의 논리레벨이 변동하는 것에 따라 제1전압(OUTB)의 전위레벨 및 제2전압(OUT)의 전위레벨이 하강하는 타이밍이 달라진다.
구체적으로, 정 클록(CLOCK_PC)이 로직'하이'(High)로 활성화된 상태이면 제1전압 출력부(402)에서 출력되는 제1전압(OUTB)의 전위레벨을 하강시키고, 정 클록(CLOCK_PC)이 로직'로우'(Low)로 비 활성화된 상태이면 제1전압 출력부(402)에서 출력되는 제1전압(OUTB)의 전위레벨을 하강시키지 않는다.
마찬가지로, 부 클록(CLOCKB_PC)이 로직'하이'(High)로 활성화된 상태이면 제2전압 출력부(404)에서 출력되는 제2전압(OUT)의 전위레벨을 하강시키고, 부 클록(CLOCKB_PC)이 로직'로우'(Low)로 비 활성화된 상태이면 제2전압 출력부(404)에서 출력되는 제2전압(OUT)의 전위레벨을 하강시키지 않는다.
이렇게, 동기화 스트로브 신호(STROBE_CLK)의 논리레벨이 로직'로우'(Low)로 비 활성화된 구간에서는 제1전압(OUTB)의 전위레벨 및 제2전압(OUT)의 전위레벨이 동일한 레벨만큼 완만하게 상승하지만, 동기화 스트로브 신호(STROBE_CLK)의 논리레벨이 로직'하이'(High)로 활성화된 구간에서는 제1전압(OUTB)의 전위레벨은 정 클록(CLOCK_PC)의 활성화구간에 대응하는 만큼 완만하게 하강하고 제2전압(OUT)의 전위레벨이 부 클록(CLOCKB_PC)의 활성화구간에 대응하는 만큼 완만하게 하강하므로 제1전압(OUTB)의 전위레벨과 제2전압(OUT)의 전위레벨이 각각 서로 다른 전위레 벨만큼씩 하강할 수 있다.
이때, 위상 보정 동작 제어부(440)에서 스트로브 신호(STROBE)의 논리레벨을 로직'로우'(Low)로 비 활성화된 구간이 로직'하이'(High)로 활성화된 구간보다 더 길도록 제어하여 예정된 주기로 반복시켜주면, 동기화 스트로브 신호(STROBE_CLK)의 논리레벨도 로직'로우'(Low)로 비 활성화된 구간이 로직'하이'(High)로 활성화된 구간보다 더 길도록 제어되며, 이를 통해 위상 검출부(400)의 동작을 제어하게 되면, 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC) 중 활성화구간이 긴 클록에 대응하는 전압의 전위레벨이 더 많이 하강할 것이므로 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC) 중 활성화구간이 긴 클록이 어떤 클록인지 알 수 있다. 즉, 정 클록(CLOCK_PC)의 위상과 부 클록(CLOCKB_PC)의 위상을 비교하는 것이 가능해진다.
그리고, 위상 검출부(400)로 인가되는 동기화 스트로브 신호(STROBE_CLK)는 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)의 클록에지에 동기된 천이(transition) 시점을 갖는 신호이므로, '충전동작구간'은 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)의 클록에지에 동기되어서 시작되었다가 종료되며, '충전동작구간' 내에서 정 클록(CLOCK_PC)이 토글링하는 횟수와 부 클록(CLOCKB_PC)이 토글링하는 횟수는 동일한 상태이다.
마찬가지로, '방전동작구간'도 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)의 클록에지에 동기되어서 시작되었다가 종료되며, '방전동작구간' 내에서 정 클록(CLOCK_PC)이 토글링하는 횟수와 부 클록(CLOCKB_PC)이 토글링하는 횟수는 동일한 상태이다.
즉, '충전동작구간' 및 '방전동작구간' 내에서 정 클록(CLOCK_PC)의 활성화상태를 유지하는 구간의 개수와 부 클록(CLOCKB_PC)의 활성화상태를 유지하는 구간의 개수가 항상 동일한 상태이다.
따라서, 종래기술에서 문제가 되었던 것처럼 스트로브 신호(STROBE)의 활성화구간이 잘못 정의되는 것으로 인해 정 클록(CLOCK_PC)의 활성화 상태를 유지하는 구간의 개수와 부 클록(CLOCKB_PC)의 활성화 상태를 유지하는 구간의 개수가 달라지는 현상이 발생하여 실제 정 클록(CLOCK_PC)의 활성화구간의 길이 및 실제 부 클록(CLOCKB_PC)의 활성화구간의 길이와 상관없이 어느 한쪽 클록의 활성화구간 길이를 좀 더 긴 것으로 잘못인식하게 되는 것을 방지할 수 있다.
그리고, 제1전압 출력부(402)와 제2전압 출력부(404)는 크로스-커플링 형태로 구성되어 있으므로, 초기 일정횟수 동안 동기화 스트로브 신호(STROBE_CLK)의 논리레벨 변동이 반복될 때에는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC) 중 활성화구간 차이로 인한 제1전압(OUTB)과 제2전압(OUT)의 전위레벨 차이가 그리 크지 않지만, 제1전압(OUTB)와 제2전압(OUT)의 전위레벨 차이가 예정된 레벨차이보다 커지게 되면 급격하게 증폭되어 각각 전원전압(VDD)의 전위레벨 또는 접지전압(VSS)과 전위레벨에 도달하게 된다.
즉, 정 클록(CLOCK_PC)의 활성화구간이 부 클록(CLOCKB_PC)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 동기화 스트로브 신호(STROBE_CLK)의 논리레벨 변동이 반복될 때에는 제2전압(OUT)의 전위레벨이 제1전압(OUTB)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제1전압(OUTB)은 접지전압(VSS)과 같은 전위레 벨이 될 것이고, 제2전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
마찬가지로, 부 클록(CLOCKB_PC)의 활성화구간이 정 클록(CLOCK_PC)의 활성화구간보다 길다고 하여도 초기 일정횟수 동안 동기화 스트로브 신호(STROBE_CLK)의 논리레벨 변동이 반복될 때에는 제1전압(OUTB)의 전위레벨이 제2전압(OUT)의 전위레벨보다 약간 높은 정도지만, 최종적으로 제2전압(OUT)은 접지전압(VSS)과 같은 전위레벨이 될 것이고, 제1전압(OUT)은 전원전압(VDD)과 같은 레벨이 될 것이다.
그리고, 전위레벨 비교부(406)는, 제1전압(OUTB)의 전위레벨과 제2전압(OUT)의 전위레벨 차이에 따라 위상검출신호(UP/DOWN_SIG)를 활성화 또는 비활성화시켜 출력하고, 유효 검출 신호(VALID_STROBE)를 활성화 또는 비활성화시켜 출력한다.
예를 들어, 제1전압(OUTB)의 전위레벨이 제2전압(OUT)의 전위레벨보다 큰 경우 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 큰 경우이므로 위상검출신호(UP/DOWN_SIG)를 활성화시켜 출력해주고, 제1전압(OUTB)의 전위레벨이 제2전압(OUT)의 전위레벨보다 작은 경우 정 클록(CLOCK_PC)보다 부 클록(CLOCKB_PC)의 위상이 더 작은 경우이므로 위상검출신호(UP/DOWN_SIG)를 비활성화시켜 출력해준다.
동시에, 제1전압(OUTB)의 전위레벨과 제2전압(OUT)의 전위레벨을 논리결정레벨을 기준으로 논리레벨로 변경하였을 때, 제1전압(OUTB)의 전위레벨에 대응하는 논리레벨과 제2전압(OUT)의 전위레벨에 대응하는 논리레벨이 서로 같은 경우 유효 검출 신호(VALID_STROBE)를 비활성화시켜 출력하고, 논리레벨이 서로 다른 경우 유효 검출 신호(VALID_STROBE)를 활성화시켜서 출력해준다.
전술한 바와 같이 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(400)는, 위상 검출부(400)로 인가되는 정 클록(CLOCK_PC)의 활성화구간에 대응하여 전위레벨이 결정되는 제1전압(OUTB)과 부 클록(CLOCKB_PC)의 활성화구간에 대응하여 전위레벨이 결정되는 제2전압(OUT)의 전위레벨을 비교함으로써 위상 검출 동작을 수행한다.
또한, 위상 검출 동작을 제어하기 위한 신호(STROBE_CLK)가 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)에 동기된 상태이므로, 최소한의 오차범위로 정 클록(CLOCK_PC)의 활성화구간과 부 클록(CLOCKB_PC)의 활성화구간을 비교하여 위상 검출 동작을 수행한다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부의 동작을 도시한 타이밍 다이어그램이다.
도 6을 참조하면, 동기화 스트로브 신호(STROBE_CLK)가 위상 검출부(400)로 인가되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)보다 훨씬 낮은 주파수를 갖는 다는 것을 알 수 있다.
즉, 동기화 스트로브 신호(STROBE_CLK)가 한 번 토글링할 때, 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)은 각각 여러번 토글링하는 것을 알 수 있다.
이때, 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 위상 검출부(400)는 동기화 스트로브 신호(STROBE_CLK)가 외부클록(CLOCK, CLOCKB)에 동기된 클록 - 이때, 외부클록(CLOCK, CLOCKB)은 정 클록(CLOCK_PC) 및 부 클록(CLOCKB_PC)과 동기된 클록임 - 이라고 하였으므로 동기화 스트로브 신호(STROBE_CLK)의 천이(transition) 시점은 항상 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)의 클록에지에 동기된 클록 - 도면에서는 정 클록(CLOCK_PC)의 상승 에지(rising edge)에 동시된 클록임 - 이 된다.
즉, 도면에 도시된 첫 번째 경우와 같이 정 클록(CLOCK_PC)이 활성화되는 시점 및 부 클록(CLOCKB_PC)이 비활성화된 이후 활성화되기 전의 상태에서 동기화 스트로브 신호(STROBE_CLK)가 활성화된 후, 정 클록(CLOCK_PC)이 활성화되는 시점 및 부 클록(CLOCKB_PC)이 비활성화된 이후 활성화되기 전의 상태에서 동기화 스트로브 신호(STROBE_CLK)가 비활성화 될 수 있다.
마찬가지로, 도면에 도시된 두 번째 경우와 같이 정 클록(CLOCK_PC)이 비활성화된 이후 활성화되기 전의 상태 및 부 클록(CLOCKB_PC)이 활성화되는 시점에서 동기화 스트로브 신호(STROBE_CLK)가 활성화된 후, 정 클록(CLOCK_PC)이 비활성화된 이후 활성화되기 전의 상태 및 부 클록(CLOCKB_PC)이 활성화되는 시점에서 동기화 스트로브 신호(STROBE_CLK)가 비활성화 될 수도 있다.
이렇게, 동기화 스트로브 신호(STROBE_CLK)의 활성화구간이 도면에 도시된 첫 번째 경우와 두 번째 경우처럼 하상 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)에 동기화되어 있으면, 즉, 첫 번째 경우에서와 같이 정 클록(CLOCK_PC)의 활성화시점을 기준으로 동기화 스트로브 신호(STROBE_CLK)의 활성화구간이 정의되거나 두 번째 경우에서와 같이 부 클록(CLOCKB_PC)의 활성화시점을 기준으로 동기화 스트로브 신호(STROBE_CLK)의 활성화구간이 정의되게 되면, 항상 정 클록(CLOCK_PC)이 활성화 상태를 유지하는 구간의 개수 - 빗금 친 부분 - 와 부 클록(CLOCKB_PC)이 활성화 상태를 유지하는 구간의 개수 - 빗금친 부분 - 가 동일한 것을 알 수 있다.
도 7은 도 1에 도시된 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부의 출력신호와 도 4에 도시된 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부의 출력신호를 비교하여 도시한 타이밍 다이어그램이다.
도 7을 참조하면, 도 1에 도시된 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(100)의 출력신호(UP/DOWN_SIG)가 도시된 첫 번째 도면에서는, 위상 검출부(100)로 인가되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상차이가 10ps를 넘어갈 때까지 위상 검출부(100)의 출력신호(UP/DOWN_SIG)가 정확히 어느 하나의 값으로 고정되지 않고 활성화 상태와 비활성화 상태를 불규칙적으로 넘나드는 것을 알 수 있다.
즉, 위상 검출부(100)로 인가되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상차이가 충분히 큰 차이가 날 때까지는 인가되는 스트로브 신호(STROBE)에 의해 위상검출신호(UP/DOWN_SIG)의 결과 값이 변동하게 되는 문제가 발생한다.
반면에, 도 4에 도시된 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부(400)의 출력신호가 도시된 두 번 째 도면에서는, 위상 검출부(400)로 인가되는 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상차이가 2ps를 넘어가면서부터 위상 검출부(400)의 출력신호(UP/DOWN_SIG)가 정확히 어느 하나의 값으로 고정되는 것을 알 수 있다.
즉, 동기화 스트로브 신호(STROBE_CLK)가 정 클록(CLOCK_PC) 또는 부 클록(CLOCKB_PC)의 클록에지와 동기된 상태이기 때문에, 동기화 스트로브 신호(STROBE_CLK)로 인해 위상 검출부(400)의 동작이 영향을 받지 않고, 비교적 정확하게 정 클록(CLOCK_PC)과 부 클록(CLOCKB_PC)의 위상차이를 검출하는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 위상 검출 동작을 제어하기 위한 스트로브 신호(STROBE_CLK)를 위상을 비교하기 위한 클록들(CLOCK_PC, CLOCKB_PC)과 동기시켜 위상 검출 회로(Phase Detector Circuit)에 인가함으로써, 스트로브 신호(STROBE_CLK)의 영향으로 인해 위상 검출 동작이 잘못되는 것을 방지할 수 있다.
즉, 스트로브 신호(STROBE_CLK)의 영향을 받아 위상 검출 회로(Phase Detector Circuit)의 결과 값에 오류가 발생하는 것을 방지할 수 있다.
이로 인해, 반도체 소자의 위상검출회로(Phase Detector Circuit)의 위상 검출 능력이 향상될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구조를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부를 상세히 도시한 회로도.
도 3은 도 1에 도시된 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부의 동작을 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 반도체 소자의 위상 보정 회로(Phase Correction Circuit)의 구조를 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부를 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부의 동작을 도시한 타이밍 다이어그램.
도 7은 도 1에 도시된 종래기술에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부의 출력신호와 도 4에 도시된 본 발명의 실시예에 따른 위상 보정 회로(Phase Correction Circuit)의 구성요소 중 위상 검출부의 출력신호를 비교하여 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 400 : 위상검출부 120, 420 : 듀티비 보정부
140, 440 : 위상 보정 동작 제어부 122, 422 : 코드 카운팅부
124, 424 : 위상조절부 460 : 에지동기화부
102, 402 : 제1전압 출력부 104, 404 : 제2전압출력부
106, 406 : 전위레벨 비교부

Claims (13)

  1. 정 클록 또는 부 클록의 클록에지와 스트로브 신호의 천이시점을 동기시키기 위한 동기수단;
    상기 동기수단의 출력신호에 응답하여 상기 정 클록과 상기 부 클록의 위상차이를 검출하기 위한 위상검출수단;
    상기 위상검출수단의 출력신호에 응답하여 상기 정 클록과 상기 부 클록의 듀티비를 보정하기 위한 듀티비 보정수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 동기수단은,
    데이터 입력단을 통해 상기 스트로브 신호를 입력받고 클록 입력단을 통해 상기 정 클록을 입력받아 출력단을 통해 동기된 스트로브 신호를 출력하기 위한 플립플롭을 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 동기수단은,
    데이터 입력단을 통해 상기 스트로브 신호를 입력받고 클록 입력단을 통해 상기 부 클록을 입력받아 출력단을 통해 동기된 스트로브 신호를 출력하기 위한 플립플롭을 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 위상검출수단은,
    상기 동기수단의 출력신호 및 상기 정 클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제1전압을 생성하기 위한 제1전압 생성부;
    상기 동기수단의 출력신호 및 상기 부 클록의 듀티비에 대응하여 그 전위레벨이 변동하는 제2전압을 생성하기 위한 제2전압 생성부; 및
    상기 제1전압과 상기 제2전압의 전위레벨을 비교하기 위한 비교부를 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1전압 생성부는,
    상기 동기수단의 출력신호에 응답하여 결정된 충전동작구간 중에서 상기 정 클록의 활성화 구간 동안 상기 제1전압의 전위레벨을 상승시키는 것을 특징으로 하 는 반도체 소자.
  6. 제4항에 있어서,
    상기 제1전압 생성부는,
    상기 동기수단의 출력신호에 응답하여 결정된 방전동작구간 중에서 상기 정 클록의 비 활성화 구간 동안 상기 제1전압의 전위레벨을 하강시키는 것을 특징으로 하는 반도체 소자.
  7. 제4항에 있어서,
    상기 제2전압 생성부는,
    상기 동기수단의 출력신호에 응답하여 결정된 충전동작구간 중에서 상기 부 클록의 활성화 구간 동안 상기 제2전압의 전위레벨을 상승시키는 것을 특징으로 하는 반도체 소자.
  8. 제4항에 있어서,
    상기 제2전압 생성부는,
    상기 동기수단의 출력신호에 응답하여 결정된 방전동작구간 중에서 상기 부 클록의 비 활성화 구간 동안 상기 제2전압의 전위레벨을 하강시키는 것을 특징으로 하는 반도체 소자.
  9. 제4항에 있어서,
    상기 위상검출수단은,
    상기 제1전압과 상기 제2전압의 전위레벨 차이에 따라 그 논리레벨이 변동하는 유효신호를 생성하기 위한 유효신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 듀티비 보정수단은,
    상기 유효 신호 및 상기 비교부의 출력신호에 응답하여 듀티 보정 코드를 증가시키거나 감소시키기 위한 코드 카운팅부; 및
    상기 듀티 보정 코드에 응답하여 상기 정 클록 및 상기 부 클록의 위상을 조절하기 위한 위상조절부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 코드 카운팅부는,
    상기 유효 신호의 활성화구간에서 상기 비교부의 출력신호에 응답하여 상기 듀티 보정 코드를 증가시키거나 감소시키는 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서,
    상기 코드 카운팅부는,
    상기 유효 신호의 비활성화구간에서 상기 비교부의 출력신호와 상관없이 상기 듀티 보정 코드를 증가시키거나 감소시키지 않는 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서,
    상기 듀티비 보정수단은,
    상기 위상검출수단의 출력신호에 응답하여 듀티 보정 코드를 증가시키거나 감소시키기 위한 코드 카운팅부; 및
    상기 듀티 보정 코드에 응답하여 상기 정 클록 및 상기 부 클록의 위상을 조절하기 위한 위상조절부를 구비하는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971428B1 (ko) 2007-12-26 2010-07-21 주식회사 하이닉스반도체 듀티 보정 회로
US8428207B1 (en) * 2009-11-30 2013-04-23 Nvidia Corporation System and method for determining a time for safely sampling a signal of a clock domain
US8964919B2 (en) 2009-11-30 2015-02-24 Nvidia Corporation System and method for determining a time for safely sampling a signal of a clock domain
US8751851B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for synchronous strobe advance
US8782460B2 (en) * 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for delayed synchronous data reception
US8683253B2 (en) * 2011-06-21 2014-03-25 Via Technologies, Inc. Optimized synchronous strobe transmission mechanism
US8839018B2 (en) 2011-06-21 2014-09-16 Via Technologies, Inc. Programmable mechanism for optimizing a synchronous data bus
US8782459B2 (en) 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for advanced synchronous strobe transmission
US8751850B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Optimized synchronous data reception mechanism
US8751852B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for delayed synchronous data reception
DE102013221678A1 (de) * 2012-11-12 2014-05-15 Nvidia Corp. System und Verfahren zum Bestimmen einer Zeit zum sicheren Abtasten eines Signals einer Takt-Domäne
KR20140120047A (ko) * 2013-04-02 2014-10-13 에스케이하이닉스 주식회사 내부전압 생성회로
KR20210045542A (ko) * 2019-10-16 2021-04-27 에스케이하이닉스 주식회사 출력 제어 회로 및 이를 포함하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001111394A (ja) * 1999-10-12 2001-04-20 Fujitsu Ltd 遅延回路および半導体集積回路
KR100333648B1 (ko) * 1999-06-28 2002-04-24 박종섭 데이타스트로브신호의 폴링에지에 동기되어 쓰기동작을 수행하는 디디알에스 디램
KR20030000605A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 클럭신호발생기
KR20080001861A (ko) * 2006-06-30 2008-01-04 삼성전자주식회사 스큐 제거 회로 및 그에 의한 스큐 제거 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4231175C1 (de) * 1992-09-17 1994-01-13 Siemens Ag Anordnung zur Taktrückgewinnung
JP4484359B2 (ja) * 1997-10-10 2010-06-16 ラムバス・インコーポレーテッド 最小限の待ち時間とフェイルセーフ再同期化するための方法および装置
US7259604B2 (en) * 2005-08-03 2007-08-21 Micron Technology, Inc. Initialization scheme for a reduced-frequency, fifty percent duty cycle corrector

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333648B1 (ko) * 1999-06-28 2002-04-24 박종섭 데이타스트로브신호의 폴링에지에 동기되어 쓰기동작을 수행하는 디디알에스 디램
JP2001111394A (ja) * 1999-10-12 2001-04-20 Fujitsu Ltd 遅延回路および半導体集積回路
KR20030000605A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 클럭신호발생기
KR20080001861A (ko) * 2006-06-30 2008-01-04 삼성전자주식회사 스큐 제거 회로 및 그에 의한 스큐 제거 방법

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