KR100766378B1 - 반도체 메모리의 파워 오프 모드 제어장치 및 방법 - Google Patents
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Abstract
본 발명은 파워 오프 신호에 응답하여 적어도 하나의 제 1 전원전압의 레벨을 감지하고, 그 감지결과에 따라 파워 오프 신호의 인에이블 타이밍을 보정하여 보정된 파워 오프 신호를 출력하는 제어수단, 및 상기 보정된 파워 오프 신호의 디스에이블 구간동안 상기 제 1 전원전압을 이와 다른 레벨의 제 2 전원전압으로 변환하며, 상기 보정된 파워 오프 신호의 인에이블 타이밍에 맞도록 상기 제 1 전원전압에 의한 전류 경로를 차단하는 복수개의 전압 조정 수단을 포함한다.
VDDIO, VDDQ, 감지부
Description
도 1은 종래의 기술에 따른 반도체 메모리의 레벨 쉬프터의 구성도,
도 2는 파워 오프 모드에 따른 전원전압 레벨변화를 나타낸 그래프,
도 3은 본 발명에 따른 반도체 메모리의 파워 오프 모드 제어장치의 구성도,
도 4는 도 3의 제 1 감지부의 회로도,
도 5는 도 3의 제 2 감지부의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 디코더 200: 제어부
210: 제 1 감지부 211, 221: 비교부
212, 222: 감지신호 생성부 220: 제 2 감지부
230: 파워 오프 신호 생성부 300-1 ~ 300-n: 버퍼
400-1 ~ 400-n: 레벨 쉬프터
본 발명은 소비전류를 감소시킬 수 있도록 한 반도체 메모리의 파워 오프 모 드 제어장치 및 방법에 관한 것이다.
일반적으로 반도체 메모리는 소정 전원전압을 이와 다른 레벨의 전원전압으로 변환하는 전압 조정 장치로서 레벨 쉬프터를 사용한다.
반도체 메모리에는 무수히 많은 레벨 쉬프터들이 존재하므로, 이들로 인한 소비전류는 반도체 메모리 동작에 있어서 절대 무시할 수 없는 수준이다.
따라서 반도체 메모리에는 파워 오프 모드와 같이 레벨 쉬프터의 동작이 필요없는 상황에서 소비전류를 감소시키기 위해 제어장치가 필요하다.
즉, 종래의 기술에 따른 반도체 메모리의 파워 오프 모드 제어장치는 도 1에 도시된 바와 같이, 외부 명령을 해석하여 초기 파워 오프 신호(이하, PPOFF)를 발생시키는 디코더(10), 복수개의 인버터로 이루어져 상기 PPOFF를 버퍼링한 버퍼링 파워 오프 신호(이하, POFF)를 출력하는 버퍼(11-1 ~ 11-n), 및 입력(IN)에 따라 전원전압(VDDIO 또는 VDDQ)을 이에 비해 높은 레벨의 전원전압(VDD)으로 변환하며, 상기 POFF에 따라 상기 VDDIO 노드(Node 1, Node 2)의 전위를 접지단(VSS)을 통해 방전시키는 트랜지스터(M1, M2)가 구비된 복수개의 레벨 쉬프터(20-1 ~ 20-n)를 포함한다.
이때 VDDIO는 반도체 메모리의 입출력 회로에서 사용되는 외부 전압이고, VDDQ는 반도체 메모리의 최종 출력회로에서 사용되는 외부 전압이다.
상기 도 1의 레벨 쉬프터(20-1 ~ 20-n)는 VDDIO를 사용하는 예를 든 것일 뿐, 실제 회로상에서는 VDDIO 또는 VDDQ가 사용된다.
이와 같이 구성된 종래기술은 상기 POFF가 하이로 인에이블된 경우, 상기 VDDIO 또는 VDDQ 노드의 전위를 접지단(VSS)을 통해 강제방전 시킴으로서 전류 경로가 형성되는 것을 방지하였다.
그러나 도 2에 도시된 바와 같이, 각 전압들을 살펴보면, VDD, VPP는 파워 오프 모드에서도 공급되어 자신의 레벨을 유지한다. 이에 반하여 VDDIO와 VDDQ의 경우 외부 명령에 의한 파워 오프 모드로 진입하고 소정 시간(t1) 후, t2 구간동안 외부로부터 공급이 차단된다. 이때 VDD는 외부 전압이고, VPP는 상기 VDD를 펌핑하여 상기 VDD에 비해 높은 레벨을 갖도록 생성한 내부 전압이다.
또한 도 2의 그래프를 보면, VDDIO와 VDDQ 레벨이 점차 VSS 레벨로 낮아지는 것을 알 수 있는데, 그 중에서 실선으로 표시된 부분은 외부에서 전압 공급 경로만을 차단한 경우로서 상기 t2 구간동안 VSS 레벨까지 낮아지지는 않으며, 점선으로 표시된 부분은 외부에서 VDDIO와 VDDQ를 접지단에 연결시킨 경우로서 VSS 레벨까지 낮아진다.
그러나 VDDIO 및 VDDQ의 경우 파워 오프 모드로 진입한 후 실제 전원공급이 차단되는 것은 소정 지연시간(t1)이 지난 t2 구간 동안이다. 따라서 상기 t1 구간동안 자신의 레벨이 유지되는 것을 알 수 있다.
따라서 상기 POFF로 인해 VDDIO 및 VDDQ가 아직 공급되고 있는 상태에서 트랜지스터(M1, M2)가 온 되므로, 상기 지연시간 동안 VDDIO 및 VDDQ에서 접지단(VSS)을 통해 전류(i2)가 흘러 불필요한 전류소비를 유발한다. 또한 상술한 레벨 쉬프터가 무수히 많이 존재하므로 그들로 인해 전체 소비전류를 크게 증가시키는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 소비전류를 감소시킬 수 있도록 한 반도체 메모리의 파워 오프 모드 제어장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 파워 오프 모드 제어장치는 파워 오프 신호에 응답하여 적어도 하나의 제 1 전원전압의 레벨을 감지하고, 그 감지결과에 따라 파워 오프 신호의 인에이블 타이밍을 보정하여 보정된 파워 오프 신호를 출력하는 제어수단; 및 상기 보정된 파워 오프 신호의 디스에이블 구간동안 상기 제 1 전원전압을 이와 다른 레벨의 제 2 전원전압으로 변환하며, 상기 보정된 파워 오프 신호의 인에이블 타이밍에 맞도록 상기 제 1 전원전압에 의한 전류 경로를 차단하는 복수개의 전압 조정 수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 파워 오프 모드 제어방법은 제 1 전원전압을 제 2 전원전압으로 변환하여 출력하는 전압 조정 수단을 포함하는 반도체 메모리의 파워 오프 모드 제어방법으로서, 파워 오프 신호가 인에이블되면 상기 제 1 전원전압 레벨을 감지하는 단계; 및 상기 감지결과에 따라 상기 파워 오프 신호의 인에이블 타이밍을 조정하여 상기 전압 조정 수단으로 출력하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 파워 오프 모드 제어장치 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 파워 오프 모드 제어장치의 구성도, 도 4는 도 3의 제 1 감지부의 회로도, 도 5는 도 3의 제 2 감지부의 회로도이다.
본 발명에 따른 반도체 메모리의 파워 오프 모드 제어장치는 도 3에 도시된 바와 같이, 외부명령(External Command)을 해석하여 초기 파워 오프 신호(이하, PPOFF)를 출력하는 디코더(100), 상기 PPOFF에 응답하여 적어도 하나의 제 1 전원전압의 레벨을 감지하고, 그 감지결과에 따라 상기 PPOFF의 인에이블 타이밍을 보정하여 보정된 파워 오프 신호(이하, POFFC)를 출력하는 제어부(200), 상기 POFFC를 버퍼링하여 버퍼링된 파워 오프 신호(이하, POFF)를 복수개의 전압 조정 수단 즉, 레벨 쉬프터(200-1 ~ 200-n)로 출력하는 복수개의 버퍼(300-1 ~ 300-n), 및 상기 POFF의 디스에이블 구간동안 상기 제 1 전원전압을 이에 비해 높은 레벨의 제 2 전원전압(이하, VDD)으로 변환하며, 상기 POFF의 인에이블 타이밍에 맞도록 상기 제 1 전원전압에 의한 전류 경로를 차단하는 복수개의 레벨 쉬프터(400-1 ~ 400-n)를 포함한다.
상기 제어부(200)는 적어도 하나의 제 1 전원전압(VDDIO, VDDQ) 각각의 레벨이 소정 기준전압(이하, VREF)에 비해 낮아지는 것을 감지하여 제 1 감지신호(이하, POFF_VDDIO)와 제 2 감지신호(이하, POFF_VDDQ)를 출력하는 제 1 및 제 2 감지부(210, 220), 및 상기 POFF_VDDIO와 POFF_VDDQ를 논리곱하여 상기 POFFC를 출력하는 파워 오프 신호 생성부(230)를 포함한다.
상기 파워 오프 신호 생성부(230)는 상기 POFF_VDDIO와 POFF_VDDQ를 논리곱 및 반전시키는 제 1 논리소자인 낸드 게이트(ND11), 및 상기 제 1 논리소자(ND11) 의 출력을 반전시키는 제 2 논리소자인 인버터(IV11)를 포함한다.
이때 제어부(200)의 구성은 제 1 전원전압이 VDDIO와 VDDQ인 경우의 예를 든 것일 뿐, 상기 감지부의 수는 제 1 전원전압의 종류에 따라 달라질 수 있다.
상기 제 1 감지부(210)는 도 4에 도시된 바와 같이, VREF와 VDDIO를 비교하는 비교부(211), 및 상기 비교부(211)의 출력과 상기 PPOFF에 따라 상기 PPOFF_VDDIO를 출력하는 감지신호 생성부(212)를 포함한다.
상기 비교부(211)는 상기 PPOFF에 따라 비교동작의 개시시점이 결정된다. 그리고 상기 감지신호 생성부(212)는 낸드 게이트(ND21)와 상기 낸드 게이트(ND21)의 출력을 입력받는 인버터(IV21)로 이루어져, 상기 비교부(211)의 출력과 상기 PPOFF를 논리곱하여 상기 PPOFF_VDDIO를 출력한다.
상기 제 2 감지부(220)는 도 5에 도시된 바와 같이, VREF와 VDDQ를 비교하는 비교부(221), 및 상기 비교부(221)의 출력과 상기 PPOFF에 따라 상기 PPOFF_VDDQ를 출력하는 감지신호 생성부(222)를 포함한다.
상기 비교부(221)는 상기 PPOFF에 따라 비교동작의 개시시점이 결정된다. 그리고 상기 감지신호 생성부(222)는 낸드 게이트(ND31)와 상기 낸드 게이트(ND31)의 출력을 입력받는 인버터(IV31)로 이루어져, 상기 비교부(221)의 출력과 상기 PPOFF를 논리곱하여 상기 PPOFF_VDDQ를 출력한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 파워 오프 모드 제어장치의 동작을 설명하면 다음과 같다.
먼저 상기 디코더(100)가 외부 명령을 해석하여 파워 오프 모드로 진입하기 위해 PPOFF를 하이로 인에이블시켜 출력한다.
그에 따라 제어부(200)의 제 1 감지부(210) 및 제 2 감지부(220)가 각각 VDDIO와 VDDQ를 VREF와 비교하고, VDDIO와 VDDQ가 VREF보다 낮아지면 PPOFF_VDDIO와 PPOFF_VDDQ를 하이로 인에이블시켜 출력한다.
즉, 제 1 감지부(210)의 비교부(211)가 상기 PPOFF가 하이로 인에이블되는 시점에 접지단(VSS)과 비교부(211) 회로가 연결되므로 상기 VREF와 VDDIO를 비교한다. VDDIO가 VREF에 비해 낮아지면 Node3이 로우 레벨이되고 그에 따라 Node4를 통해 하이를 출력한다. 그리고 제 1 감지부(210)의 감지신호 생성부(212)는 상기 Node4를 통해 하이가 출력되면 PPOFF_VDDIO를 하이로 출력한다.
이때 VREF는 상기 VDD를 다운시켜 생성한 것이다. 따라서 도 2의 t2 시점에서 VDDIO 공급이 차단되어 자연적으로 VDDIO 레벨이 소정 레벨 이하로 낮아지는 것을 감지할 수 있도록 한 것이다.
또한 제 2 감지부(220) 역시 상기 제 1 감지부(210)와 동일한 방식으로 동작하여 VDDQ가 VREF에 비해 낮아지면 PPOFF_VDDQ를 하이로 출력한다.
이어서 제어부(200)의 파워 오프 신호 생성부(230)는 상기 PPOFF_VDDIO와 PPOFF_VDDQ가 모두 하이가 되면 POFFC를 하이로 출력한다.
그리고 복수개의 버퍼(300-1 ~ 300-n)가 상기 POFFC를 버퍼링하여 POFF를 출력한다.
상기 복수개의 레벨 쉬프터(400-1 ~ 400-n)가 상기 POFF에 따라 VDDIO 또는 VDDQ를 접지단(VSS)과 연결시켜 불필요한 전류 경로를 완벽하게 차단한다.
이때 POFF가 하이로 인에이블되는 시점은 상술한 바와 같이, VDDIO 및 VDDQ의 공급이 완전히 차단되어 자연 방전이 이루어지기 시작하는 시점이다. 따라서 불필요한 전류소비가 완벽하게 차단되는 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 파워 오프 모드 제어장치는 전원전압이 완전히 오프된 후 파워 오프 신호를 인에이블시키므로 레벨 쉬프터의 불필요한 전류소모를 방지하여 이를 사용하는 반도체 메모리의 신뢰성을 크게 향상시킬 수 있다.
Claims (15)
- 파워 오프 신호에 응답하여 적어도 하나의 제 1 전원전압의 레벨을 감지하고, 그 감지결과에 따라 파워 오프 신호의 인에이블 타이밍을 보정하여 보정된 파워 오프 신호를 출력하는 제어수단; 및상기 보정된 파워 오프 신호의 디스에이블 구간동안 상기 제 1 전원전압을 이와 다른 레벨의 제 2 전원전압으로 변환하며, 상기 보정된 파워 오프 신호의 인에이블 타이밍에 맞도록 상기 제 1 전원전압에 의한 전류 경로를 차단하는 복수개의 전압 조정 수단을 포함하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 1 항에 있어서,상기 제어수단은상기 적어도 하나의 제 1 전원전압 각각의 레벨이 소정 기준전압에 비해 낮아지는 것을 감지하여 감지신호를 출력하는 복수개의 감지부, 및상기 감지신호들을 논리연산하여 상기 보정된 파워 오프 신호를 출력하는 파워 오프 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 2 항에 있어서,상기 감지부는상기 기준전압과 상기 적어도 하나의 제 1 전원전압을 비교하는 비교부, 및상기 비교부의 출력과 상기 파워 오프 신호에 따라 상기 감지신호를 출력하는 감지신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 3 항에 있어서,상기 비교부는 상기 파워 오프 신호에 따라 비교동작의 개시시점이 결정되는 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 3 항에 있어서,상기 감지신호 생성부는상기 비교부의 출력과 상기 파워 오프 신호를 논리곱하는 로직회로인 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 2 항에 잇어서,상기 파워 오프 신호 생성부는상기 감지신호들을 논리곱하는 로직회로인 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 5 항 또는 제 6 항에 있어서,상기 로직회로는입력신호를 논리곱 및 반전시키는 제 1 논리소자, 및상기 제 1 논리소자의 출력을 반전시키는 제 2 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 1 항에 있어서,외부명령을 해석하여 상기 파워 오프 신호를 출력하는 디코딩 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 1 항에 있어서,상기 보정된 파워 오프 신호를 버퍼링하여 상기 전압 조정 수단으로 출력하는 버퍼링 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 1 항에 있어서,상기 전압 조정 수단은 레벨 쉬프터인 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어장치.
- 제 1 전원전압을 제 2 전원전압으로 변환하여 출력하는 전압 조정 수단을 포함하는 반도체 메모리의 파워 오프 모드 제어방법으로서,파워 오프 신호가 인에이블되면 상기 제 1 전원전압 레벨을 감지하는 단계; 및상기 감지결과에 따라 상기 파워 오프 신호의 인에이블 타이밍을 조정하여 상기 전압 조정 수단으로 출력하는 단계를 포함하는 파워 오프 모드 제어방법.
- 제 11 항에 있어서,상기 감지하는 단계는상기 제 1 전원전압과 소정 기준전압을 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어방법.
- 제 11 항에 있어서,상기 파워 오프 신호의 인에이블 타이밍을 조정하는 단계는상기 제 1 전원전압이 상기 기준전압에 비해 낮으면 해당 타이밍에 상기 파워 오프 신호를 인에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어방법.
- 제 11 항에 있어서,상기 제 1 전원전압은 파워 오프 모드 진입 후 소정 시간 후에 전원공급이 차단되는 전원전압인 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어방법.
- 제 11 항에 있어서,상기 제 2 전원전압은 파워 오프 모드와 상관없이 공급되는 전원전압인 것을 특징으로 하는 반도체 메모리의 파워 오프 모드 제어방법.
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| US10811079B2 (en) | 2018-10-08 | 2020-10-20 | Samsung Electronics Co., Ltd. | Semiconductor memory apparatus and method of driving the same |
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