KR20060012788A

KR20060012788A - 듀얼 파워 다운 모드들을 지원하는 반도체 메모리 장치

Info

Publication number: KR20060012788A
Application number: KR1020040061428A
Authority: KR
Inventors: 채준완
Original assignee: 삼성전자주식회사
Priority date: 2004-08-04
Filing date: 2004-08-04
Publication date: 2006-02-09

Abstract

듀얼 파워 다운 모드들을 지원하는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는, 모드 제어 신호 발생기 및 복수의 내부 동작 회로들을 구비하는 것을 특징으로 한다. 모드 제어 신호 발생기는 파워-업(power-up) 신호와 리셋 신호에 응답하여 모드 제어 신호를 발생한다. 복수의 내부 동작 회로들은 모드 제어 신호에 응답하여 딥 파워 다운 모드와 노말 파워 다운 모드 중 하나로 동작한다. 본 발명에 따른 반도체 메모리 장치는 전원이 턴 온되는 초기 상태에서 소비 전류를 줄일 수 있는 장점이 있다.

Description

듀얼 파워 다운 모드들을 지원하는 반도체 메모리 장치{Semiconductor memory device for supporting dual power down modes}

도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다.

도 2는 도 1에 도시된 제어 신호 발생기의 블록도이다.

도 3은 도 1에 도시된 제어 신호 발생기의 주요 입출력 신호들의 타이밍도이다.

도 4는 도 1에 도시된 입력 회로의 상세한 회로도이다.

본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 메모리 장치에 관한 것이다.

최근 반도체 메모리 장치가 휴대용 기기들에서 사용됨에 따라, 상기 반도체 메모리 장치는 소비 전력을 감소시키는 추가의 회로들을 포함하도록 설계되고 있다. 예를 들면, 상기 반도체 메모리 장치가 액티브 모드(active mode)에서 동작하지 않을 때, 상기 추가의 회로들은 상기 반도체 메모리 장치가 최소의 전류를 소비 하는 스탠바이(standby) 모드 또는 파워 다운(power down) 모드로 진입하도록 제어한다. 또, 상기 추가의 회로들은 상기 반도체 메모리 장치의 전원이 턴 온된 후, 초기 상태에서 상기 반도체 메모리 장치가 실질적으로 동작하기 전까지 상기 반도체 메모리 장치를 상기 파워 다운 모드로 유지시킨다. 그러나 반도체 메모리 장치의 입출력 회로들과 몇몇 회로들은 상기 파워 다운 모드에서도 인에이블 상태로 유지되기 때문에, 상기 반도체 메모리 장치가 약간의 전류를 소비하게 된다. 이처럼 파워 다운 모드에서 상기 반도체 메모리 장치의 입출력 회로들과 몇몇 회로들이 인에이블 상태로 유지되는 이유는, 상기 반도체 메모리 장치가 입력 신호를 수신할 때 액티브 모드로 전환하여 동작할 수 있도록 하기 위함이다. 따라서 상기 파워 다운 모드에서 반도체 메모리 장치는 최소한의 전류를 소비하게 된다. 실질적으로, 하나의 반도체 메모리 장치가 파워 다운 모드에서 소비하는 전류의 양은 그다지 크지 않지만, 상기 반도체 메모리 장치가 테스트될 때에는 이러한 소비 전류가 심각한 문제를 유발시킬 수 있다. 일반적으로 테스트 장치는 테스트 시간과 비용을 줄이기 위해 복수의 반도체 메모리 장치들을 동시에 테스트한다. 테스트시 복수의 반도체 메모리 장치가 상기 테스트 장치에 연결된 상태에서, 상기 복수의 반도체 메모리 장치들의 전원이 턴 온되면, 상기 복수의 반도체 메모리 장치들은 파워 다운 모드로 진입하여, 테스트 신호를 수신하기 전까지 그 상태를 유지한다. 상기 복수의 반도체 메모리 장치들 각각은 파워 다운 모드에서 약간의 전류를 소비한다. 예를 들어, 하나의 반도체 메모리 장치가 파워 다운 모드에서 소비하는 전류가 10㎃일 때, 100개의 반도체 메모리 장치들이 동시에 테스트될 때의 소비 전류는 1A이 다. 즉, 테스트 장치와 반도체 메모리 장치들간에는 1A의 전류가 흐르게 된다. 이 전류는 각 반도체 메모리 장치들에 피크 전류(peak current)로서 작용하여 반도체 메모리 장치들이 오동작할 수도 있다.

본 발명이 이루고자하는 기술적 과제는, 반도체 메모리 장치의 전원이 턴 온될 때 초기 상태에서 소비되는 전류를 줄이는 듀얼 파워 다운 모드들을 지원하는 반도체 메모리 장치를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 모드 제어 신호 발생기 및 복수의 내부 동작 회로들을 구비하는 것을 특징으로 한다. 모드 제어 신호 발생기는 파워-업(power-up) 신호와 리셋 신호에 응답하여 모드 제어 신호를 발생한다. 복수의 내부 동작 회로들은 모드 제어 신호에 응답하여 딥 파워 다운 모드와 노말 파워 다운 모드 중 하나로 동작한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치(100)의 개략적인 블 록도이다. 도 1을 참고하면, 상기 반도체 메모리 장치(100)는 모드 제어 신호 발생기(110), 입력 회로부(120), 출력 회로부(130), 제1 및 제2 내부 회로들(140, 150), 및 제어 신호 입력 회로(160)를 포함한다. 상기 모드 제어 신호 발생기(110)는 파워-업 신호(PWR)와 리셋 신호(RST)에 응답하여 모드 제어 신호(DPDN)를 발생한다. 상기 모드 제어 신호 발생기(110)는 도 2를 참고하여 좀 더 상세히 설명하기로 한다.

상기 입력 회로부(120)는 복수의 입력 회로들(IC1∼ICK)을 포함하고, 상기 출력 회로부(130)는 복수의 출력 회로들(OC1∼OCK)을 포함한다. 상기 복수의 입력 회로들(IC1∼ICK)은 상기 모드 제어 신호(DPDN)에 응답하여 딥 파워 다운 모드(deep power down mode)와 노말(normal) 파워 다운 모드 중 하나로 동작한다. 좀 더 상세하게는, 상기 딥 파워 다운 모드에서 상기 복수의 입력 회로들(IC1∼ICK)이 디세이블되어 동작을 정지하고, 상기 노말 파워 다운 모드에서 상기 복수의 입력 회로들(IC1∼ICK)이 인에이블되어 동작한다. 상기 복수의 입력 회로들(IC1∼ICK)은 인이에블될 때 외부로부터 수신되는 입력 신호들(IN1∼INK)에 응답하여, 내부 입력 신호들(INL1∼INLK)을 각각 출력한다.

이와 유사하게, 복수의 출력 회로들(OC1∼OCK) 역시 상기 모드 제어 신호(DPDN)에 응답하여 상기 딥 파워 다운 모드와 상기 노말 파워 다운 모드 중 하나로 동작한다. 좀 더 상세하게는, 상기 딥 파워 다운 모드에서 상기 복수의 출력 회로들(OC1∼OCK)이 디세이블되어 동작을 정지하고, 상기 노말 파워 다운 모드에서 상기 복수의 출력 회로들(OC1∼OCK)이 인에이블되어 동작한다. 상기 복수의 출력 회 로들(OC1∼OCK)은 인에이블될 때 내부 출력 신호들(OSL1∼OSLK)에 응답하여 출력 신호들(OUT1∼OUTK)을 각각 출력한다.

상기 제1 내부 회로(140)는 상기 모드 제어 신호(DPDN)에 응답하여 상기 딥 파워 다운 모드와 상기 노말 파워 다운 모드 중 하나로 동작한다. 좀 더 상세하게는, 상기 딥 파워 다운 모드에서 상기 제1 내부 회로(140)가 디세이블되어 동작을 정지하고, 상기 노말 파워 다운 모드에서 상기 제1 내부 회로(140)가 인에이블되어 동작한다. 상기 제1 내부 회로(140)는 인에이블될 때 상기 입력 회로들(IC1∼ICK)로부터 상기 내부 입력 신호들(INL1∼INLK)을 수신하고, 상기 내부 출력 신호들(OSL1∼OSLK)을 출력한다. 상기 제1 내부 회로(140)는 적은 양의 전류를 소비하고, 상기 반도체 메모리 장치(100)에 입력 신호들(IN1∼INK)이 입력될 때, 상기 반도체 메모리 장치(100)가 액티브 모드로 전환하도록 제어하는 회로들을 포함할 수 있다.

상기 제2 내부 회로(150)는 내부 모드 제어 신호(PDN)에 응답하여 상기 딥 파워 다운 모드와 상기 노말 파워 다운 모드 중 하나로 동작한다. 좀 더 상세하게는, 상기 제2 내부 회로(150)는 상기 딥 파워 다운 모드와 상기 노말 파워 다운 모드 모두 디세이블된다. 이 후, 상기 반도체 메모리 장치(100)가 실질적으로 동작하는 액티브 모드에서 상기 내부 모드 제어 신호(PDN)에 응답하여 상기 제2 내부 회로(150)가 인에이블된다. 상기 제2 내부 회로(150)는 인에이블될 때 상기 입력 회로들(IC1∼ICK)로부터 상기 내부 입력 신호들(INL1∼INLK)을 수신하고, 상기 내부 출력 신호들(OSL1∼OSLK)을 출력한다. 상기 제2 내부 회로(150)는 상기 제1 내부 회로(140) 보다 더 큰 전류를 소비하고, 상기 반도체 메모리 장치(100)의 메인 동 작들을 수행하는 회로들을 포함할 수 있다.

상기 제어 신호 입력 회로(160)는 상기 모드 제어 신호(DPDN)와 내부 제어 신호(IDN)에 응답하여, 상기 내부 모드 제어 신호(PDN)를 상기 제2 내부 회로(150)에 출력한다. 좀 더 상세하게는, 상기 제어 신호 입력 회로(160)는 상기 모드 제어 신호(DPDN)와 내부 제어 신호(IDN) 어느 하나가 인에이블될 때, 상기 내부 모드 제어 신호(PDN)를 인에이블시킨다. 예를 들어, 상기 제어 신호 입력 회로(160)는 OR 게이트로 구현될 수 있다. 상기 내부 제어 신호(IDN)는 별도의 제어 신호 발생 회로(미도시)에 의해 발생될 수 있다. 바람직하게, 상기 내부 제어 신호(IDN)는 상기 반도체 메모리 장치(100)의 전원이 턴 온될 때 인에이블되고, 상기 반도체 메모리 장치(100)가 실제로 동작하는 액티브 모드에서 디세이블된다.

도 2는 도 1에 도시된 제어 신호 발생기(110)의 블록도이다. 도 2를 참고하면, 상기 제어 신호 발생기(110)는 D 플립플롭(141)과 인버터(142)를 포함한다. 상기 D 플립플롭(141)은 파워-업 신호(PWR)를 D 입력과 클리어(clear) 입력 으로서 수신하고, 리셋 신호(RST)를 클럭 입력으로서 수신한다. 상기 D 플립플롭(141)은 파워-업 신호(PWR)가 로직 로우 상태로 될 때, 즉, 상기 클리어 입력이 로우 상태일 때 출력 신호(Q)를 로직 로우 레벨로 출력한다. 또, 상기 D 플립플롭(141)은 상기 리셋 신호(RST)의 라이징 에지(rising edge)에서 상기 파워-업 신호(PWR)가 로직 하이 상태일 때, 상기 출력 신호(Q)를 로직 하이 레벨로 출력한다. 상기 인버터(142)는 상기 출력 신호(Q)를 반전시켜, 그 반전된 신호를 모드 제어 신호(DPDN)로서 출력한다.

다음으로, 도 1 내지 도 3을 참고하여, 상기 반도체 메모리 장치(100)의 동작을 설명한다. 도 3은 도 1에 도시된 제어 신호 발생기의 주요 입출력 신호들의 타이밍도이다. 먼저, 도 3을 참고하면, 상기 반도체 메모리 장치(100)의 전원이 턴 온될 때, 파워-업 신호(PWR)가 인에이블된다. 도 3에서 참조되는 것과 같이 초기에 상기 파워-업 신호(PWR)가 로직 로우 상태이므로, 상기 모드 제어 신호 발생기(140)의 D 플립플롭(141)은 초기 상태에서 상기 출력 신호(Q)를 로직 로우 레벨로 출력한다. 상기 모드 제어 신호 발생기(140)의 인버터(142)는 상기 로직 로우 레벨의 출력 신호(Q)를 반전시켜, 로직 하이 레벨의 모드 제어 신호(DPDN)를 출력한다. 상기 모드 제어 신호(DPDN)에 응답하여, 상기 입력 회로들(IC1∼ICK), 상기 출력 회로들(OC1∼OCK), 및 상기 제1 내부 회로(140)가 딥 파워 다운 모드로 진입하여, 모두 디세이블된다. 또, 상기 제어 신호 입력 회로(160)는 상기 모드 제어 신호(DPDN)와 내부 제어 신호(IDN)에 응답하여 로직 하이 레벨의 내부 모드 제어 신호(PDN)를 출력한다. 이 때, 상기 내부 제어 신호(IDN)는 인에이블된 상태이다. 상기 내부 모드 제어 신호(PDN)에 응답하여, 상기 제2 내부 회로(150)가 상기 딥 파워 다운 모드로 진입하여, 디세이블된다.

이 후, 외부로부터 상기 반도체 메모리 장치(100)에 입력되는 리셋 신호(RST)가 설정된 시간 동안 인에이블된 후 디세이블된다. 상기 D 플립플롭(141)은 상기 리셋 신호(RST)의 라이징 에지에서 상기 파워-업 신호(PWR)가 로직 하이 상태이므로, 상기 출력 신호(Q)를 로직 하이 레벨로 인에이블시킨다. 상기 인버터(142)는 상기 출력 신호(Q)를 반전시켜, 로직 로우 레벨의 상기 모드 제어 신호(DPDN)를 출력한다. 상기 모드 제어 신호(DPDN)에 응답하여, 상기 입력 회로들(IC1∼ICK), 상기 출력 회로들(OC1∼OCK), 및 상기 제1 내부 회로(140)가 노말 파워 다운 모드로 진입하여, 모두 인에이블된다.

또, 상기 제어 신호 입력 회로(160)는 상기 모드 제어 신호(DPDN)가 로우 레벨로 디세이블되더라도, 상기 내부 제어 신호(IDN)가 로직 하이 레벨 상태이므로, 상기 내부 모드 제어 신호(PDN)를 로직 하이 레벨로 유지한다. 상기 내부 모드 제어 신호(PDN)에 응답하여, 상기 제2 내부 회로(150)는 디세이블 상태를 유지한다. 상술한 것과 같이, 상기 반도체 메모리 장치(100)의 전원이 턴 온되는 초기 상태에서, 상기 반도체 메모리 장치(100) 내부의 모든 회로들이 디세이블되므로, 전류 소비량을 줄일 수 있다.

도 4는 도 1에 도시된 입력 회로(IC1)의 상세한 회로도로서, 상기 모드 제어 신호(DPDN)에 응답하여 상기 입력 회로(IC1)가 딥 파워 다운 모드와 노말 파워 다운 모드로 동작하는 것을 설명하기 위한 도면이다. 도 4를 참고하면, 상기 입력 회로(IC1)는 PMOS 트랜지스터들(P1, P2)과 NMOS 트랜지스터들(N1∼N3)을 포함하는 차동 증폭기(121)와 모드 제어 회로(122)를 포함한다.

상기 차동 증폭기(121)는 반전된 모드 제어 신호(DPDNB)에 응답하여, 인에이블되거나 또는 디세이블된다. 좀 더 상세히 설명하면, 상기 차동 증폭기(121)의 전류원(current source)으로 동작하는 상기 NMOS 트랜지스터(N3)의 게이트에 상기 반전된 모드 제어 신호(DPDNB)가 입력된다. 따라서 상기 반전된 모드 제어 신호(DPDNB)가 인에이블될 때 상기 차동 증폭기(121)가 인에이블되고, 상기 반전된 모 드 제어 신호(DPDNB)가 디세이블될 때 상기 차동 증폭기(121)가 디세이블된다. 상기 차동 증폭기(121)는 인에이블될 때, 입력 신호(IN1)와 기준 신호(VREF)를 비교하고, 그 비교 결과에 따라 내부 입력 신호(INL1)를 출력한다.

상기 모드 제어 회로(122)는 인버터(123)와 NMOS 트랜지스터(N4)를 포함한다. 상기 인버터(123)는 상기 모드 제어 신호(DPDN)를 반전시켜, 상기 반전된 모드 제어 신호(DPDNB)를 출력한다. 상기 NMOS 트랜지스터(N4)는 상기 모드 제어 신호(DPDN)에 응답하여, 턴 온되거나 또는 턴 오프된다. 상기 NMOS 트랜지스터(N4)는 턴 온될 때, 상기 차동 증폭기(121)의 출력 노드(D1)의 전압 레벨을 그라운드 전압 레벨로 프리-디스차지(pre-discharge)한다. 예를 들어, 상기 모드 제어 신호(DPDN)가 인에이블될 때, 상기 차동 증폭기(121)가 디세이블되고, 상기 NMOS 트랜지스터(D1)가 턴 온되어 상기 출력 노드(D1)를 상기 그라운드 전압 레벨로 프리-디스차지한다. 또, 상기 모드 제어 신호(DPDN)가 디세이블될 때, 상기 차동 증폭기(121)가 인에이블되어 동작하고, 상기 NMOS 트랜지스터(D1)가 턴 오프된다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치의 전원이 턴 온될 때 초기 상태에서 듀얼 파워 다운 모드를 지원하므로, 소비 전류를 줄일 수 있는 효과가 있다.

Claims

반도체 메모리 장치에 있어서,

파워-업(power-up) 신호와 리셋 신호에 응답하여 모드 제어 신호를 발생하는 모드 제어 신호 발생기; 및

상기 모드 제어 신호에 응답하여 딥 파워 다운 모드와 노말 파워 다운 모드 중 하나로 동작하는 복수의 내부 동작 회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 파워-업 신호는 반도체 메모리 장치의 전원이 턴 온 될 때 인에이블된 후, 상기 반도체 메모리 장치의 전원이 턴 오프될 때까지 인에이블 상태로 유지되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 모드 제어 신호 발생기는,

파워-업 신호와 리셋 신호에 응답하여 출력 신호를 출력하는 D 플립플롭; 및

상기 출력 신호를 반전시키고, 그 반전된 신호를 상기 모드 제어 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서,

상기 D 플립플롭은 상기 파워-업 신호가 디세이블 상태일 때, 상기 모드 제어 신호를 인에이블시키고, 상기 파워-업 신호가 인에이블 상태일 때, 상기 리셋 신호의 라이징 에지에서 상기 모드 제어 신호를 디세이블시키는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 복수의 내부 동작 회로들은 상기 모드 제어 신호가 인에이블될 때 상기 딥 파워 다운 모드로 동작하고, 상기 모드 제어 신호가 디세이블될 때 노말 파워 다운 모드로 동작하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서,

상기 복수의 내부 동작 회로들은 입출력 회로들과 내부 회로들을 포함하고, 상기 내부 회로들은 제1 내부 회로들과 제2 내부 회로들을 포함하고,

상기 딥 파워 다운 모드에서 상기 입출력 회로들과 상기 내부 회로들 모두 디세이블되고, 상기 노말 파워 다운 모드에서 상기 입출력 회로들과, 상기 제1 내부 회로들이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 모드 제어 신호와 내부 제어 신호에 응답하여 내부 모드 제어 신호를 출력하는 제어 신호 입력 회로를 더 구비하고,

상기 노말 파워 다운 모드에서 상기 제2 내부 회로들은 상기 내부 모드 제어 신호에 응답하여 디세이블 상태로 유지되는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 제2 내부 회로들이 동작할 때 소비하는 전류 량은 상기 제1 내부 회로들이 동작할 때 소비하는 전류 량 보다 더 큰 것을 특징으로 하는 반도체 메모리 장치.