KR20030019441A - 전력 제어 입력 수신기 - Google Patents

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KR20030019441A
KR20030019441A KR1020027017289A KR20027017289A KR20030019441A KR 20030019441 A KR20030019441 A KR 20030019441A KR 1020027017289 A KR1020027017289 A KR 1020027017289A KR 20027017289 A KR20027017289 A KR 20027017289A KR 20030019441 A KR20030019441 A KR 20030019441A
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명에 따른 전력 제어 입력 수신기(100)는 제 1 전류원(N4)과 제 2 전류원(N3)을 포함하는 수신기 회로(102)를 포함한다. 제 1 전류원은 수신기의 전력 다운 모드시에 전류를 공급하고 제 2 전류원은 정상 동작 모드시에 전류를 공급하기 위해 인에이블된다. 신호 상태 검출 회로(106)는 수신기 회로에 연결되고 액티브 입력 신호(VIN)를 검출하고 제어 신호 발생기(116)는 신호 상태 검출 회로에 연결되어 인에이블 신호(VINSTATE)를 발생하여 액티브 입력 신호가 검출될 때 제 2 전류원을 인에이블 시킨다.

Description

전력 제어 입력 수신기{POWER CONTROLLED INPUT RECEIVER}
회로 설계시에는 소모되는 에너지의 양을 감소시키도록 설계하는 것이 바람직하다. 이것은 에너지 보존의 견지에서 뿐만 아니라 열 효과를 감소시키거나 또는 전류 밀도를 제한하는 것에 있어서 중요한데, 이것은 회로에서, 예를 들면, 전자이동의 열화의 원인이 될 수 있거나 스트레스 결함이 보다 잘 발생하기 때문이다. 집적회로를 포함하는 많은 회로에서는 이용가능한 에너지 자원이 제한된다. 예를 들면, 이동 통신용 디바이스, 캠코더와 같은 기타 포터블 디바이스 또는 배터리 저력 디바이스는 바람직하게 이 디바이스에 의해 소모되는 에너지의 양을 감소시키기 위해 전력 소모를 감소시키는 회로를 채용한다.
일 예에서, 차분형(differential type) 수신기같은 수신기 회로는 이 회로가 인에이블될 때 상당한 양의 정적 전력소모가 나타난다. 이러한 디바이스는, 비록 입력 신호(예를 들면, 데이터 스트로브 또는 클록 신호)가 액티브 상태가 아니더라도, 전형적으로 항상 액티브 상태로 있게된다. 이것은 불필요하게 전력이 소모되기 때문에 바람직한 상황은 아니다.
따라서, 입력 신호가 인액티브(inactive)될 때 전력은 다운(down) 시킬수 있는 능력을 구비한 수신기 회로의 필요성이 대두된다.
본 발명은 수신기 회로에 관한 것으로, 더 상세하게는, 저 전력 모드를 구비하여 전력 소모를 감소시키는 수신기 회로에 관한 것이다.
본 발명은 첨부 도면을 참조하여 바람직한 실시예를 드렁 상세히 설명될 것이다.
도 1은 본 발명에 따른 전력 제어 수신기의 개략도이다.
도 2는 본 발명에 따라, 신호 상태 검출 회로에 전류 미러를 사용하는 전력 제어 수신기의 또 다른 실시예의 개략도이다.
도 3은 본 발명에 따라 신호 상태 검출 회로에 논리 게이트를 채용하는 전력 제어 수신기의 또 다른 실시예의 개략도이다.
도 4는 본 발명의 잇점을 실증하기 위한 VIN과 RCVROUT에 대한 전압 대 시간 도표이다.
본 발명에 따른 전력 제어 입력 수신기는 제 1 전류원 및 제 2 전류원을 포함하는 수신기 회로를 포함한다. 제 1 전류원은 수신기의 전력 다운 모드시에 전류를 공급하고 제 2 전류원은 정상 동작 모드시에 전류를 공급하기 위해 부가적으로 인에이블된다. 신호 상태 검출 회로가 수신기 회로에 연결되어 액티브 입력 신호를 검출하고, 제어 신호 발생기는 신호 상태 검출 회로에 연결되어 액티브 입력 신호가 검출될 때 인에이블 신호를 발생하여 제 2 전류원을 인에이블 시킨다.
본 발명에 따른 또 다른 전력 제어 입력 수신기는 제 1 전류원과 제 2 전류원을 포함하는 수신기 회로를 포함한다. 제 1 전류원은 수신기의 전력 다운 모드시에 전류를 공급하고 제 2 전류원은 정상 동작 모드시에 전류를 공급하기 위해 인에이블된다. 신호 상태 검출 회로는 수신기 회로에 연결된다. 신호 상태 검출 회로는 수신기 회로의 출력 노드에 연결된 인버터 및 인버터와 입력 상태 노드에 연결된 전류 미러(mirror)를 포함한다. 인버터 및 전류 미러는 수신기 회로의 입력이 액티브일 때를 지시하는 입력 상태 노드에 펄스를 발생한다. 제어 신호 발생기는 입력 상태 노드에 연결되어 펄스에 따라 인에이블 신호를 발생하여 입력이 액티브일 때제 2 전류원을 인에이블 시킨다.
본 발명의 또 다른 전력 제어 입력 수신기는 제 1 전류원과 제 2 전류원을 포함하는 수신기 회로를 포함하는데, 제 1 전류원은 수신기의 전력 다운 모드시에 전류를 공급하고 제 2 전류원은 정상 동작 모드시에 전류를 공급하기 위해 인에이블된다. 신호 상태 검출 회로는 수신기 회로에 연결되며, 이 신호 상태 검출 회로는 수신기 회로의 출력 노드에 연결된 제 1 종단부(end)와 논리 게이트의 제 1 입력부에 연결된 제 2 종단부를 구비하는 인버터 체인을 포함한다. 논리 게이트는 수신기 회로의 출력 노드에 연결된 제 2 입력부를 구비한다. 논리 게이트는 입력 상태 노드에 연결된 출력부를 구비한다. 논리 게이트는 수신기 회로의 입력이 액티브일 때를 지시하는 입력 상태 노드 상에 펄스를 발생시킨다. 제어 신호 발생기는 입력 상태 노드에 연결되어 논리 게이트의 출력에 따라 인에이블 신호를 발생하여 입력이 액티브일 때 제 2 전류원을 인에이블 시킨다.
대체 실시예에서, 수신기 회로는 차동 증폭기를 포함할 수 있다. 제 1 전류원은 전계 효과 트랜지스터를 포함할 수 있다. 제 2 전류원은 제 1 전류원의 전계 효과 트랜지스터보다 약 2배 내지 약 10배정도 더 큰 전계 효과 트랜지스터를 포함할 수 있다. 수신기 회로는 클록 수신기를 포함하고 그 입력부는 클록 신호를 수신한다. 수신기의 제 1 전류원은 전력 다운 모드와 정상 동작 모드 동안 액티브 상태로 있게된다. 인버터의 제인은 짝수개의 인버터를 포함할 수 있다. 논리회로는 배타적 OR 논리회로를 포함할 수 있다.
본 발명의 전술한 목적, 특징 및 잇점은 첨부되는 도면을 참조하여 예시적실시예를 상세히 설명함으로써 보다 명백히 이해될 것이다.
본 발명은 입력 신호가 액티브하지 않으면 저전력 모드로 스위칭할 수 있는 수신기 회로를 제공한다. 수신기 회로는 입력 신호의 제 1 에지에서 정상 동작 모드로 다시 전환된다. 이롭게도, 수신기의 동작 모드는 입력 신호 그 자체에 의해 제어된다. 결과적으로, 입력 신호가 액티브가 아닐때 전력 소모가 감소되게 된다. 본 발명은 입력 신호가 단지 임의의 주기 시간동안 액티브일 때 수신기가 액티브될 필요성이 있는 경우에 특히 유용하다. 저전력 모드 또는 전력 다운 모드에서, 수신기는 매우 작은 전류를 소모하여 매우 느린 스위칭 거동(behavior)을 나타낸다.
몇개의 도면에 걸쳐 동일한 참조번호는 유사하거나 동일한 구성요소를 나타내며, 도면을 참조하면, 도 1에는 본 발명에 따른 전력 제어 수신기(10)의 개략도가 도시되어 있다. 제어 수신기(10)는 수신기 회로(12), 입력 신호(16)가 액티브인지 아닌지를 검출하는 신호 상태 검출 회로(14) 및 신호를 발생하여 수신기(12)의 속도 및 전력 소모를 제어하는 제어 신호 발생기(18)를 포함한다. 수신기(12)는 반도체 메모리 같은 집적회로 디바이스에서 사용될 수 있는, 예를 들면, 클록 수신기를 포함할 수 있다. 특히 유용한 실시예에서, 수신기(10)는 동적 랜덤 액세스 메모리(DRAM), 내장형 DRAM, 주문형 집적회로(ASIC) 또는 기타 다른 디바이스 또는 회로에 사용될 수 있다. 본 발명의 바람직한 실시예에서, 전화, 개인 휴대용 정보 단말기(PDA) 또는 기타 휴대용 또는 배터리 구동 디바이스와 같은 통신 디바이스에 이러한 칩 또는 회로가 사용될 수 있다. 바람직한 실시예에서, 입력으로써 스트로브(strobe) 또는 클록 신호를 수신하기 위해 수신기(12)가 사용된다. 수신기(12)는 복수개, 예를 들면, 두개의 수신기로 분할될 수 있는데, 그 중 하나는 저전력 모드용(항상 온(on))으로 다른 하나는 정상 동작 모드용(입력신호(16)이 액티브일 때만 온)으로 분할될 수 있다.
도 2를 참조하면, 본 발명에 따른 전력 제어 수신기(100)의 일 실시예의 개략도가 도시되어 있다. 제어 수신기(100)는 수신기 회로(102)를 포함한다. 바람직한 실시예에서, 수신기 회로(102)는, 다른 증폭기 형태가 사용될 수 있지만, 도시된 바와 같이 차동 증폭기(104)를 포함한다. 수신기(102)는 트랜지스터(N1, N2,N3, N4, P1, 및 P2)를 포함한다. 트랜지스터(P1, P2)는 수신기(102)의 전류 미러를 제공하고, 트랜지스터(N3, N4)와 함께 증폭기의 응답, 예를 들면, 히스테리시스(hysteresis) 및 RCVROUT에서 출력 전압 및/또는 전류를 결정하는 역할을 한다. 트랜지스터(N1)는 그것의 게이트에서 기준 전압(VREF)을 수신하는 반면, 트랜지스터(N2)는 입력 신호(VIN)을 수신하여 차동 증폭기(104)를 통하여 도전이 이루어지도록 하여 출력을 RCVROUT 상에 제공한다.
N4는 저전력 모드에서의 전류원을 나타내는 것으로 수신기(102)의 N3에 비하여 상대적으로 약하게 치수화되어 있다. 일 실시예에서, N4의 채널 폭은 N3 채널 폭의 약 1/16 내지 약 1/2이다. N4는 입력(VIN)이 액티브이든 아니든 간에 액티브 상태에 있다. (인에이블될 때) N3를 통과하는 전류는 N4를 통과하는 전류보다 약 2 내지 약 10배 더 클수있다.
정상 동작 모드에서는 N4에 부가하여 N3가 턴온된다. N3는 고속의 동작에 필요한 전류를 공급한다. 일 실시예에서, N3는 약 100 내지 약 500 마이크로암페어의 전류를 공급하는 반면, N4는 10 내지 200 마이크로암페어를 공급한다. 신호 상태 검출 회로(106)는 트랜지스터(N5, N6, N7, N8, P3, P4 및 P5)를 포함한다. 트랜지스터 쌍(P3, N5)은 인버터(110)를 형성한다. P3와 N5를 포함하는 인버터(110)는 RCVROUT의 풀 스윙 CMOS(complementary metal oxide semiconductor:상보성 금속 산화막 반도체) 신호를 발생하기 위해 사용된다. 입력 신호(VIN)가 스위칭할 때마다, RCVROUT과 인버터(110) 또한 스위칭한다. 매 트랜지션(transition) 동안, 트랜지스터(N6, N7 및 P4)로 구성된 브랜치(112)를 통하여 전류 펄스가 발생된다. 트랜지스터(N7, N8)를 포함하는 전류 미러(111)는 트랜지스터(N8, P5)로 구성된 브랜치(114)에서의 전류 펄스를 미러링(mirroring)한다.
노드(VINSTATE)는 브랜치(114)의 전류 펄스에 의해 풀다운(pull down)된다. VIN이 스위칭하면, 트랜지스터(P6)가 활성화된다. 결과적으로, 제어 신호 발생기(116)의 출력인 노드/신호(RECCTRL)가 VDD(공급전압)로 풀업(pull up)되어 트랜지스터(N3)를 턴온시킨다. N3가 스위치 온될 때, 수신기(102)는 정상 동작 모드에 있게 된다. 수신기(102)는 입력 신호(VIN)가 액티브인 한 정상 동작 모드로 남아있게 된다. 스위칭이 정지하면, VINSTATE는 트랜지스터(P5)에 의해 풀업된다. 이 경우에, RECCTRL가 트랜지스터(N9, N10)에 의해 풀다운되어 수신기(102)를 저전력 모드로 스위칭하는 차동 수신기(N3)의 주 전류 구동 트랜지스터를 디스에이블링시킨다. 본 발명을 사용함으로써, VIN이 인액티브라면 전력 소모가 약 50% 내지 90% 정도 감소될 수 있다.
도 3을 참조하면, 본 발명에 따른 전력 제어 수신기의 대체 실시예가 도시되어 있다. 전력 제어 수신기(200)는 신호 상태 검출 회로(206)에 있는 배타적 OR 게이트(EXOR:204)를 포함한다. 도 2와 비교하면, EXOR 게이트(204) 같은 논리 게이트와 인버터(I1, I2) 체인이 사용되어 입력 신호(VIN)가 액티브라면 노드(VINSTATE)를 풀 다운하는 전압 펄스를 발생시킨다. VIN의 매 트랜지션 마다. 즉, RCVROUT의 트랜지션마다, EXOR(204)의 입력은 EXOR(204)의 출력에서 해당 전압 펄스가 되는 인버터 체인(208)의 전파 지연과 동일한 시간과는 다르게 될 것이다. 인버터 체인(208)은 복수개의 인버터를 포함하여 필요한 만큼의 전파 지연을 조정한다. 바람직하게, 인버터 체인(208)에는 짝수개의 인버터를 포함하여 인버터 체인(208)을 통하는 신호의 극성을 유지한다.
도 4를 참조하면, 본 발명에 따라 전력 제어 수신기에 대한 VIN 및 RCVROUT의 시뮬레이션 신호가 도시되어 있다. 도 4는 100 MHz의 주파수에서 동작하는 VIN에 대한 궤적(302)과 RCVROUT에 대한 궤적(301)을 도시한다. 도면에서 알 수 있는 바와 같이, 출력 신호(RCVROUT)의 제 1 에지(303)는 약간의 지연을 포함하게 되는데, 이것은 제 1 에지가 수신될 때 수신기가 저 전력 모드에 있기 때문이다.
제 2 에지(304)에 의하면, 수신기는 이미 정상 동작 모드로 스위칭되었고 이 에지(304)는 정상 지연을 가지면서 수신된다. 본 예에서, 본 발명은 이롭게도 저 전력 모드에서의 전력 소모를 정상 모드에서 보다 대략 작은 차수로 감소시킨다.
도면에 도시되고 전술한 실시예는 본 발명의 예시로써 본 발명을 제한하는 것으로 해석되어서는 안될 것이다. 본 발명의 사상 내에서 추가적인 컴포넌트 및 회로가 부가될 수 있고 디바이스 극성이 변경될 수 있다. N 및 P로 지시된 트랜지스터가 도면에서는 전계 효과 트랜지스터로 도시되고 본문에서 설명되었지만, 다른 유형의 트랜지스터가 사용될 수 있다.
(예시적이지 제한적은 아닌) 전력 제어 입력 수신기에 대한 바람직한 실시예가 설명되었지만, 상기 교시에 비추어 당업자는 수정 및 변경을 할 수 있다. 따라서, 첨부되는 청구범위에 의해 규정되는 바와 같이 본 발명의 사상과 범위 내에서 개시된 본 발명의 특정 실시예를 변경할 수 있다는 것이 이해될 것이다. 따라서, 특허법에 맞추어 상세하게 본 발명이 상세히 설명되었지만, 보호되어야할 청구범위는 첨부된 청구범위에 설명된다.

Claims (22)

  1. 전력 제어 입력 수신기에 있어서,
    수신기의 전력 다운 모드에서 전류를 공급하는 제 1 전류원과 정상 동작 모드에서 전류를 공급하기 위해 인에이블되는 제 2 전류원을 포함하는 수신기 회로,
    상기 수신기 회로에 연결되어 액티브 입력 신호를 검출하는 신호 상태 검출 회로,
    상기 신호 상태 검출 회로에 연결되어, 액티브 입력 신호가 검출될 때 인에이블 신호를 발생하여 상기 제 2 전류원을 인에이블시키는 제어 신호 발생기를 포함하는
    전력 제어 입력 수신기.
  2. 제 1 항에 있어서,
    상기 수신기 회로는 차동 증폭기를 포함하는
    전력 제어 입력 수신기.
  3. 제 1 항에 있어서,
    상기 제 1 전류원은 전계 효과 트랜지스터를 포함하는
    전력 제어 입력 수신기.
  4. 제 3 항에 있어서,
    상기 제 2 전류원은 상기 제 1 전류원의 전계 효과 트랜지스터보다 약 2 내지 약 10 배 더 큰 전계 효과 트랜지스터를 포함하는
    전력 제어 입력 수신기.
  5. 제 1 항에 있어서,
    상기 수신기 회로는 클록 수신기를 포함하고 상기 입력은 클록 신호를 수신하는
    전력 제어 입력 수신기.
  6. 제 1 항에 있어서,
    상기 수신기의 상기 제 1 전류원은 상기 전력 다운 모드 및 상기 정상 동작 모드 동안 액티브인
    전력 제어 입력 수신기.
  7. 전력 제어 입력 수신기에 있어서,
    수신기의 전력 다운 모드에서 전류를 공급하는 제 1 전류원과 정상 동작 모드에서 전류를 공급하기 위해 인에이블되는 제 2 전류원을 포함하는 수신기 회로,
    상기 수신기 회로에 연결되어, 상기 수신기 회로의 출력 노드에 연결된 인버터와 상기 인버터와 입력 상태 노드에 연결된 전류 미러를 포함하는 신호 상태 검출 회로-상기 인버터와 상기 전류 미러는 상기 수신기 회로의 입력이 액티브일 때를 지시하는 입력 상태 노드 상에 펄스를 발생시킴-,
    상기 입력 상태 노드에 연결되고, 상기 펄스에 따라 인에이블 신호를 발생하여 상기 입력이 액티브일 때 상기 제 2 전류원을 인에이블 시키는 제어 신호 발생기를 포함하는
    전력 제어 입력 수신기.
  8. 제 7 항에 있어서,
    상기 수신기 회로는 차동 증폭기를 포함하는
    전력 제어 입력 수신기.
  9. 제 7 항에 있어서,
    상기 제 1 전류원은 전계 효과 트랜지스터를 포함하는
    전력 제어 입력 수신기.
  10. 제 9 항에 있어서,
    상기 제 2 전류원은 상기 제 1 전류원의 전계 효과 트랜지스터보다 약 2 내지 약 10 배 더 큰 전계 효과 트랜지스터를 포함하는
    전력 제어 입력 수신기.
  11. 제 7 항에 있어서,
    상기 수신기 회로는 클록 수신기를 포함하고 상기 입력부는 클록 신호를 수신하는
    전력 제어 입력 수신기.
  12. 제 7 항에 있어서,
    상기 수신기의 상기 제 1 전류원은 상기 전력 다운 모드 및 상기 정상 동작 모드동안 액티브인
    전력 제어 입력 수신기.
  13. 제 7 항에 있어서,
    상기 수신기의 상기 제 1 전류원은 상기 전력 다운 모드 및 상기 정상 동작 모드 동안 액티브인
    전력 제어 입력 수신기.
  14. 전력 제어 입력 수신기에 있어서,
    수신기의 전력 다운 모드에서 전류를 공급하는 제 1 전류원과 정상 동작 모드에서 전류를 공급하기 위해 인에이블되는 제 2 전류원을 포함하는 수신기 회로,
    상기 수신기 회로에 연결되고, 상기 수신기 회로의 출력 노드에 연결된 제 1 엔드(end)와 상기 수신기 회로의 상기 출력 노드에 연결된 제 2 입력부를 구비하고 상기 수신기 회로의 입력이 액티브일 때를 지시하는 입력 상태 노드상에 펄스를 발생하는 논리 게이트의 제 1 입력에 연결된 제 2 엔드를 구비하는 인버터 체인을 포함하는 신호 상태 검출 회로,
    상기 입력 상태 노드에 연결되고, 상기 논리 게이트의 출력에 따라 인에이블 신호를 발생하여 상기 입력이 액티브일 때 상기 제 2 전류원을 인에이블시키는 제어 신호 발생기를 포함하는
    전력 제어 입력 수신기.
  15. 제 14 항에 있어서,
    상기 수신기 회로는 차동 증폭기를 포함하는
    전력 제어 입력 수신기.
  16. 제 14 항에 있어서,
    상기 제 1 전류원은 전계 효과 트랜지스터를 포함하는
    전력 제어 입력 수신기.
  17. 제 16 항에 있어서,
    상기 제 2 전류원은 상기 제 1 전류원의 전계 효과 트랜지스터보다 약 2 내지 약 10 배 더 큰 전계 효과 트랜지스터를 포함하는
    전력 제어 입력 수신기.
  18. 제 14 항에 있어서,
    상기 수신기 회로는 클록 수신기를 포함하고 상기 입력부는 클록 신호를 수신하는
    전력 제어 입력 수신기.
  19. 제 14 항에 있어서,
    상기 수신기의 상기 제 1 전류원은 상기 전력 다운 모드 및 상기 정상 동작 모드동안 액티브인
    전력 제어 입력 수신기.
  20. 제 14 항에 있어서,
    상기 수신기의 상기 제 1 전류원은 상기 전력 다운 모드 및 상기 정상 동작 모드동안 액티브인
    전력 제어 입력 수신기.
  21. 제 14 항에 있어서,
    상기 인버터 체인은 짝수개의 인버터를 포함하는
    전력 제어 입력 수신기.
  22. 제 14 항에 있어서,
    상기 논리 게이트는 배타적 OR 논리 게이트를 포함하는
    전력 제어 입력 수신기.
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